CN117636936A - 铁电存储器和终端 - Google Patents

Abstract

本申请提供一种铁电存储器和终端，涉及存储技术领域，可提高读取阶段读取信号的强度和读取效率，减小铁电存储器的面积。该铁电存储器包括位线、第i板线、多路选通器、比较器、以及多个铁电存储单元。多个铁电存储单元的每组铁电存储阵列包括m列阵列排布的铁电存储单元，铁电存储单元包括一个铁电电容和一个第一晶体管。在任意一行，第m*n+i列铁电存储单元的铁电电容与第i板线电连接；在读取阶段，第i板线中的每根板线分时向铁电存储单元输入高电平。m为大于或等于2的整数，n为大于或等于0的整数，i为小于或等于m的正整数。每列铁电存储单元与一根位线电连接，每m根位线与同一多路选通器电连接。每个比较器与一个多路选通器电连接。

Description

铁电存储器和终端

技术领域

本申请涉及存储技术领域，尤其涉及一种铁电存储器和终端。

背景技术

铁电存储器是一种新型的非易失性存储器技术，由于其具有高速读写、高密度存储、低功耗和抗辐射等优势，有潜力替代目前市场上的相关存储器件。

铁电存储器包括多个铁电存储单元，从多个铁电存储单元读出的信号经过多路选通器后，可以输入至比较器，以利用比较器识别读出的信号为“1”或“0”。

然而，由于多个铁电存储单元均与同一个多路选通器电连接，且多个铁电存储单元同时读取信号，因此，一方面，可能存在部分铁电存储单元与多路选通器距离较远，导致用于传输读出信号的位线的长度过长，影响读出的信号的强度；一方面，将导致相邻铁电存储单元读出的信号之间相互耦合，影响识别结果；一方面，从多个铁电存储单元读出的信号依次输入至多路选通器，多路选通器和比较器需要重复多次才能将多个铁电存储单元的信号读完，导致读取速度变慢，且靠后面读取的信号变弱。

发明内容

本申请提供一种铁电存储器和终端，可以提高读取阶段读取信号的强度和读取效率，减小铁电存储器所占的版图面积。

第一方面，本申请提供一种铁电存储器，该铁电存储器包括多根位线、第i板线、多路选通器、比较器、以及多个铁电存储单元；多个铁电存储单元划分为至少一组铁电存储阵列，每组铁电存储阵列包括m列阵列排布的铁电存储单元，铁电存储单元包括一个铁电电容和一个第一晶体管。在铁电存储阵列的任意一行，第m*n+i列铁电存储单元的铁电电容与第i板线电连接；在读取阶段，第i板线中的每根板线分时向铁电存储单元输入高电平。其中，m为大于或等于2的整数，n为大于或等于0的整数，i为小于或等于m的正整数。多个铁电存储单元中，每列铁电存储单元的第一晶体管与一根位线电连接，与一组铁电存储阵列电连接的m根位线与同一多路选通器电连接。每个比较器的一个输入端与一个多路选通器的输出端电连接，另一个输入端用于接收参考电压。

例如，m＝2。在任意一行，奇数列铁电存储单元的铁电电容与第i板线中的第一板线电连接，偶数列铁电存储单元的铁电电容与第i板线中的第二板线电连接。与每相邻两列铁电存储单元电连接的两根位线与同一多路选通器电连接。

一方面，基于比较器的尺寸，连续的两列相邻的铁电存储单元可以与比较器正对设置，从而避免与部分铁电存储单元电连接的位线沿行方向延长才能与比较器电连接，以避免因位线变长，导致位线电容的电容值也会大幅增大，影响读取信号的强度。

一方面，虽然一组铁电存储阵列中的相邻两列铁电存储单元可以将读取信号发送至同一多路选通器中，但由于一个铁电存储阵列中的相邻两列铁电存储单元分时读取读取信号，因此，并不存在多个铁电存储单同时通过多根位线向同一个多路选通器发送读取信号的情况，进而多根位线也无需按顺序依次向多路选通器传输读取信号，可以避免读取信号在等待传输至多路选通器的过程中流失，导致比较器最终接收的读取信号变弱，还可以缩短读取阶段的总时间，提高读取效率。

一方面，由于每相邻两列奇数列铁电存储单元之间，总是间隔有一列偶数列铁电存储单元；每相邻两列偶数列铁电存储单元之间，总是间隔有一列奇数列铁电存储单元。因此，可以避免在读取阶段与相邻两列铁电存储单元电连接的位线上的信号互相耦合的问题，从而影响读取信号的强度。在此基础上，在读取奇数列的阶段，还可以向与偶数列铁电存储单元电连接的位线提供低电平，使与偶数列铁电存储单元电连接的位线处于屏蔽状态，以屏蔽其两侧与奇数列铁电存储单元电连接的位线之间的耦合，从而进一步解决上述耦合问题。同理，在读取偶数列的阶段，还可以向与奇数列铁电存储单元电连接的位线提供低电平。

同时，由于读取阶段与相邻两列铁电存储单元电连接的位线上的信号互相耦合的问题得以解决，因此，无需通过大面积的铁电电容，来降低耦合导致的读取信号干扰的问题，从而可以减小铁电电容的版图面积，乃至铁电存储器的版图面积。

又例如，m＝4。在任意一行，第m*n+1列铁电存储单元的铁电电容与第i板线中的第一板线电连接，第m*n+2列铁电存储单元的铁电电容与第i板线中的第二板线电连接，第m*n+3列铁电存储单元的铁电电容与第i板线中的第三板线电连接，第m*n+4列铁电存储单元的铁电电容与第i板线中的第四板线电连接。与每相邻四列铁电存储单元电连接的四根位线与同一多路选通器电连接。

一方面，基于比较器的尺寸，连续的四列相邻的铁电存储单元可以与比较器正对设置，从而避免与部分铁电存储单元电连接的位线沿行方向延长才能与比较器电连接，以避免因位线变长，导致位线电容的电容值也会大幅增大，影响读取信号的强度。

一方面，虽然一组铁电存储阵列中的相邻四列铁电存储单元可以将读取信号发送至同一多路选通器中，但由于一个铁电存储阵列中的相邻四列铁电存储到那元分时读取读取信号，因此，并不存在多个铁电存储单元同时通过多根位线向同一个多路选通器发送读取信号的情况，进而多根位线也无需按顺序依次向多路选通器传输读取信号，可以避免读取信号在等待传输至多路选通器的过程中流失，导致比较器最终接收的读取信号变弱，还可以缩短读取阶段的总时间，提高读取效率。

一方面，由于每两列同时读取读取信号的铁电存储单元之间，还间隔有三列铁电存储单元。因此，可以避免在读取阶段与相邻两列铁电存储单元电连接的位线上的信号互相耦合的问题，从而影响读取信号的强度。在此基础上，在读取第m*n+1列的阶段，还可以向与第m*n+2列、第m*n+3列、第m*n+4列铁电存储单元电连接的位线提供低电平，使与第m*n+2列、第m*n+3列、第m*n+4列铁电存储单元电连接的位线处于屏蔽状态，以屏蔽其两侧与第m*n+1列铁电存储单元电连接的位线之间的耦合，从而进一步解决上述耦合问题。同理，在读取第m*n+2列、或第m*n+3列、或第m*n+4列的阶段，还可以向与其他列铁电存储单元电连接的位线提供低电平。

同时，由于读取阶段与相邻两列铁电存储单元电连接的位线上的信号互相耦合的问题得以解决，因此，无需通过大面积的铁电电容，来降低耦合导致的读取信号干扰的问题，从而可以减小铁电电容的版图面积，乃至铁电存储器的版图面积。

在一些可能实现的方式中，铁电存储器还包括多根字线。多个铁电存储单元中，沿行方向，一行铁电存储单元中第一晶体管的栅极与同一根字线电连接。这样一来，第i列铁电存储单元中的第一晶体管，以及与第i板线电连接的第二晶体管可以同时导通，无需额外增加驱动第二晶体管导通的导线。

在一些可能实现的方式中，铁电存储器还包括第i板线选通器。第i板线选通器与第i板线电连接，用于在读取阶段，向第i板线发送高电平。

具体的，第i板线选通器包括第二晶体管，第一晶体管和第二晶体管均为N型晶体管或均为P型晶体管。第i板线选通器中第二晶体管的栅极，和与第i板线电连接的字线电连接。在读取第m*n+i列铁电存储单元的读取信号时，第i板线选通器中第二晶体管的源极向第i板线输入高电平，其他第二晶体管的源极接收的电压为0V。从而在读取第m*n+i列铁电存储单元的阶段，只有第i板线选通器的第二晶体管通过第i板线向第m*n+i列铁电存储单元输入高电平，以读取读取信号。

例如，在读取第m*n+1列铁电存储单元的阶段，只有第一板线选通器的第二晶体管通过第一板线PL1向第m*n+1列铁电存储单元10输入高电平，以读取读取信号。其他板线选通器的第二晶体管通过其他板线向除了第m*n+1列铁电存储单元以外的铁电存储单元输入0V，这样一来，除了第m*n+1列铁电存储单元以外的铁电存储单元暂时无需读取信号。

第二方面，本申请提供一种铁电存储器，该铁电存储器包括多根位线、第i板线、第一多路选通器、第二多路选通器、比较器、以及多个铁电存储单元；多个铁电存储单元划分为至少一组铁电存储阵列，每组铁电存储阵列包括m列阵列排布的铁电存储单元，铁电存储单元包括第一铁电存储单元和第二铁电存储单元，第一铁电存储单元和第二铁电存储单元均包括一个铁电电容和一个第一晶体管；

在铁电存储阵列的任意一行，第m*n+i列铁电存储单元的铁电电容与第i板线电连接；在读取阶段，第i板线中的每根板线分时向铁电存储单元输入高电平；其中，m为大于或等于2的整数，n为大于或等于0的整数，i为小于或等于m的正整数；

多个铁电存储单元中，每列第一存储单元和每列第二存储单元均与一根位线电连接；与每相邻m列第一铁电存储单元电连接的m根位线和第一多路选通器电连接，与每相邻m列第二铁电存储单元电连接的m根位线和第二多路选通器电连接；与同一铁电存储单元的第一铁电存储单元和第二铁电存储单元电连接的第一多路选通器和第二多路选通器的输出端，与同一比较器的输入端电连接。

例如，m＝2；在任意一行，奇数列铁电存储单元的铁电电容与第i板线中的第一板线电连接，偶数列铁电存储单元的铁电电容与第i板线中的第二板线电连接。与每相邻两列第一铁电存储单元电连接的两根位线与第一多路选通器电连接，与每相邻两列第二铁电存储单元电连接的两根位线与第二多路选通器电连接。

一方面，基于比较器的尺寸，连续的两列相邻的铁电存储单元可以与比较器正对设置，从而避免与部分铁电存储单元电连接的位线沿行方向延长才能与多路选通器电连接，以避免因位线BL变长，导致位线电容的电容值也会大幅增大，影响读取信号的强度。

一方面，虽然一组铁电存储阵列中的两列第一铁电存储单元可以将读取信号发送至同一第一多路选通器中，一组铁电存储阵列中的两列第二铁电存储单元可以将读取信号发送至同一第二多路选通器中，但由于一个铁电存储阵列中的相邻两列铁电存储单元分时读取读取信号，因此，并不存在多个铁电存储单元同时通过多根位线向同一个第一多路选通器或同一个第二多路选通器发送读取信号的情况，进而多根位线也无需按顺序依次向第一多路选通器或同一个第二多路选通器传输读取信号，可以避免读取信号在等待传输至第一多路选通器或同一个第二多路选通器的过程中流失，导致比较器最终接收的读取信号变弱，还可以缩短读取阶段的总时间，提高读取效率。

一方面，由于每相邻两列奇数列铁电存储单元之间，总是间隔有一列偶数列铁电存储单元；每相邻两列偶数列铁电存储单元之间，总是间隔有一列奇数列铁电存储单元。因此，可以避免在读取阶段与相邻两列铁电存储单元电连接的位线上的信号互相耦合的问题，从而影响读取信号的强度。在此基础上，在读取奇数列的阶段，还可以向与偶数列铁电存储单元电连接的位线提供低电平，使与偶数列铁电存储单元电连接的位线处于屏蔽状态，以屏蔽其两侧与奇数列铁电存储单元电连接的位线之间的耦合，从而进一步解决上述耦合问题。同理，在读取偶数列的阶段，还可以向与奇数列铁电存储单元电连接的位线提供低电平。

同时，由于读取阶段与相邻两列铁电存储单元电连接的位线上的信号互相耦合的问题得以解决，因此，无需通过大面积的铁电电容，来降低耦合导致的读取信号干扰的问题，从而可以减小铁电电容的版图面积，乃至铁电存储器的版图面积。

在一些可能实现的方式中，铁电存储器还包括多根字线。多个铁电存储单元中，沿行方向，一行铁电存储单元中第一晶体管的栅极与同一根字线电连接。这样一来，第i列铁电存储单元中的第一晶体管，以及与第i板线电连接的第二晶体管可以同时导通，无需额外增加驱动第二晶体管导通的导线。

在一些可能实现的方式中，铁电存储器还包括第i板线选通器。第i板线选通器与第i板线电连接，用于在读取阶段，向第i板线发送高电平。本申请可以利用第i板线选通器

具体的，第i板线选通器包括第二晶体管，第一晶体管和第二晶体管均为N型晶体管或均为P型晶体管。第i板线选通器中第二晶体管的栅极，和与第i板线电连接的字线电连接；在读取第m*n+i列铁电存储单元的数据时，第i板线选通器中第二晶体管的源极向第i板线输入高电平，其他第二晶体管的源极接收的电压为0V。从而在读取第m*n+i列铁电存储单元的阶段，只有第i板线选通器的第二晶体管通过第i板线向第m*n+i列铁电存储单元输入高电平，以读取读取信号。

例如，在读取第m*n+1列铁电存储单元的阶段，只有第一板线选通器的第二晶体管通过第一板线PL1向第m*n+1列铁电存储单元10输入高电平，以读取读取信号。其他板线选通器的第二晶体管通过其他板线向除了第m*n+1列铁电存储单元以外的铁电存储单元输入0V，这样一来，除了第m*n+1列铁电存储单元以外的铁电存储单元暂时无需读取信号。

第三方面，本申请提供一种终端，该终端包括电路板和第一方面或者第二方面所述的铁电存储器，所述铁电存储器设置于所述电路板上。

第三方面以及第三方面的任意一种实现方式分别与第一方面、第二方面、以及第一方面和第二方面的任意一种实现方式相对应。第三方面以及第三方面的任意一种实现方式所对应的技术效果可参见上述第一方面、第二方面、以及以及第一方面和第二方面的任意一种实现方式所对应的技术效果，此处不再赘述。

附图说明

图1a为相关技术提出的1T1C的铁电存储单元的电路图；

图1b为相关技术提出的2T2C的铁电存储单元的电路图；

图2a为相关技术提出的电荷在铁电存储电容中的移动示意图；

图2b为相关技术提出的电荷在铁电存储电容中的移动示意图；

图3为相关技术提出的矫顽场电压与剩余极化电荷量之间的关系图；

图4为图1a的铁电存储单元的工作时序图；

图5为相关技术提出的一种铁电存储器的电路图；

图6为相关技术提出的另一种铁电存储器的电路图；

图7a为本申请实施例提出的一种铁电存储器的电路图；

图7b为本申请实施例提出的另一种铁电存储器的电路图；

图8为本申请实施例提出的又一种铁电存储器的电路图；

图9a为本申请实施例提出的另一种铁电存储器的电路图；

图9b为本申请实施例提出的又一种铁电存储器的电路图。

附图标记：

10-铁电存储单元；101-铁电存储阵列；20-多路选通器；21-第一多路选通器；22-第二多路选通器；31-第一铁电存储单元；32-第二铁电存储单元。

具体实施方式

为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请中的附图，对本申请中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请的说明书实施例和权利要求书及附图中的术语“第一”、“第二”等仅用于区分描述的目的，而不能理解为指示或暗示相对重要性，也不能理解为指示或暗示顺序。“和/或”，用于描述关联对象的关联关系，表示可以存在三种关系，例如，“A和/或B”可以表示：只存在A，只存在B以及同时存在A和B三种情况，其中A，B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。“安装”、“连接”、“相连”等应做广义理解，例如可以是固定连接，也可以是可拆卸连接，或者一体地连接；可以是直接连接，也可以是通过中间媒介间接，也可以是两个元件内部的连通。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元。方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。“上”、“下”、“左”、“右”等仅用于相对于附图中的部件的方位而言的，这些方向性术语是相对的概念，它们用于相对于的描述和澄清，其可以根据附图中的部件所放置的方位的变化而相应地发生变化。

本申请实施例提供一种终端，该终端还可以是手机、电脑、平板电脑、个人数字助理(personal digital assistant，简称PDA)、智能穿戴式设备、智能家居设备等具有存储功能的设备，本申请实施例对此不作限定。为了方便说明，下文以手机为例进行举例说明。

手机可以包括处理器和存储器，存储器可以用于存储计算机可执行程序代码，该计算机可执行代码可以包括指令。处理器通过运行存储在存储器中的指令，以执行手机的各种功能应用以及数据处理。在一些实施例中，存储器还可以保存处理器刚用过或循环使用的指令或数据。如果处理器需要再次使用该指令或该数据，可以从存储器中直接调用，避免重复存取减少了处理器的等待时间，因而提高了手机的工作效率。

为了提高手机的工作效率，铁电存储器因其具有高速读写、高密度存储、低功耗和抗辐射等优势，逐渐替代其他存储器件。

如图1a和图1b所示，铁电存储器可以包括字线WL、位线BL、板线PL、以及多个铁电存储单元，每个铁电存储单元包括至少一个铁电电容C和至少一个晶体管T。其中，铁电电容C的第一电极与晶体管T的第一极电连接，铁电电容C的第二电极与板线PL电连接。晶体管T的栅极与字线WL电连接，晶体管T的第一极通过铁电电容C与板线PL电连接，晶体管T的第二极与位线BL电连接。

晶体管T的第一极为源极，晶体管T的第二极为漏极。或者，晶体管T的第一极为漏极，晶体管T的第二极为源极。晶体管T可以是N型晶体管，也可以是P型晶体管。若晶体管T为N型晶体管，则字线WL向晶体管T的栅极输入高电平时，晶体管T导通；字线WL向晶体管T的栅极输入低电平时，晶体管T断开。若晶体管T为P型晶体管，则字线WL向晶体管T的栅极输入低电平时，晶体管T导通；字线WL向晶体管T的栅极输入高电平时，晶体管T断开。为了方便说明，下文均以晶体管T为N型晶体管为例进行说明。

如图2a和图2b所示，铁电电容C除了包括上述第一电极11和第二电极12以外，还可以包括设置于第一电极11与第二电极12之间的铁电功能层13。铁电功能层13可以根据外加电场的方向和大小产生极化，在撤去电场后，部分极化仍然可以保持，该部分极化被称为剩余极化，因剩余极化有剩余极化电荷量Pr的存在，因此，剩余极化具有电势差。如图2a和图2b所示，为了平衡该电势差，第一电极11和第二电极12可以感应出相反的感应电荷。由于撤去电场后，剩余极化不会丢失，因此，感应电荷也可以保持在第一电极11和第二电极12上，铁电存储器可以通过读取感应电荷，以实现非易失性信息存储。

如图3所示，当施加反向电场、且电场强度超过矫顽场时，极化发生翻转。可以通过识别铁电电容C翻转过程中释放的电荷量，来读取电容C存储的信息。铁电极化翻转过程的中心电压，被称为矫顽电压Vc。为了保证铁电电容C存储信息的可靠性，铁电功能层13应充分翻转，在写入阶段和读取阶段，输入至第一电极和第二电极的电势差应为矫顽电压Vc的2～4倍。

下面以铁电存储单元包括一个晶体管T和一个铁电电容C(1T1C)，以及包括两个晶体管T和两个铁电电容C(2T2C)分别介绍铁电存储单元在写入阶段和读取阶段的工作过程。

以1T1C、以及写1为例，如图1a所示，在写入阶段：字线WL上的电位为高电平(例如1.5V)，晶体管T导通。板线PL上的电位为高电平(例如1V)、位线BL上的电位为低电平(例如0V)，可以先向铁电存储单元写入0。之后，板线PL上的电位为低电平、位线BL上的电位为高电平，向铁电存储单元写入1。

如图4所示，在读取阶段：字线WL上的电位为高电平，晶体管T导通。板线PL上的电位为高电平、位线BL上的电位为低电平，铁电功能层13中的电荷发生翻转，并释放出翻转的电荷作为读取信号，翻转的电荷通过与位线BL电连接的位线电容C_BL以电压形式输入至多路选通器，通过多路选通器输入至比较器(sense amplifier，SA)。比较器SA可以对读取信号与参考电压Vref进行比较，以识别读取信号为1，还可以对读取信号进行放大。

以1T1C、以及写0为例，如图1a所示，在写入阶段：字线WL上的电位为高电平(例如1.5V)，晶体管T导通。板线PL上的电位为高电平(例如1V)、位线BL上的电位为低电平(例如0V)，可以向铁电存储单元写入0。

如图4所示，在读取阶段：字线WL上的电位为高电平，晶体管T导通。板线PL上的电位为高电平、位线BL上的电位为低电平，由于在写入阶段和读取阶段施加在第一电极11和第二电极12上的电场方向没有发生变化，因此，铁电功能层13中的电荷未发生翻转，不释放电荷。位线BL将未释放电荷的读取信号传输至多路选通器，通过多路选通器输入至比较器SA。比较器SA可以对读取信号与参考电压Vref进行比较，以识别读取信号为0。

本领域的技术人员应该知道，在存储单元可以正常工作的情况下，比较器SA可以通过“读取信号大于参考电压Vref”这一比较结果，确定读取信号为1；反之，比较器SA可以通过“读取信号小于参考电压Vref”这一比较结果，确定读取信号为0。

以2T2C为例，如图1b所示，一个铁电存储单元可以包括第一铁电存储单元和第二铁电存储单元，第一铁电存储单元和第二铁电存储单元均包括一个晶体管T和一个铁电电容C。在写入阶段，字线WL上的电位为高电平，两个晶体管T均导通。板线PL上的电位为高电平、位线BL上的电位为低电平，可以先向第一铁电存储单元和第二铁电存储单元写入0。之后，与板线PL上的电位为低电平、与第一铁电存储单元电连接的位线BL上的电位为高电平，向第一铁电存储单元写入1。由于与第一铁电存储单元电连接的位线BL和与第二铁电存储单元电连接的位线BL相互绝缘，因此，在向第一铁电存储单元写入1的阶段，第二铁电存储单元仍保持0。

在读取阶段：字线WL上的电位为高电平，晶体管T导通。板线PL上的电位为高电平、位线BL上的电位为低电平，第一铁电存储单元的铁电功能层13中的电荷发生翻转，并释放出翻转的电荷作为第一读取信号；第二铁电存储单元的铁电功能层13中的电荷未发生翻转，未释放电荷。位线BL将第一读取信号和未释放电荷的第二读取信号传输至多路选通器，通过多路选通器输入至比较器SA的两个输入端，第一读取信号和第二读取信号可以互为参考进行比较，以确定第一读取信号为1，第二读取信号为0。

相较于1T1C的铁电存储器，2T2C的铁电存储器可以无需借助参考电压Vref，即可确定第一读取信号为1，第二读取信号为0。并且，第一读取信号与第二读取信号的差值，分别是第一读取信号与参考电压Vref的差值以及第二读取信号与参考电压Vref的差值的两倍，可以更加准确地确定第一读取信号为1，第二读取信号为0。但相较于2T2C的铁电存储器，1T1C的铁电存储器中每个存储单元的版图面积更小，是2T2C的铁电存储器的一半。

背景技术中提到，在利用相关技术提供的铁电存储器的电路结构，读取上述读取信号(或者第一读取信号和第二读取)信号时，存在一系列问题。

例如，如图5所示，铁电存储器包括阵列排布的多个铁电存储单元10，多个存储单元均为2T2C，每个铁电存储单元10均包括第一铁电存储单元和第二铁电存储单元，第一铁电存储单元和第二铁电存储单元均包括一个晶体管T和一个铁电电容C。以阵列排布的多个铁电存储单元10划分为两组铁电存储阵列，每组铁电存储阵列均包括16列铁电存储单元10为例，第1列铁电存储单元10和第17列铁电存储单元10与同一个比较器SA电连接，第2列铁电存储单元10和第18列铁电存储单元10与同一个比较器SA电连接，以此类推。该铁电存储器的电路结构存在以下两个问题：

第一，以第1列铁电存储单元10和第17列铁电存储单元10为例，由于与同一个比较器SA电连接的两列铁电存储单元10之间，还间隔有15列铁电存储单元10，且在版图设计中，因比较器SA的尺寸限制，比较器SA不能横跨15列铁电存储单元10的宽度，与第1列铁电存储单元10和第17列铁电存储单元10正对设置，因此，与第1列铁电存储单元10电连接的位线BL还需沿第1列铁电存储单元10指向第17列铁电存储单元10的方向延伸，和/或，第17列铁电存储单元10的位线BL还需沿第17列铁电存储单元10指向第1列铁电存储单元10的方向延伸(位线BL中延伸的部分可参见图5中加粗的线条)，导致位线BL的总长度变长。

而由于铁电存储器时电荷型器件，其读取的读取信号(或者第一读取信号和第二读取信号)的强度取决于铁电电容C释放的电荷量与位线电容C_BL的比值。由于位线BL的总长度变长，位线电容C_BL的电容值也会大幅增大，从而影响读取信号(或者第一读取信号和第二读取信号)的强度。

第二，请继续参考图5，第1列铁电存储单元10中的第二铁电存储单元与第2列铁电存储单元10中的第一铁电存储单元相邻设置，在读取阶段，同一行的第1列铁电存储单元10与第2列铁电存储单元10同时读取信号，与第1列铁电存储单元10中的第二铁电存储单元电连接的位线BLC1传输的第二读取信号，和与第2列铁电存储单元10中的第一铁电存储单元电连接的位线BLT2传输的第一读取信号相反。比如，与第1列铁电存储单元10中的第二铁电存储单元电连接的位线BLC1传输的第二读取信号为1，与第2列铁电存储单元10中的第一铁电存储单元电连接的位线BLT2传输的第一读取信号为0；或者，与第1列铁电存储单元10中的第二铁电存储单元电连接的位线BLC1传输的第二读取信号为0，与第2列铁电存储单元10中的第一铁电存储单元电连接的位线BLT2传输的第一读取信号为1。

而在读取阶段，用于驱动位线BL的电路与位线BL断开，位线BL处于悬空(floating)状态，位线BL此时可以看作电容，容易将电荷转换为电压，但同时也容易受到干扰。因此，如图5所示，在相邻的位线BLC1和位线BLT2传输相反信号的情况下，位线BLC1和位线BLT2将相互耦合(coupling)，严重影响位线BLC1传输的第二读取信号强度和位线BLT2传输的第一读取信号强度。比如，利用图5示出的铁电存储器读出的00010000时，由于第3位和第5为均为0，因相邻位线BL之间耦合的存在，读0的位线BL会将读1的位线BL拉低，因此，读取第4位的1的读取电压，小于读取11111111中第4位的1的读取电压。

又例如，为了解决位线BL的总长度变长的问题，相关技术还提出了另一种铁电存储器的电路结构。如图6所示，铁电存储器包括阵列排布的多个铁电存储单元10，每个铁电存储单元10均包括一个晶体管T和一个铁电电容C。多个铁电存储单元10可以划分为多组铁电存储阵列，每组铁电存储阵列包括相邻的8列铁电存储单元10，一组铁电存储阵列的8列铁电存储单元10均与一个多路选通器和一个比较器SA电连接。虽然比较器SA无需跨过多列铁电存储单元，可以直接与相邻的8列铁电存储单元正对设置，以解决前述位线BL的总长度变长的问题，但该铁电存储器的电路结构仍存在以下三个问题：

第一，同一行的相邻两列铁电存储单元10写入的信号可能不同，在读取阶段，与相邻两列铁电存储单元10电连接的两根位线BL上的读取信号也不相同。比如，与第1列铁电存储单元10电连接的位线BL1传输的读取信号为1，与第2列铁电存储单元10电连接的位线BL2传输的读取信号为1。

而在读取阶段，用于驱动位线BL的电路与位线BL断开，位线BL处于floting状态，位线BL此时可以看作电容，容易将电荷转换为电压，但同时也容易受到干扰。因此，如图6所示，在相邻的位线BL1和位线BL2传输相反的信号的情况下，位线BL1和位线BL2将相互耦合，严重影响位线BL1和位线BL2传输的读取信号的强度。

第二，由于多路选通器与一组铁电存储阵列中的8列铁电存储单元10电连接，且一组铁电存储阵列中位于同一行的8个铁电存储单元10与同一根板线PL电连接，因此，比较器SA需重复工作8次，才能逐一接收8个铁电存储单元10的8位数据，从而影响读取速度。

第三，由于比较器SA逐一接收8个铁电存储单元10的读取信号，因此，位线BL1至位线BL8传输读取信号时在时间上具有先后顺序，其中接收顺序靠后的位线BL上的电荷量，可能在等待传输至比较器SA的过程中流失，导致比较器SA最终接收的读取信号变弱。

此外，一些相关技术为了解决上述相邻位线在读取信号时相互耦合的问题，增大了铁电电容C的版图面积，但这导致包含多个铁电电容C的铁电存储器的版图面积大大增大。

上述列方向可以是任意一根位线BL在各个铁电存储单元10中的延伸方向，与铁电存储器的设置位置无关。另外，下文提到的行方向，可以是与列方向垂直的方向。

基于上述问题，如图7a-图8所示，本申请实施例提供一种铁电存储器，该铁电存储器包括多根位线BL、第i板线PL、多路选通器20、比较器SA、以及多个铁电存储单元10。多个铁电存储单元10划分为至少一组铁电存储阵列101，每组铁电存储阵列101包括多个阵列排布的铁电存储单元10，铁电存储单元10包括一个铁电电容C和一个第一晶体管T1。

在铁电存储阵列101的任意一行，第m*n+i列铁电存储单元10的铁电电容C与第i板线PL电连接。在读取阶段，第i板线PL中的每根板线PL分时向铁电存储单元10输入高电平。其中，m为大于或等于2的整数，n为大于或等于0的整数，i为小于或等于m的正整数。多个铁电存储单元10中，每列铁电存储单元10的第一晶体管T1与一根位线BL电连接，与每相邻m列铁电存储单元10电连接的m根位线BL与同一多路选通器20电连接。每个比较器的一个输入端与一个多路选通器的输出端电连接，另一个输入端用于接收参考电压。

一组铁电存储阵列101中的铁电存储单元10阵列排布，那么一组铁电存储阵列101至少包括两列相邻的铁电存储单元10，即，m为大于或等于2的整数。

在一些可能实现的方式中，本申请实施例不对一组铁电存储阵列101中铁电存储单元10的列数m、行数进行限定。

可选的，可以根据比较器SA的尺寸，决定一组铁电存储阵列101中铁电存储单元10的列数m，以使得连续的m列相邻的铁电存储单元10可以与比较器SA正对设置，从而避免与部分铁电存储单元10电连接的位线BL沿行方向延长才能与比较器SA电连接，以避免因位线BL变长，导致位线电容C_BL的电容值也会大幅增大，影响读取信号的强度。例如，m可以等于2、4等。当然，在比较器SA的尺寸足够大，以使得连续的m列相邻的铁电存储单元10可以与比较器SA正对设置的情况下，m的值还可以是其他，本申请实施例对此不作限定。

可选的，对于一组铁电存储阵列101中铁电存储单元10的行数，其可以等于铁电存储器中铁电存储单元10的总行数。

本领域的技术人员应该知道，在一组铁电存储阵列101包括多行铁电存储单元10的情况下，一组铁电存储阵列101中的多行铁电存储单元10应逐行分时读取信号。

在一些可能实现的方式中，本申请实施例不对n的取值进行限定，n的取值与铁电存储器中多个铁电存储单元10的总数量，以及一组铁电存储阵列101中铁电存储单元10的数量有关。例如，n可以为0、1、2、3等。

下面分别以m＝2和m＝4，来举例说明本申请实施例的铁电存储器在读取阶段的工作过程。

如图7a所示，以m＝2，铁电存储器包括16列铁电存储单元10，16列铁电存储单元10分为8组铁电存储阵列101为例，每组铁电存储阵列101包括2列铁电存储单元10，每个铁电存储单元10均包括一个第一晶体管T1和一个铁电电容C。其中，铁电存储器还可以包括多根字线WL，铁电电容C的第一电极11与第一晶体管T1的第一极电连接，铁电电容C的第二电极12与第i板线电连接。第一晶体管T1的栅极与字线WL电连接，第一晶体管T1的第一极通过铁电电容C与第i板线电连接，第一晶体管T1的第二极与位线BL电连接。

在铁电存储单元10的任意一行，奇数列铁电存储单元10的铁电电容C与第i板线中的第一板线PL1电连接，偶数列铁电存储单元10的铁电电容C与第i板线中的第二板线PL2电连接。在铁电存储器中，每列铁电存储单元10的第一晶体管T1可以与一根位线BL电连接，例如，第1列铁电存储单元10与位线BL 1电连接，第2列铁电存储单元10与位线BL2电连接，以此类推，第16列铁电存储单元10与位线BL16电连接。

基于上述铁电存储器的电路结构，对于铁电存储器的任意一行，在读取阶段，可以先控制第一板线PL1和第二板线PL2分时向16列铁电存储单元10输入高电平，以读取信号。即，第一板线PL1先向奇数列的8列铁电存储单元10输入高电平，同时与8列奇数列铁电存储单元10电连接的位线向8列奇数列的铁电存储单元10输入低电平，之后切断低电平，使与8列奇数列铁电存储单元10电连接的位线处于floating状态，以利用位线将8列奇数列铁电存储单元10的读取信号分别发送至8个多路选通器20中。

接着，第二板线PL2再向偶数列的8列铁电存储单元10输入高电平，同时与8列偶数列铁电存储单元10电连接的位线向8列偶数列的铁电存储单元10输入低电平，之后切断低电平，使与8列偶数列电连接的位线处于floating状态，以利用位线将8列偶数列铁电存储单元10的读取信号分别发送至上述8个多路选通器20中。

虽然一组铁电存储阵列101中的相邻两列铁电存储单元10可以将读取信号发送至同一多路选通器20中，但由于一个铁电存储阵列101中的相邻两列铁电存储单元10分时读取读取信号，因此，并不存在多个铁电存储单元10同时通过多根位线向同一个多路选通器20发送读取信号的情况，进而多根位线也无需按顺序依次向多路选通器20传输读取信号，可以避免读取信号在等待传输至多路选通器20的过程中流失，导致比较器SA最终接收的读取信号变弱，还可以缩短读取阶段的总时间，提高读取效率。

并且，由于每相邻两列奇数列铁电存储单元10之间，总是间隔有一列偶数列铁电存储单元10；每相邻两列偶数列铁电存储单元10之间，总是间隔有一列奇数列铁电存储单元10。因此，可以避免在读取阶段与相邻两列铁电存储单元10电连接的位线上的信号互相耦合的问题，从而影响读取信号的强度。在此基础上，在读取奇数列的阶段，还可以向与偶数列铁电存储单元10电连接的位线提供低电平，使与偶数列铁电存储单元10电连接的位线处于屏蔽状态，以屏蔽其两侧与奇数列铁电存储单元10电连接的位线之间的耦合，从而进一步解决上述耦合问题。同理，在读取偶数列的阶段，还可以向与奇数列铁电存储单元10电连接的位线提供低电平。

同时，由于读取阶段与相邻两列铁电存储单元10电连接的位线上的信号互相耦合的问题得以解决，因此，无需通过大面积的铁电电容C，来降低耦合导致的读取信号干扰的问题，从而可以减小铁电电容C的版图面积，乃至铁电存储器的版图面积。

在上述基础上，8个多路选通器20分别接收8列奇数列铁电存储单元10的读取信号后，将读取信号发送至8个比较器SA中，8个比较器SA可以分别将8个读取信号与参考电压Vref进行比较，以确认8个读取信号为1或0。之后，8个多路选通器20分别接收8列偶数列铁电存储单元10的读取信号后，将读取信号发送至8个比较器SA中，8个比较器SA可以分别将8个读取信号与参考电压Vref进行比较，以确认8个读取信号为1或0。

例如，与第1列铁电存储单元10电连接的多路选通器20接收到读取信号之后，将读取信号输入至第一个比较器SA1，第一个比较SA1对读取信号与参考电压Vref进行比较，以确定第1列铁电存储单元10的读取信号为0或1。接着，与第2列铁电存储单元10电连接的多路选通器20接收到读取信号之后，将读取信号输入至第一个比较器SA1，第一个比较SA1对读取信号与参考电压Vref进行比较，以确定第2列铁电存储单元10的读取信号为0或1。

同理，第3列铁电存储单元10至第16列铁电存储单元10的读取信号的确定过程，均与上述第1列铁电存储单元10和第2列铁电存储单元10的读取信号的确定过程相同，在此不再赘述。

上述示例是以先读取奇数列铁电存储单元10的读取信号，后读取偶数列铁电存储单元10的读取信号为例进行说明。在另一些可能实现的方式中，还可以先读取偶数列铁电存储单元10的读取信号，后读取奇数列铁电存储单元10的读取信号，该读取方式的读取过程和确认过程的原理，均与上述示例相同，在此不再赘述。

在一些可能实现的方式中，铁电存储器还可以包括驱动电路和第i板线选通器，驱动电路可以通过第i板线选通器向第i板线发送高电平或低电平。

具体的，第i板线选通器与第i板线电连接，用于在读取阶段，向第i板线发送高电平。第i板线选通器包括第二晶体管T2，第二晶体管T2可以与第一晶体管T1同为N型晶体管，或者，第二晶体管T2可以与第一晶体管T1同为P型晶体管。为了方便说明，下文均以第一晶体管T1和第二晶体管T2均为N型晶体管为例进行说明。

第i板线选通器中第二晶体管T2的栅极，可以和与第i板线电连接的字线WL电连接。这样一来，第i列铁电存储单元10中的第一晶体管T1，以及与第i板线电连接的第二晶体管T2可以同时导通，无需额外增加驱动第二晶体管T2导通的导线。在读取第m*n+i列铁电存储单元10的读取信号时，第i板线选通器中第二晶体管T2的源极向第i板线输入高电平，其他第二晶体管T2的源极接收的电压为0V。从而在读取第m*n+i列铁电存储单元10的阶段，只有第i板线选通器的第二晶体管T2通过第i板线向第m*n+i列铁电存储单元10输入高电平，以读取读取信号。

例如，在读取第m*n+1列铁电存储单元10的阶段，只有第一板线选通器的第二晶体管T2通过第一板线PL1向第m*n+1列铁电存储单元10输入高电平，以读取读取信号。其他板线选通器的第二晶体管T2通过其他板线向除了第m*n+1列铁电存储单元10以外的铁电存储单元10输入0V，这样一来，除了第m*n+1列铁电存储单元10以外的铁电存储单元10暂时无需读取信号。

此外，上述示例示出了16列铁电存储单元分为8组铁电存储阵列101的情况。可选的，在一个铁电存储器中，上述16列铁电存储单元10的个数可以是多个。例如，一个铁电存储器共包括1024列铁电存储单元10，在1024列铁电存储单元10中，上述16列铁电存储单元10的个数为64个。

在另一些可能实现的方式中，如图7b所示，仍以一个铁电存储器共包括1024列铁电存储单元10为例，1024列铁电存储单元10可以分为512组铁电存储阵列101，每组铁电存储阵列101包括两列铁电存储单元10，即，m＝2。第i板线仍然可以包括第一板线PL1和第二板线PL2，第一板线PL1仍然与奇数列铁电存储单元10电连接，第二板线PL2仍然与偶数列铁电存储单元10电连接。铁电存储器中位线BL的根数可以是1024根，1024根位线BL分别与1024列铁电存储单元10电连接。铁电存储器还可以包括512个多路选通器20和512个比较器SA。与512列奇数列铁电存储单元10电连接的512根位线BL分别与512个多路选通器20和512个比较器SA电连接，与512列偶数列铁电存储单元10电连接的512根位线BL分别与上述512个多路选通器20和512个比较器SA电连接。

对于驱动第i板线工作，一个方式中，可以使驱动电路通过第i板线选通器向第i板线发送高电平或低电平。具体连接方式和驱动过程，可以参见前述实施例，在此不再赘述。

另一个方式中，驱动电路还可以直接与第i板线电连接，驱动电路直接向与其电连接的第i板线发送高电平或低电平。具体的，由于在本实施例中，铁电存储器虽然包括1024列铁电存储单元10，但一行铁电存储单元10只与第一板线PL1或第二板线PL2电连接，因此，驱动电路只需与第一板线PL1和第二板线PL2电连接，即可直接通过第一板线PL1和第二板线PL2向一行铁电存储单元10发送高电平或低电平。相较于驱动电路通过板线选通器与第一板线PL1和第二板线PL2电连接的方案，本申请实施例可以更有效地将高电平或低电平发送至第一板线PL1和第二板线PL2。

此外，该铁电存储器的读取过程和确认过程的原理，均与上述示例相同，在此不再赘述。

如图8所示，对于较大尺寸的比较器SA，其还可以与更多列铁电存储单元10正对设置，例如比较器SA可以与4列铁电存储单元10正对设置。

基于此，如图8所示，以m＝4，铁电存储器包括16列铁电存储单元10，16列铁电存储单元10分为4组铁电存储阵列101为例，每组铁电存储阵列101包括4列铁电存储单元10，每个铁电存储单元10均包括一个第一晶体管T1和一个铁电电容C。其中，铁电电容C的第一电极11与第一晶体管T1的第一极电连接，铁电电容C的第二电极12与第i板线电连接。第一晶体管T1的栅极与字线WL电连接，第一晶体管T1的第一极通过铁电电容C与第i板线电连接，第一晶体管T1的第二极与位线BL电连接。

在铁电存储单元10的任意一行，第m*n+1列铁电存储单元10的铁电电容C与第i板线中的第一板线PL1电连接，第m*n+2列铁电存储单元10的铁电电容C与第i板线中的第二板线PL2电连接，第m*n+3列铁电存储单元10的铁电电容C与第i板线中的第三板线PL3电连接，第m*n+4列铁电存储单元10的铁电电容C与第i板线中的第四板线PL4电连接。在铁电存储器中，每列铁电存储单元10的第一晶体管T1可以与一根位线BL电连接，例如，第1列铁电存储单元10与位线BL 1电连接，第2列铁电存储单元10与位线BL2电连接，以此类推，第16列铁电存储单元10与位线BL16电连接。

基于上述铁电存储器的电路结构，对于铁电存储器的任意一行，在读取阶段，可以先控制第一板线PL1向第1列、第5列、第9列、以及第13列铁电存储单元10输入高电平，同时与第1列、第5列、第9列、以及第13列铁电存储单元10电连接的位线向第1列、第5列、第9列、以及第13列铁电存储单元10输入低电平，之后切断低电平，使与第1列、第5列、第9列、以及第13列铁电存储单元10电连接的位线处于floating状态，以利用位线将第1列、第5列、第9列、以及第13列铁电存储单元10的读取信号分别发送至4个多路选通器20中。

接着，再控制第二板线PL2向第2列、第6列、第10列、以及第14列铁电存储单元10输入高电平，同时与第2列、第6列、第10列、以及第14列铁电存储单元10电连接的位线向第2列、第6列、第10列、以及第14列铁电存储单元10输入低电平，之后切断低电平，使与第2列、第6列、第10列、以及第14列铁电存储单元10电连接的位线处于floating状态，以利用位线将第2列、第6列、第10列、以及第14列铁电存储单元10的读取信号分别发送至上述4个多路选通器20中；

接着，再控制第三板线PL3向第3列、第7列、第11列、以及第15列铁电存储单元10输入高电平，同时与第3列、第7列、第11列、以及第15列铁电存储单元10电连接的位线向第3列、第7列、第11列、以及第15列铁电存储单元10输入低电平，之后切断低电平，使与第3列、第7列、第11列、以及第15列铁电存储单元10电连接的位线处于floating状态，以利用位线将第3列、第7列、第11列、以及第15列铁电存储单元10的读取信号分别发送至上述4个多路选通器20中；

接着，再控制第四板线PL4向第4列、第8列、第12列、以及第16列铁电存储单元10输入高电平，同时与第4列、第8列、第12列、以及第16列铁电存储单元10电连接的位线向第4列、第8列、第12列、以及第16列铁电存储单元10输入低电平，之后切断低电平，使与第4列、第8列、第12列、以及第16列铁电存储单元10电连接的位线处于floating状态，以利用位线将第4列、第8列、第12列、以及第16列铁电存储单元10的读取信号分别发送至上述4个多路选通器20中。

虽然一组铁电存储阵列101中的相邻四列铁电存储单元10可以将读取信号发送至同一多路选通器20中，但由于一个铁电存储阵列101中的相邻四列铁电存储到那元10分时读取读取信号，因此，并不存在多个铁电存储单元10同时通过多根位线向同一个多路选通器20发送读取信号的情况，进而多根位线也无需按顺序依次向多路选通器20传输读取信号，可以避免读取信号在等待传输至多路选通器20的过程中流失，导致比较器SA最终接收的读取信号变弱，还可以缩短读取阶段的总时间，提高读取效率。

并且，由于每两列同时读取读取信号的铁电存储单元10之间，还间隔有三列铁电存储单元10。因此，可以避免在读取阶段与相邻两列铁电存储单元10电连接的位线上的信号互相耦合的问题，从而影响读取信号的强度。在此基础上，在读取第m*n+1列的阶段，还可以向与第m*n+2列、第m*n+3列、第m*n+4列铁电存储单元10电连接的位线提供低电平，使与第m*n+2列、第m*n+3列、第m*n+4列铁电存储单元10电连接的位线处于屏蔽状态，以屏蔽其两侧与第m*n+1列铁电存储单元10电连接的位线之间的耦合，从而进一步解决上述耦合问题。同理，在读取第m*n+2列、或第m*n+3列、或第m*n+4列的阶段，还可以向与其他列铁电存储单元10电连接的位线提供低电平。

同时，由于读取阶段与相邻两列铁电存储单元10电连接的位线上的信号互相耦合的问题得以解决，因此，无需通过大面积的铁电电容C，来降低耦合导致的读取信号干扰的问题，从而可以减小铁电电容C的版图面积，乃至铁电存储器的版图面积。

在上述基础上，4个多路选通器20分别接收第1列、第5列、第9列、以及第13列铁电存储单元10的读取信号后，将4个读取信号发送至4个比较器SA中，4个比较器SA可以分别将4个读取信号与参考电压Vref进行比较，以确认4个读取信号为1或0。之后，4个多路选通器20分别接收第2列、第6列、第10列、以及第14列铁电存储单元10的读取信号后，将4个读取信号发送至4个比较器SA中，4个比较器SA可以分别将4个读取信号与参考电压Vref进行比较，以确认4个读取信号为1或0。之后，4个多路选通器20分别接收第3列、第7列、第11列、以及第15列铁电存储单元10的读取信号后，将4个读取信号发送至4个比较器SA中，4个比较器SA可以分别将4个读取信号与参考电压Vref进行比较，以确认4个读取信号为1或0。之后，4个多路选通器20分别接收第4列、第8列、第12列、以及第16铁电存储单元10的读取信号后，将读取信号发送至4个比较器SA中，4个比较器SA可以分别将4个读取信号与参考电压Vref进行比较，以确认4个读取信号为1或0。

此外，上述示例是以依次读取第m*n+1列、第m*n+2列、第m*n+3列、以及第m*n+4列铁电存储单元10为例进行说明。在另一些可能实现的方式中，第m*n+1列、第m*n+2列、第m*n+3列、以及第m*n+4列的先后读取顺序还可以调换，调换后的读取过程和确认过程的原理，均与上述示例相同，在此不再赘述。

对于驱动第i板线工作，可以使驱动电路通过第i板线选通器向第i板线发送高电平或低电平。具体连接方式和驱动过程，可以参见前述实施例，在此不再赘述。

前述实施例举例说明了1T1C的铁电存储单元10的工作原理，另一个实施例中，铁电存储单元10还可以是2T2C。如图9a所示，铁电存储器包括多根位线、第i板线、第一多路选通器21、第二多路选通器22、比较器SA、以及多个铁电存储单元10；多个铁电存储单元10划分为至少一组铁电存储阵列101，每组铁电存储阵列101包括多个阵列排布的铁电存储单元10，铁电存储单元10包括第一铁电存储单元31和第二铁电存储单元32，第一铁电存储单元31和第二铁电存储单元32均包括一个铁电电容C和一个第一晶体管T1；在铁电存储阵列101的任意一行，第m*n+i列铁电存储单元10的铁电电容C与第i板线电连接；在读取阶段，第i板线中的每根板线分时向铁电存储单元10输入高电平；其中，m为大于或等于2的整数，n为大于或等于0的整数，i为小于或等于m的正整数。

多个铁电存储单元10中，每列第一铁电存储单元31和每列第二铁电存储单元32均与一根位线电连接；与每相邻m列第一铁电存储单元31电连接的m根位线和第一多路选通器21电连接，与每相邻m列第二铁电存储单元32电连接的m根位线和第二多路选通器22电连接；与同一铁电存储单元10的第一铁电存储单元31和第二铁电存储单元32电连接的第一多路选通器21和第二多路选通器22的输出端，与同一比较器SA的输入端电连接。

一组铁电存储阵列101中的铁电存储单元10阵列排布，那么一组铁电存储阵列101至少包括两列相邻的铁电存储单元10，即，m为大于或等于2的整数。

在一些可能实现的方式中，本申请实施例不对一组铁电存储阵列101中铁电存储单元10的列数m、行数进行限定。

可选的，可以根据比较器SA的尺寸，决定一组铁电存储阵列101中铁电存储单元10的列数m，以使得连续的m列相邻的铁电存储单元10可以与比较器SA正对设置，从而避免与部分铁电存储单元10电连接的位线BL沿行方向延长才能与多路选通器20电连接，以避免因位线BL变长，导致位线电容C_BL的电容值也会大幅增大，影响读取信号的强度。例如，m可以等于2、4等。当然，在比较器SA的尺寸足够大，以使得连续的m列相邻的铁电存储单元10可以与比较器SA正对设置的情况下，m的值还可以是其他，本申请实施例对此不作限定。

可选的，对于一组铁电存储阵列101中铁电存储单元10的行数，其可以等于铁电存储器中铁电存储单元10的总行数。

本领域的技术人员应该知道，在一组铁电存储阵列101包括多行铁电存储单元10的情况下，一组铁电存储阵列101中的多行铁电存储单元10应逐行分时读取信号。

在一些可能实现的方式中，本申请实施例不对n的取值进行限定，n的取值与铁电存储器中多个铁电存储单元10的总数量，以及一组铁电存储阵列101中铁电存储单元10的数量有关。例如，n可以为0、1、2、3等。

下面以m＝2，来举例说明本申请实施例的铁电存储器在读取阶段的工作过程。

如图9a所示，以m＝2，铁电存储器包括4列铁电存储单元10，4列铁电存储单元10分为2组铁电存储阵列101为例，每组铁电存储阵列101包括2列铁电存储单元10，每个铁电存储单元10均包括一个第一铁电存储单元31和一个第二铁电存储单元32。第一铁电存储单元31和第二铁电存储单元32均包括一个第一晶体管T1和一个铁电电容C。其中，铁电存储器还可以包括多根字线WL，铁电电容C的第一电极11与第一晶体管T1的第一极电连接，铁电电容C的第二电极12与第i板线电连接。第一晶体管T1的栅极与字线WL电连接，第一晶体管T1的第一极通过铁电电容C与第i板线电连接，第一晶体管T1的第二极与位线BL电连接。

在铁电存储器的任意一行，奇数列铁电存储单元10的铁电电容C与第i板线中的第一板线PL1电连接，偶数列铁电存储单元10的铁电电容C与第i板线中的第二板线PL2电连接。在铁电存储器中，每列第一铁电存储单元31和第二铁电存储单元32的第一晶体管T1可以分别与一根位线BL电连接，例如，第1列第一铁电存储单元31与位线BL1-a电连接，第1列第二铁电铁电存储单元32与位线BL1-b电连接，第2列第一铁电存储单元31与位线BL2-a电连接，第2列第二铁电铁电存储单元32与位线BL2-b电连接，以此类推。

基于上述铁电存储器的电路结构，对于铁电存储器的任意一行，在读取阶段，可以先控制第一板线PL1和第二板线PL2分时向4列铁电存储单元10输入高电平，以读取信号。

即，第一板线PL1先向奇数列的2列铁电存储单元10输入高电平，同时与2列奇数列铁电存储单元10电连接的位线向奇数列的2列铁电存储单元10输入低电平，之后切断低电平，使与2列奇数列铁电存储单元10电连接的位线处于floating状态，以利用位线将2列奇数列的第一铁电存储单元31的读取信号分别发送至2个第一多路选通器21中，利用位线将2列奇数列的第二铁电存储单元32的读取信号分别发送至2个第二多路选通器22中。

接着，第二板线PL2再向偶数列的2列铁电存储单元10输入高电平，同时与2列偶数列铁电存储单元10电连接的位线向偶数列的2列铁电存储单元10输入低电平，之后切断低电平，使与2列偶数列铁电存储单元10电连接的位线处于floating状态，以利用位线将2列偶数列的第一铁电存储单元31的读取信号分别发送至2个第一多路选通器21中，利用位线将2列偶数列的第二铁电存储单元32的读取信号分别发送至2个第二多路选通器22中。

虽然一组铁电存储阵列101中的两列第一铁电存储单元31可以将读取信号发送至同一第一多路选通器21中，一组铁电存储阵列101中的两列第二铁电存储单元32可以将读取信号发送至同一第二多路选通器22中，但由于一个铁电存储阵列101中的相邻两列铁电存储单元10分时读取读取信号，因此，并不存在多个铁电存储单元10同时通过多根位线向同一个第一多路选通器21或同一个第二多路选通器22发送读取信号的情况，进而多根位线也无需按顺序依次向第一多路选通器21或同一个第二多路选通器22传输读取信号，可以避免读取信号在等待传输至第一多路选通器21或同一个第二多路选通器22的过程中流失，导致比较器SA最终接收的读取信号变弱，还可以缩短读取阶段的总时间，提高读取效率。

并且，由于每相邻两列奇数列铁电存储单元10之间，总是间隔有一列偶数列铁电存储单元10；每相邻两列偶数列铁电存储单元10之间，总是间隔有一列奇数列铁电存储单元10。因此，可以避免在读取阶段与相邻两列铁电存储单元10电连接的位线上的信号互相耦合的问题，从而影响读取信号的强度。在此基础上，在读取奇数列的阶段，还可以向与偶数列铁电存储单元10电连接的位线提供低电平，使与偶数列铁电存储单元10电连接的位线处于屏蔽状态，以屏蔽其两侧与奇数列铁电存储单元10电连接的位线之间的耦合，从而进一步解决上述耦合问题。同理，在读取偶数列的阶段，还可以向与奇数列铁电存储单元10电连接的位线提供低电平。

同时，由于读取阶段与相邻两列铁电存储单元10电连接的位线上的信号互相耦合的问题得以解决，因此，无需通过大面积的铁电电容C，来降低耦合导致的读取信号干扰的问题，从而可以减小铁电电容C的版图面积，乃至铁电存储器的版图面积。

在上述基础上，2个第一多路选通器21和2个第二多路选通器22分别接收2列第一铁电存储单元31和2列第二铁电存储单元32的读取信号后，将4个读取信号发送至2个比较器SA中。其中，第1列的第一铁电存储单元31的读取信号经过第一多路选通器21后，以及第1列的第一铁电存储单元31的读取信号经过第二多路选通器22后，均发送至比较器SA1。比较器SA1可以对第1列第一铁电存储单元31的读取信号与第1列的第二铁电存储单元32的读取信号进行比较，以确定出第1列的第一铁电存储单元31的读取信号为1，第1列的第二铁电存储单元32的读取信号为0；或者，确定出第1列的第一铁电存储单元31的读取信号为0，第1列的第二铁电存储单元32的读取信号为1。

同理，第2列至第4列铁电存储单元10的读取信号的确定过程，均与上述第1列铁电存储单元10的读取信号的确定过程相同，在此不再赘述。

此外，上述示例是以先读取奇数列铁电存储单元10的读取信号，后读取偶数列铁电存储单元10的读取信号为例进行说明。在另一些可能实现的方式中，还可以先读取偶数列铁电存储单元10的读取信号，后读取奇数列铁电存储单元10的读取信号，该读取方式的读取过程和确认过程的原理，均与上述示例相同，在此不再赘述。

另外，在一些实施例中，铁电存储器还可以包括驱动电路和第i板线选通器，驱动电路可以通过第i板线选通器向第i板线发送高电平或低电平。

具体的，第i板线选通器与第i板线电连接，用于在读取阶段，向第i板线发送高电平。第i板线选通器包括第二晶体管T2，第i板线选通器中第二晶体管T2的栅极，可以和与第i板线电连接的字线WL电连接。这样一来，第i列铁电存储单元10中的第一晶体管T1，以及与第i板线电连接的第二晶体管T2可以同时导通。在读取第m*n+i列铁电存储单元10的读取信号时，第i板线选通器中第二晶体管T2的源极向第i板线输入高电平，其他第二晶体管T2的源极接收的电压为0V。从而在读取第m*n+i列铁电存储单元10的阶段，只有第i板线选通器的第二晶体管T2通过第i板线向第m*n+i列铁电存储单元10输入高电平，以读取读取信号。

例如，在读取第m*n+1列铁电存储单元10的阶段，只有第一板线选通器的第二晶体管T2通过第一板线向第m*n+1列铁电存储单元10输入高电平，以读取读取信号。其他板线选通器的第二晶体管T2通过其他板线向除了第m*n+1列铁电存储单元10以外的铁电存储单元10输入0V，这样一来，除了第m*n+1列铁电存储单元10以外的铁电存储单元10暂时无需读取信号。

上述示例示出了2T2C的一个铁电存储单元10中，第一铁电存储单元31和第二铁电存储单元32相邻设置的情况。在另一些可能实现的方式中，一个铁电存储单元10的第一铁电存储单元31和第二铁电存储单元32还可以间隔设置。例如，如图9b所示，每相邻两列铁电存储单元10中，第一个铁电存储单元10的第二铁电存储单元32，设置在第二个铁电存储单元10的第一铁电存储单元31和第二铁电存储单元32之间。

此情况下，每相邻两列铁电存储单元10中的两列第一铁电存储单元31仍与第一多路选通器21电连接，每相邻两列铁电存储单元10中的两列第二铁电存储单元32仍与第二多路选通器22电连接。与每相邻两列铁电存储单元10电连接的一个第一多路选通器21和一个第二多路选通器22，仍与同一个比较器SA电连接。

请参考图9a和图9b，对于图9a所示的方案，在读取阶段，若奇数列铁电存储单元10工作，则位线BL1-a和位线BL1-b传输的两个读取信号，一个为0，一个为1。而又因为位线BL1-a与位线BL1-b相邻设置，因此，位线BL1-a上的读取信号与位线BL1-b上的读取信号会互相干扰。

而对于图9b的方案，在读取阶段，虽然同样是与位线BL1-a和位线BL1-b电连接的铁电存储单元10工作，但由于位线BL1-a与位线BL1-b之间还间隔了位线BL2-a，因此，可以改善位线BL1-a上的读取信号与位线BL1-b上的读取信号互相干扰的问题。

在此基础上，在读取阶段，与位线BL1-a和位线BL1-b电连接的铁电存储单元10工作时，还可以向与位线BL2-a与位线BL2-b提供低电平，使位线BL2-a与位线BL2-b处于屏蔽状态，以屏蔽其两侧的位线BL1-a与位线BL1-b之间的耦合，从而进一步解决上述耦合问题。

上述示例举例说明了与位线BL1-a和位线BL1-b电连接的铁电存储单元10工作时的场景，在另一些可能实现的方式中，在位线BL2-a与位线BL2-b电连接的铁电存储单元10工作时，也可以向与位线BL1-a与位线BL1-b提供低电平，以起到上述屏蔽作用。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (12)

1.一种铁电存储器，其特征在于，包括多根位线、第i板线、多路选通器、比较器、以及多个铁电存储单元；所述多个铁电存储单元划分为至少一组铁电存储阵列，每组所述铁电存储阵列包括m列阵列排布的铁电存储单元，所述铁电存储单元包括一个铁电电容和一个第一晶体管；

在所述铁电存储阵列的任意一行，第m*n+i列所述铁电存储单元的铁电电容与所述第i板线电连接；在读取阶段，所述第i板线中的每根板线分时向所述铁电存储单元输入高电平；其中，m为大于或等于2的整数，n为大于或等于0的整数，i为小于或等于m的正整数；

所述多个铁电存储单元中，每列所述铁电存储单元的第一晶体管与一根所述位线电连接，与一组所述铁电存储阵列电连接的m根所述位线与同一所述多路选通器电连接；每个所述比较器的输入端与一个所述多路选通器的输出端电连接。

2.根据权利要求1所述的铁电存储器，其特征在于，m＝2；

在任意一行，奇数列所述铁电存储单元的铁电电容与所述第i板线中的第一板线电连接，偶数列所述铁电存储单元的铁电电容与所述第i板线中的第二板线电连接；

与每相邻两列所述铁电存储单元电连接的两根所述位线与同一所述多路选通器电连接。

3.根据权利要求1所述的铁电存储器，其特征在于，m＝4；

在任意一行，第m*n+1列所述铁电存储单元的铁电电容与所述第i板线中的第一板线电连接，第m*n+2列所述铁电存储单元的铁电电容与所述第i板线中的第二板线电连接，第m*n+3列所述铁电存储单元的铁电电容与所述第i板线中的第三板线电连接，第m*n+4列所述铁电存储单元的铁电电容与所述第i板线中的第四板线电连接；

与每相邻四列所述铁电存储单元电连接的四根所述位线与同一所述多路选通器电连接。

4.根据权利要求1-3任一项所述的铁电存储器，其特征在于，所述铁电存储器还包括多根字线；

所述多个铁电存储单元中，沿行方向，一行所述铁电存储单元中第一晶体管的栅极与同一根所述字线电连接。

5.根据权利要求4所述的铁电存储器，其特征在于，所述铁电存储器还包括第i板线选通器；

所述第i板线选通器与所述第i板线电连接，用于在所述读取阶段，向所述第i板线发送所述高电平。

6.根据权利要求5所述的铁电存储器，其特征在于，所述第i板线选通器包括第二晶体管，所述第一晶体管和所述第二晶体管均为N型晶体管或均为P型晶体管；

所述第i板线选通器中第二晶体管的栅极，和与所述第i板线电连接的所述字线电连接；

在读取第m*n+i列所述铁电存储单元的读取信号时，所述第i板线选通器中第二晶体管的源极向所述第i板线输入所述高电平，其他所述第二晶体管的源极接收的电压为0V。

7.一种铁电存储器，其特征在于，包括多根位线、第i板线、第一多路选通器、第二多路选通器、比较器、以及多个铁电存储单元；所述多个铁电存储单元划分为至少一组铁电存储阵列，每组所述铁电存储阵列包括m列阵列排布的铁电存储单元，所述铁电存储单元包括第一铁电存储单元和第二铁电存储单元，所述第一铁电存储单元和所述第二铁电存储单元均包括一个铁电电容和一个第一晶体管；

在所述铁电存储阵列的任意一行，第m*n+i列所述铁电存储单元的铁电电容与所述第i板线电连接；在读取阶段，所述第i板线中的每根板线分时向所述铁电存储单元输入高电平；其中，m为大于或等于2的整数，n为大于或等于0的整数，i为小于或等于m的正整数；

所述多个铁电存储单元中，每列所述第一存储单元和每列所述第二存储单元均与一根所述位线电连接；与每相邻m列所述第一铁电存储单元电连接的m根位线和所述第一多路选通器电连接，与每相邻m列所述第二铁电存储单元电连接的m根位线和所述第二多路选通器电连接；与同一所述铁电存储单元的所述第一铁电存储单元和所述第二铁电存储单元电连接的所述第一多路选通器和所述第二多路选通器的输出端，与同一所述比较器的输入端电连接。

8.根据权利要求7所述的铁电存储器，其特征在于，m＝2；

在任意一行，奇数列所述铁电存储单元的铁电电容与所述第i板线中的第一板线电连接，偶数列所述铁电存储单元的铁电电容与所述第i板线中的第二板线电连接；

与每相邻两列所述第一铁电存储单元电连接的两根所述位线与所述第一多路选通器电连接，与每相邻两列所述第二铁电存储单元电连接的两根所述位线与所述第二多路选通器电连接。

9.根据权利要求7或8所述的铁电存储器，其特征在于，所述铁电存储器还包括多根字线；

所述多个铁电存储单元中，沿行方向，一行所述铁电存储单元中第一晶体管的栅极与同一根所述字线电连接。

10.根据权利要求9所述的铁电存储器，其特征在于，所述铁电存储器还包括第i板线选通器；

所述第i板线选通器与所述第i板线电连接，用于在所述读取阶段，向所述第i板线发送所述高电平。

11.根据权利要求10所述的铁电存储器，其特征在于，所述第i板线选通器包括第二晶体管，所述第一晶体管和所述第二晶体管均为N型晶体管或均为P型晶体管；

所述第i板线选通器中第二晶体管的栅极，和与所述第i板线电连接的所述字线电连接；

在读取第m*n+i列所述铁电存储单元的数据时，所述第i板线选通器中第二晶体管的源极向所述第i板线输入所述高电平，其他所述第二晶体管的源极接收的电压为0V。

12.一种终端，其特征在于，包括电路板和权利要求1-6任一项或者7-11任一项所述的铁电存储器，所述铁电存储器设置于所述电路板上。