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TWI717166B - 非揮發性記憶體裝置及控制方法 - Google Patents

非揮發性記憶體裝置及控制方法 Download PDF

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TWI717166B
TWI717166B TW108147362A TW108147362A TWI717166B TW I717166 B TWI717166 B TW I717166B TW 108147362 A TW108147362 A TW 108147362A TW 108147362 A TW108147362 A TW 108147362A TW I717166 B TWI717166 B TW I717166B
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游開開
崔瑩
李楷威
宋雅麗
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大陸商長江存儲科技有限責任公司
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Abstract

本發明提供一種非揮發性記憶體裝置，其包括一記憶體陣列、多個字元線、多個虛設字元線、一第一控制電路以及一第二控制電路。多個字元線連接到記憶體陣列的一記憶體串的多個頂部記憶體單元以及多個底部記憶體單元。多個虛設字元線連接到在多個頂部記憶體單元以及多個底部記憶體單元之間相連接的多個虛設記憶體單元。第一控制電路用來在預充電期間將一位元線預脈衝信號施加至一位元線。第二控制電路用來將一選定字元線信號施加至一選定的字元線、將一未選定字元線信號施加至未選定的字元線以及將一負預脈衝信號施加至多個虛設字元線。

Description

非揮發性記憶體裝置及控制方法
本發明係關於一種非揮發性記憶體裝置及控制方法，尤指一種能夠將負預脈衝應用至虛設單元以用於減少編程干擾的非揮發性記憶體裝置及控制方法。
非揮發性記憶體裝置(例如快閃記憶體)已經成為各種電子產品(諸如個人電腦、隨身碟、數碼相機及行動電話)中選擇的記憶體。快閃記憶體裝置已經處於快速發展中。快閃記憶體可以在沒有電源的情況下長時間地儲存資料，以及具有諸如高集成度、快速存取、易於擦除及重寫的優勢。
為了進一步改進位元密度以及降低快閃記憶體裝置的成本，已經開發了三維(3D)NAND快閃記憶體。3D NAND記憶體架構將記憶體單元垂直地多層堆疊，實現了比傳統NAND記憶體要高的密度。隨著添加更多的層，位元密度增加，以及因此增加了更多的儲存容量。3D NAND快閃記憶體將佔據一個NAND堆疊，以及在NAND堆疊的頂部堆疊另一NAND堆疊。依照這樣的方式，可以堆疊多層的記憶體單元以形成3D NAND記憶體。請參考第1圖，第1圖為具有NAND型記憶體串的傳統非揮發性記憶體裝置的示意圖。如第1圖所示，堆疊兩個典型的NAND結構以形成記憶體串。記憶體串包括下堆疊LD以及上堆疊UD。下堆疊LD以及上堆疊UD中的各堆疊可以包括多層的記憶體單元。由於製造工藝及電氣特性，通常將與下堆疊LD以及上堆疊UD的連接介面(即，兩個堆 疊的NAND結構的連接介面)相鄰的若干層的記憶體單元應用為虛設記憶體單元。
在上堆疊UD的記憶體單元的編程期間，與下堆疊LD以及上堆疊UD的連接介面相鄰的虛設記憶體單元通常是以初始狀態來排列的，以便避免由於與堆疊的連接介面相鄰的虛設記憶體單元的不良處理特性以及上堆疊UD的編程/擦除操作週期而導致的虛設記憶體單元的任何可能的臨限電壓偏移。然而，在與下堆疊LD以及上堆疊UD的連接介面鄰近的上堆疊UD的記憶體單元被編程之後，通道將被切斷。在這樣的情況下，針對與連接介面相鄰的虛設記憶體單元的位元線預充電的效果將變得無效，以及虛設記憶體單元的臨限電壓將變低。如此一來，由於低臨限電壓，通道的剩餘電子可能在與相堆疊的堆疊連接介面相鄰的虛設記憶體單元的區域中保持被捕獲及聚集(remain trapped and gathered)的狀態，因此將會影響到與先前編程過的記憶體單元鄰近的記憶體單元的編程升壓電勢(boost potential)，減少了通道升壓電勢以及導致編程干擾。換言之，由於堆疊結構的連接介面的特性，上堆疊UD的記憶體單元將容易受到編程干擾效應的影響。因此，習知技術實有改進的必要。
因此，本發明的目的為提供能夠將負預脈衝應用至虛設單元以減少編程干擾的非揮發性記憶體裝置及控制方法。
本發明實施例提供一種非揮發性記憶體裝置，包括：一記憶體陣列，包括多個記憶體串，各記憶體串包括串聯連接的多個頂部記憶體單元、與該多個頂部記憶體單元串聯連接的多個虛設記憶體單元以及與該多個虛設記憶體單 元串聯連接的多個底部記憶體單元；一位元線，連接到該多個記憶體串中的一第一記憶體串；多個字元線，連接到該多個記憶體串中的該第一記憶體串的該多個頂部記憶體單元和該多個底部記憶體單元，各字元線連接到該第一記憶體串的相應頂部記憶體單元或相應底部記憶體單元；多個虛設字元線，連接到該多個虛設記憶體單元；一第一控制電路，用來在一預充電期間將一位元線預脈衝信號施加至該位元線；以及一第二控制電路，用來在該預充電期間，將一選定字元線信號施加至該多個字元線中的一選定的字元線，將一未選定字元線信號施加至該多個字元線中的未選定的字元線，以及將一負預脈衝信號施加至該多個虛設字元線。
本發明實施例另提供一種非揮發性記憶體裝置的控制方法，該非揮發性記憶體裝置包括：串聯連接的多個頂部記憶體單元、與該多個頂部記憶體單元串聯連接的多個虛設記憶體單元、以及與該多個虛設記憶體單元串聯連接的多個底部記憶體單元，該控制方法包括：在一預充電期間，將一位元線預脈衝信號施加至連接到該多個記憶體串中的一第一記憶體串的位元線；在該預充電期間，將一選定字元線信號施加至該多個字元線中的一選定的字元線，以及將一未選定字元線信號施加至該多個字元線中的未選定的字元線；以及在該預充電期間，將一負預脈衝信號施加至連接到該多個虛設記憶體單元的該多個虛設字元線。
在閱讀了下文在各個圖表以及圖式中示出的優選實施例的具體實施方式之後，本發明的這些和其它目的對於本領域普通技術人員而言將無疑地變得顯而易見。
1:非揮發性記憶體裝置
10:記憶體陣列
20,30:控制電路
302:記憶體串
BDL:底部虛設字元線
BDMC:底部虛設記憶體單元
BL:位元線
BMC1~BMCp:底部記憶體單元
BSG:底部選擇閘極線
BT:底部選擇閘極電晶體
LD:下堆疊
MDL,MDL1~MDLq:中間虛設字元線
MDMC1~MDMCq:中間虛設記憶體單元
TDL:頂部虛設字元線
TDMC:頂部虛設記憶體單元
TMC(p+1)~TMCn:頂部記憶體單元
TSG:頂部選擇閘極線
TT:頂部選擇閘極電晶體
UD:上堆疊
WL,WL1~WLp,WL(p+1)~WLn:字元線
第1圖為具有NAND記憶體串的傳統非揮發性記憶體裝置的示意圖。
第2圖為本發明實施例之一非揮發性記憶體裝置的示意圖。
第3圖為第2圖中之非揮發性記憶體裝置之記憶體串以及相關連接線的實施例示意圖。
第4圖為第3圖中之記憶體串的信號時序圖。
第5圖為本發明實施例之應用負預脈衝之記憶體串的實施例示意圖。
請參考第2圖，第2圖為本發明實施例之一非揮發性記憶體裝置1的示意圖。非揮發性記憶體裝置1可為NAND快閃記憶體。例如，非揮發性記憶體裝置1可為三維(3D)NAND快閃記憶體。非揮發性記憶體裝置1包括一記憶體陣列10以及控制電路20以及30。記憶體陣列10包括多個記憶體串。各記憶體串包括多個記憶體單元。各記憶體串的記憶體單元串聯地連接在一起。字元線與半導體通道的交叉點形成記憶體單元。頂部選擇閘極線TSG、字元線WL、頂部虛設字元線TDL、中間虛設字元線MDL、底部虛設字元線BDL以及底部閘極線BSG係連接於記憶體陣列10與控制電路20之間。位元線BL係連接於記憶體陣列10與控制電路30之間。
請參考第3圖，第3圖為根據本發明的實施例示出了在第2圖中之非揮發性記憶體裝置1之一記憶體串302以及相關的連接線的示意圖。記憶體陣列10之記憶體串302包括但不限於：頂部選擇閘極電晶體TT、頂部虛設記憶體單元TDMC、頂部記憶體單元TMC(p+1)到TMCn、中間虛設記憶體單元MDMC1到 MDMCq、底部記憶體單元BMC1到BMCp、底部虛設記憶體單元BDMC以及底部選擇閘極電晶體BT。位元線BL耦接到記憶體串302。頂部選擇閘極線TSG連接到記憶體串302的頂部選擇閘極電晶體TT。頂部虛設記憶體單元TDMC與頂部選擇閘極電晶體TT係串聯地連接。頂部虛設字元線TDL連接到頂部虛設記憶體單元TDMC。各頂部虛設字元線TDL係分別地連接到頂部虛設記憶體單元TDMC。頂部記憶體單元TMC(p+1)~TMCn以及底部記憶體單元BMC1~BMCp可以被配置為儲存資料。頂部記憶體單元TMC(p+1)~TMCn可與頂部虛設記憶體單元TDMC串聯地連接。字元線WL(p+1)~WLn連接到頂部記憶體單元TMC(p+1)~TMCn。字元線WL(p+1)~WLn中的各字元線分別地連接到頂部記憶體單元TMC(p+1)~TMCn中的記憶體單元。頂部記憶體單元TMC(p+1)~TMCn係於頂部虛設記憶體單元TDMC與中間虛設記憶體單元之間沿著第一方向順序地設置，以及相應地，字元線WL(p+1)~WLn係於頂部虛設字元線TDL與中間虛設字元線MDLq之間沿著第一方向順序地設置。
此外，中間虛設記憶體單元MDMC1~MDMCq可與頂部記憶體單元TMC(p+1)~TMCn串聯地連接。中間虛設字元線MDL1~MDLq連接到中間虛設記憶體單元MDMC1~MDMCq。中間虛設字元線MDL1~MDLq中的各中間虛設字元線分別地連接到中間虛設記憶體單元MDMC1~MDMCq的中間虛設記憶體單元。中間虛設記憶體單元MDMC1~MDMCq係於頂部記憶體單元TMC(p+1)與底部記憶體單元BMCp之間沿著第一方向順序地設置，以及相應地，中間虛設字元線MDL1~MDLq係於字元線WL(p+1)與字元線WLp之間沿著第一方向順序地設置。底部記憶體單元BMC1~BMCp可與中間虛設記憶體單元MDMC1~MDMCq串聯地連接。字元線WL1~WLp連接到底部記憶體單元BMC1~BMCp。字元線WL1~WLp中的各字元線分別地連接到底部記憶體單元BMC1~ BMCp的底部記憶體單元。底部記憶體單元BMC1~BMCp係於中間虛設記憶體單元MDMC1與底部虛設記憶體單元BDMC之間沿著第一方向順序地設置，以及相應地，字元線WL1~WLp係於中間虛設字元線MDL1與底部虛設字元線BDL之間沿著第一方向順序地設置。底部虛設記憶體單元BDMC與底部記憶體單元BMC1~BMCp串聯地連接。底部虛設字元線BDL連接到底部虛設記憶體單元BDMC。各底部虛設字元線BDL分別地連接到底部虛設記憶體單元BDMC。底部選擇閘極電晶體BT與底部虛設記憶體單元BDMC串聯地連接。底部選擇閘極線BSG連接到底部選擇閘極電晶體BT。在記憶體單元中對資料進行寫入及擦除可通過非揮發性記憶體裝置1的連接線來從控制電路以及外部電路控制的。要注意的是，頂部選擇閘極電晶體、頂部虛設記憶體單元、頂部記憶體單元、中間虛設記憶體單元、底部記憶體單元、底部虛設記憶體單元以及底部選擇閘極電晶體的數量並不以此為限。頂部選擇閘極電晶體、頂部虛設記憶體單元、頂部記憶體單元、中間虛設記憶體單元、底部記憶體單元、底部虛設記憶體單元以及底部選擇閘極電晶體的數量可根據實際系統要求及需求來改變與設計。
在一預充電期間(在編程之前)，控制電路30被配置為將一位元線預脈衝信號施加至記憶體陣列10的未選定的記憶體串中之未選定的位元線BL。例如，對於各未選定的記憶體串而言，控制電路30被配置為在預充電期間，將位元線預脈衝信號VP_BL施加至各未選定的記憶體串之未選定的位元線BL。控制電路20被配置為將頂部選擇閘極預脈衝信號VP_TSG施加至頂部選擇閘極線TSG，以及將底部選擇閘極預脈衝信號VP_BSG施加至底部選擇閘極線BSG。此外，控制電路20被配置為將一選定字元線信號施加至字元線WL1~WLn中的一選定的字元線。控制電路20被配置為將一未選定字元線信號施加至字元線WL1~WLn中的未選定的字元線。控制電路20被配置為將虛設字元線預脈衝信號施 加至頂部虛設字元線TDL以及底部虛設字元線BDL。控制電路20還被配置為將負預脈衝信號VP_NDMY施加至連接到中間虛設記憶體單元MDMC1~MDMCq以及設置在字元線WL(p+1)與字元線WLp之間的中間虛設字元線MDL1~MDLq。施加至設置在字元線WL(p+1)與字元線WLp之間的中間虛設記憶體單元MDMC1~MDMCq的負預脈衝信號VP_NDMY的電壓位準可為負值。施加至設置在字元線WL(p+1)與字元線WLp之間的中間虛設記憶體單元MDMC1~MDMCq的負預脈衝信號VP_NDMY的電壓位準可低於接地電壓的電壓位準。
請進一步參考第3圖以及第4圖。第4圖為根據本發明的實施例的在第3圖中示出的記憶體串的信號時序圖。在預充電時段中的信號波形從第4圖的頂部順序地為：頂部選擇閘極預脈衝信號VP_TSG、選定字元線信號VP_SELWL、未選定字元線信號VP_UNSELWL、負預脈衝信號VP_NDMY、位元線預脈衝信號VP_BL以及底部選擇閘極預脈衝信號VP_BSG。在預充電期間，將位元線預脈衝信號VP_BL施加至記憶體陣列10的未選定的記憶體串302的未選定的位元線BL。將頂部選擇閘極預脈衝信號VP_TSG施加至頂部選擇閘極線TSG。將選定字元線信號VP_SELWL施加至選定的字元線。將未選定字元線信號VP_UNSELWL施加至未選定的字元線。將負預脈衝信號VP_NDMY施加至設置在字元線WL(p+1)與字元線WLp之間的中間虛設記憶體單元MDMC1~MDMCq。在實施例中，如第4圖中所示，負預脈衝信號VP_NDMY的電壓位準(-2.2伏特)為負電壓值。將底部選擇閘極預脈衝信號VP_BSG施加至底部選擇閘極線BSG。施加至未選定的位元線BL的位元線預脈衝信號VP_BL可為一第一電源電壓。施加至頂部選擇閘極線TSG的頂部選擇閘極預脈衝信號VP_TSG可為一第二電源電壓。
請進一步參考第4圖以及第5圖。第5圖為根據本發明的實施例示出具 有負預脈衝信號VP_NDMY的記憶體串的示意圖。假設連接到字元線WL(p+1)的頂部記憶體單元TMC(p+1)已經被編程過。接著，連接到字元線WL(p+2)的頂部記憶體單元TMC(p+2)將要被編程，以及字元線WL(p+2)為選定的字元線。在預充電期間，控制電路30將位元線預脈衝信號VP_BL施加至未選定的記憶體串302的未選定的位元線BL。在預充電期間，控制電路20將頂部選擇閘極預脈衝信號VP_TSG施加至頂部選擇閘極線TSG，以及將底部選擇閘極預脈衝信號VP_BSG施加至底部選擇閘極線BSG。在預充電期間，控制電路20將選定字元線信號VP_SELWL施加至字元線WL(p+2)，以及將未選定字元線信號VP_UNSELWL施加至其餘的字元線(未選定的字元線)。
此外，在預充電期間，控制電路20將負預脈衝信號VP_NDMY(例如，-2.2伏特)施加至設置在字元線WL(p+1)與字元線WLp之間的中間虛設記憶體單元MDMC1~MDMCq。然而，在連接到字元線WL(p+1)的頂部記憶體單元TMC(p+1)被編程之後通道將被切斷，以及在預充電期間從通道中去除剩餘電子的操作可能會受到影響。由於施加至中間虛設記憶體單元MDMC1~MDMCq的負預脈衝信號VP_NDMY為負電壓，所以在中間虛設記憶體單元MDMC1~MDMCq的區域中的電子將被負預脈衝信號VP_NDMY排斥，以便促進降低因低臨限電壓引起的電荷陷阱效應(charge trap effect)，減少在記憶體串內的剩餘電子以及增加通道電勢。在傳統方法中，與下堆疊以及上堆疊的連接介面相鄰的虛設記憶體單元通常是以初始狀態(例如，將0伏特(0V)施加至中間虛設字元線MDL1~MDLq)來排列的，以便避免虛設記憶體單元的臨限電壓偏移，以及從而通道的剩餘電子將在與相堆疊的堆疊連接介面相鄰的虛設記憶體單元的區域中保持被捕獲以及聚集。與傳統方法相比，本發明的實施例可以通過使用施加至設置在頂部字元線以及底部字元線之間的虛設字元線的負預脈衝來有效地 避免編程干擾。
綜上所述，本發明的實施例提供了負預脈衝信號，以經由虛設字元線來驅動在上堆疊的頂部記憶體單元與下堆疊的底部記憶體單元之間的虛設記憶體單元，從而有效地增強了通道電勢以及減少了編程干擾。
本領域技術人員將容易地觀察到，在保持本發明的教導的同時，可以對本發明的裝置以及方法做出大量的修改及改變。相應地，在上文中的公開內容應當被解釋為僅通過所附申請專利範圍的界限來限定。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
302:記憶體串
BDL:底部虛設字元線
BDMC:底部虛設記憶體單元
BL:位元線
BMC1~BMCp:底部記憶體單元
BSG:底部選擇閘極線
BT:底部選擇閘極電晶體
MDL,MDL1~MDLq:中間虛設字元線
MDMC1~MDMCq:中間虛設記憶體單元
TDL:頂部虛設字元線
TDMC:頂部虛設記憶體單元
TMC(p+1)~TMCn:頂部記憶體單元
TSG:頂部選擇閘極線
TT:頂部選擇閘極電晶體
WL1~WLp,WL(p+1)~WLn:字元線

Claims (16)

  1. 一種非揮發性記憶體裝置，包括：一記憶體陣列，包括多個記憶體串，各記憶體串包括串聯連接的多個頂部記憶體單元、與該多個頂部記憶體單元串聯連接的多個虛設記憶體單元以及與該多個虛設記憶體單元串聯連接的多個底部記憶體單元；一位元線，連接到該多個記憶體串中的一第一記憶體串；多個字元線，連接到該多個記憶體串中的該第一記憶體串的該多個頂部記憶體單元和該多個底部記憶體單元，各字元線連接到該第一記憶體串的相應頂部記憶體單元或相應底部記憶體單元；多個虛設字元線，連接到該多個虛設記憶體單元；一第一控制電路，用來在一預充電期間將一位元線預脈衝信號施加至該位元線；以及一第二控制電路，用來在該預充電期間，將一選定字元線信號施加至該多個字元線中的一選定的字元線，將一未選定字元線信號施加至該多個字元線中的未選定的字元線，以及將一負預脈衝信號施加至該多個虛設字元線。
  2. 該如申請專利範圍第1項所述之非揮發性記憶體裝置，其中施加至該多個虛設字元線的該負預脈衝信號的電壓位準為負值。
  3. 該如申請專利範圍第1項所述之非揮發性記憶體裝置，其中施加至該多個虛設字元線的該負預脈衝信號的電壓位準低於一接地電壓的電壓位準。
  4. 該如申請專利範圍第1項所述之非揮發性記憶體裝置，其中該多個虛 設記憶體單元設置於該多個頂部記憶體單元與該多個底部記憶體單元之間。
  5. 該如申請專利範圍第1項所述之非揮發性記憶體裝置，其中該記憶體陣列的該第一記憶體串還包括一頂部選擇閘極電晶體和一底部選擇閘極電晶體，其中，該多個頂部記憶體單元、該多個虛設記憶體單元和該多個底部記憶體單元係串聯連接在該頂部選擇閘極電晶體與該底部選擇閘極電晶體之間，並且該非揮發性記憶體裝置還包括連接到該第一記憶體串的該頂部選擇閘極電晶體的頂部選擇閘極線和連接到該第一記憶體串的該底部選擇閘極電晶體的一底部選擇閘極線，其中，該第二控制電路被配置為將一頂部選擇閘極預脈衝信號施加至該頂部選擇閘極線，以及將底部選擇閘極預脈衝信號施加至該底部選擇閘極線。
  6. 該如申請專利範圍第5項所述之非揮發性記憶體裝置，其中該選定的字元線連接到設置於該頂部選擇閘極電晶體與該多個虛設記憶體單元之間的該多個頂部記憶體單元中的一個頂部記憶體單元。
  7. 該如申請專利範圍第5項所述之非揮發性記憶體裝置，其中在該預充電期間，施加至該位元線的該位元線預脈衝信號為一第一電源電壓，以及施加至該頂部選擇閘極線的該頂部選擇閘極預脈衝信號為一第二電源電壓。
  8. 該如申請專利範圍第1項所述之非揮發性記憶體裝置，其中在該預充電期間，該多個記憶體串中的該第一記憶體串為一未選定的串，以及該位元線為一未選定的位元線。
  9. 一種非揮發性記憶體裝置的控制方法，該非揮發性記憶體裝置包括多個記憶體串，各記憶體串包括串聯連接的多個頂部記憶體單元、與該多個頂部記憶體單元串聯連接的多個虛設記憶體單元以及與該多個虛設記憶體單元串聯連接的多個底部記憶體單元，其中多個字元線連接到該多個頂部記憶體單元和該多個底部記憶體單元，多個虛設字元線連接到該多個虛設記憶體單元，該控制方法包括：在一預充電期間，將一位元線預脈衝信號施加至連接到該多個記憶體串中的一第一記憶體串的位元線；在該預充電期間，將一選定字元線信號施加至該多個字元線中的一選定的字元線，以及將一未選定字元線信號施加至該多個字元線中的未選定的字元線；以及在該預充電期間，將一負預脈衝信號施加至連接到該多個虛設記憶體單元的該多個虛設字元線。
  10. 該如申請專利範圍第9項所述之控制方法，其中施加至該多個虛設字元線的該負預脈衝信號的電壓位準為負值。
  11. 該如申請專利範圍第9項所述之控制方法，其中施加至該多個虛設字元線的該負預脈衝信號的電壓位準低於一接地電壓的電壓位準。
  12. 該如申請專利範圍第9項所述之控制方法，其中該多個虛設記憶體單元係設置於該多個頂部記憶體單元和該多個底部記憶體單元之間。
  13. 該如申請專利範圍第9項所述之控制方法，其中該記憶體陣列的該 第一記憶體串還包括一頂部選擇閘極電晶體和一底部選擇閘極電晶體，其中，該多個頂部記憶體單元、該多個虛設記憶體單元和該多個底部記憶體單元係串聯連接在該頂部選擇閘極電晶體與該底部選擇閘極電晶體之間，其中，該控制方法還包括：將一頂部選擇閘極預脈衝信號施加至連接到該頂部選擇閘極電晶體的一頂部選擇閘極線，以及將一底部選擇閘極預脈衝信號施加至連接到該底部選擇閘極電晶體的該底部選擇閘極線。
  14. 該如申請專利範圍第13項所述之控制方法，其中將該選定字元線信號施加至該多個字元線中的該選定的字元線的步驟包括：將該選定字元線信號施加至該選定的字元線，其中該選定的字元線係連接到設置於該頂部選擇閘極電晶體與該多個虛設記憶體單元之間該多個頂部記憶體單元中的一個頂部記憶體單元。
  15. 該如申請專利範圍第13項所述之控制方法，其中在該預充電期間，施加至該位元線的該位元線預脈衝信號為一第一電源電壓，以及施加至該頂部選擇閘極線的該頂部選擇閘極預脈衝信號為一第二電源電壓。
  16. 該如申請專利範圍第9項所述之控制方法，其中在該預充電期間，該多個記憶體串中的該第一記憶體串為一未選定的串，以及該位元線為一未選定的位元線。
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