CN117316234A - 一种超低功耗的静态随机存取存储器单元 - Google Patents
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Abstract
本发明公开了一种超低功耗的静态随机存取存储器单元，该单元电路包括双反相器子电路、第一写缓冲子电路、第二写缓冲子电路和读缓冲子电路，双反相器子电路作为存储单元，通过交叉耦合实现对数据的锁存操作，所述第一写缓冲子电路和第二写缓冲子电路均采用一NMOS，第一写缓冲子电路与第一写位线和双反相器子电路连接，由写字线控制通断，实现对存储单元的写操作；第二写缓冲子电路与第二写位线和双反相器子电路连接，由写字线控制通断，实现对存储单元的写操作。本发明使用单个NMOS作为写缓冲子电路，相比于传统TFET SRAM从根本上避免TFET单向导通、正向p‑i‑n电流和串联电流衰减问题，减小了写延迟，提高了噪声容限。
Description
技术领域
本发明属于静态随机存取存储器单元的电路技术领域，具体涉及一种超低功耗的静态随机存取存储器单元电路。
背景技术
随着智能物联网，手机和其他移动设备的发展，设计低功耗的片上系统(Systemon Chip,SoC)成为迫切需要。在SoC中，静态随机存取存储器(Static random accessmemory,SRAM)作为主要的存储模块，占整个SoC功耗的很大部分，包括数据读取时的动态功耗以及待机时的静态功耗。因此设计低功耗的SRAM是十分重要的。
TFET是一个三端的晶体管，与MOSFET不同，其本质是一个反偏的PIN结，依靠带带隧穿机制导通，因此在室温下可以突破60mV/dec的亚阈值斜率，能够实现比MOSFET低1到2个数量级的超低关态电流并且受短沟道效应的影响很小。不仅如此，TFET还具有和传统CMOS工艺兼容的优势，可以利用晶圆代工厂中的标准CMOS工艺制造互补隧穿场效应管(CTFET)，并且将CTFET和CMOS集成在单片上。
TFET应用在存储单元电路中时会面临两个问题：单向导电性和p-i-n电流。为了解决这两个问题，现有的TFET存储单元电路采用串联门管的方式，然而这会导致串联电流衰减，使得单元电路的读写延迟增加，噪声容限下降，同时增大电路面积，难以满足实际应用要求。因此需要设计一种新型的TFET静态随机存取存储器单元，在保持低功耗特性的同时，提升其读写能力，减小读写延迟，提高噪声容限，同时尽可能减小电路面积。
发明内容
为解决以上问题，本发明提出了一种超低功耗的静态随机存取存储器单元。
本发明提供的技术方案如下：
一种静态随机存取存储器单元电路包括：双反相器子电路、第一写缓冲子电路、第二写缓冲子电路和读缓冲子电路。双反相器子电路作为存储单元，通过交叉耦合实现对数据的锁存操作，所述第一写缓冲子电路采用一NMOS，该NMOS的栅端与写字线连接，漏端与双反相器子电路的第一存储节点Q连接，源端与第一写位线连接，第一写缓冲子电路与第一写位线和双反相器子电路连接，由写字线控制通断，实现对存储单元的写操作；所述第二写缓冲子电路采用一NMOS；该NMOS的栅端与写字线连接，漏端与第二存储节点QB连接，源端与双反相器子电路的第二写位线连接；第二写缓冲子电路与第二写位线和双反相器子电路连接，由写字线控制通断，实现对存储单元的写操作；读缓冲子电路与读位线和双反相器子电路连接，由读字线控制通断，实现对存储单元的读操作。
所述双反相器子电路包括第一PTFET、第二PTFET、第一NTFET和第二NTFET；所述第一PTFET、第二PTFET的源端均连接工作电压，第一NTFET、第二NTFET的源端均接地；所述第一PTFET的漏端、第一NTFET的漏端、第二PTFET的栅端和第二NTFET的栅端均与第一存储节点连接；所述第二PTFET的漏端、第二NTFET的漏端、第一PTFET的栅端和第一NTFET的栅端均与第二存储节点连接；
所述读缓冲子电路包括第三NTFET和第三NMOS，第三NTFET的栅端与读字线连接，漏端与读位线连接，源端与第三NMOS的漏端连接，第三NMOS的栅端与第二存储节点连接，漏端与第三NTFET的源端连接，源端接地。
本发明的优点在于：
本发明使用单个NMOS作为写缓冲子电路，相比于传统TFET SRAM单元电路从根本上避免了TFET单向导通、正向p-i-n电流和串联电流衰减的问题，减小了写延迟，提高了噪声容限。相比于MOSFET SRAM单元电路，利用TFET关断电流小，电流开关比大的特性减小了电路功耗，提高了噪声容限。
附图说明
图1是本发明提供的一种静态随机存取存储器单元电路的连接示意图；
图2是本发明提供的一种静态随机存取存储器单元电路的平均功耗的对比示意图；
图3是本发明提供的一种静态随机存取存储器单元电路的延迟的对比示意图；
图4是本发明提供的一种静态随机存取存储器单元电路的功耗延迟积的对比示意图；
图5是本发明提供的一种静态随机存取存储器单元电路的噪声容限的对比示意图。
具体实施方式
下面将参照附图更详细的描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
本发明提出一种静态随机存取存储器单元电路，包括：第一写缓冲子电路101、第二写缓冲子电路102、读缓冲子电路103和双反相器子电路104。
如图1所示，第一写缓冲子电路101为第一NMOS晶体管M1。
如图1所示，第一NMOS晶体管M1的栅端与写字线连接，漏端与第一存储节点Q连接，源端与第一写位线连接。
如图1所示，第二缓冲子电路102为第二MOS晶体管M2
如图1所示，第二NMOS晶体管M2的栅端与写字线连接，端与第二存储节点QB连接，源端与第二写位线连接。
如图1所示，读缓冲子电路103包括第三NTFET晶体管TN3和第三NMOS晶体管M3.
如图1所示，第三NTFET晶体管TN3的栅端与读字线连接，漏端与读位线连接，源端与第三NMOS的漏端连接。第三NMOS晶体管M3的栅端与第二存储节点QB连接，漏端与第三NTFET的源端连接，源端接地。
如图1所示，双反相器子电路104包括：第一PTFET晶体管TP1、第二PTFET晶体管TP2、第一NTFET晶体管TN1、第二NTFET晶体管TN2。
如图1所示，第一PTFET晶体管TP1、第二PTFET晶体管TP2的源端均连接工作电压，第一NTFET晶体管TN1、第二NTFET晶体管TN2的源端均接地。第一PTFET晶体管TP1的漏端、第一NTFET晶体管TN1的漏端、第二PTFET晶体管TP2的栅端和第二NTFET晶体管TN2的栅端均与第一存储节点Q连接。第二PTFET晶体管TP2的漏端、第二NTFET晶体管TN2的漏端、第一PTFET晶体管TP1的栅端和第一NTFET晶体管TN1的栅端均与第二存储节点QB连接。
本发明通过使用单个NMOS晶体管作为写门管(写缓冲子电路)，以及读写分离的结构，避免了在设计SRAM单元电路时，TFET遇到的的单向导电性，正向p-i-n电流以及串联电流衰减等问题。在延迟、功耗、噪声容限方面相比现有设计，都具有更大的优势。下面对本发明实施方式进行进一步说明。
对于保持操作，第一写位线和第二写位线置1，其他位线和字线置0，这时存储在存储节点中的数据与外界隔离，被双反相器子电路锁存。
对于读操作，读位线预充到电源电压，读字线置1，TN3导通。如果Q存0，QB为1，M3导通，读位线放电，电压差被灵敏放大器放大。如果Q存1，那么M3不导通，读位线依旧保持高电平。
对于写操作，写字线置1。如果要向存储节点Q写1，那么第一写位线置1，第二写位线置0；如果要向存储节点Q写0，那么第一写位线置0，第二写位线置1。
如图2所示，是本发明所提出的8T Hybrid SRAM单元与传统6T CMOS SRAM单元，以及常见的7T TFET SRAM和10T Hybrid SRAM单元的平均功耗的对比示意图。在保持状态时，因为双反相器子电路是由TFET构成，所以TFET-MOSFET混合结构(hybrid)和TFET结构的功耗远小于CMOS SRAM结构。在读或者写状态时，本发明提出的8T Hybrid存储单元具有最低的功耗。
如图3所示，是本发明提供的8T Hybrid SRAM单元与传统6T CMOS SRAM单元，以及常见的7T TFET SRAM和10T Hybrid SRAM单元的延迟的对比示意图。相比于其他TFET电路，本发明提供的单元电路具有最小的延迟。这是因为使用一个单独的MOSFET作为写门管，在避免TFET单向导通和正向p-i-n电流问题的同时，也避免了TEFT串联电流衰减的问题，提供了较大的写电流，从而降低延迟。
如图4所示，是本发明提供的8T Hybrid SRAM单元与传统6T CMOS SRAM单元，以及常见的7T TFET SRAM和10T Hybrid SRAM单元的功耗延迟积的对比示意图。综合来看，本发明提供的单元电路具有最小的功耗延迟积，具有最优性能。
如图5所示，是本发明提供的8T Hybrid SRAM单元与传统6T CMOS SRAM单元，以及常见的7T TFET SRAM和10T Hybrid SRAM单元的噪声容限的对比示意图。由于采用了读写分离结构，以及使用单个MOSFET作为写门管，本发明提供的单元电路在保持、读和写状态下均具有最高的噪声容限。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
Claims (3)
1.一种静态随机存取存储器单元，其特征在于，包括双反相器子电路、第一写缓冲子电路、第二写缓冲子电路和读缓冲子电路，双反相器子电路作为存储单元，通过交叉耦合实现对数据的锁存操作，所述第一写缓冲子电路采用一NMOS，该NMOS的栅端与写字线连接，漏端与双反相器子电路的第一存储节点Q连接，源端与第一写位线连接，第一写缓冲子电路与第一写位线和双反相器子电路连接，由写字线控制通断，实现对存储单元的写操作；所述第二写缓冲子电路采用一NMOS；该NMOS的栅端与写字线连接，漏端与第二存储节点QB连接，源端与双反相器子电路的第二写位线连接；第二写缓冲子电路与第二写位线和双反相器子电路连接，由写字线控制通断，实现对存储单元的写操作；读缓冲子电路与读位线和双反相器子电路连接，由读字线控制通断，实现对存储单元的读操作。
2.如权利要求1所述的静态随机存取存储器单元，其特征在于，所述双反相器子电路包括第一PTFET、第二PTFET、第一NTFET和第二NTFET；所述第一PTFET、第二PTFET的源端均连接工作电压，第一NTFET、第二NTFET的源端均接地；所述第一PTFET的漏端、第一NTFET的漏端、第二PTFET的栅端和第二NTFET的栅端均与第一存储节点连接；所述第二PTFET的漏端、第二NTFET的漏端、第一PTFET的栅端和第一NTFET的栅端均与第二存储节点连接。
3.如权利要求1所述的静态随机存取存储器单元，其特征在于，所述读缓冲子电路包括第三NTFET和第三NMOS，第三NTFET的栅端与读字线连接，漏端与读位线连接，源端与第三NMOS的漏端连接，第三NMOS的栅端与第二存储节点连接，漏端与第三NTFET的源端连接，源端接地。
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Cited By (1)
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|---|---|---|---|---|
| CN118629457A (zh) * | 2024-08-12 | 2024-09-10 | 苏州宽温电子科技有限公司 | 一种9t-sram单元、数据存取方法及芯片 |
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2023
- 2023-10-20 CN CN202311361127.1A patent/CN117316234A/zh active Pending
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