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TWI470631B - 雙埠次臨界靜態隨機存取記憶體單元 - Google Patents

雙埠次臨界靜態隨機存取記憶體單元 Download PDF

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TWI470631B
TWI470631B TW100119160A TW100119160A TWI470631B TW I470631 B TWI470631 B TW I470631B TW 100119160 A TW100119160 A TW 100119160A TW 100119160 A TW100119160 A TW 100119160A TW I470631 B TWI470631 B TW I470631B
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TW100119160A
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Inventor
Yi Te Chiu
Ming Hung Chang
Hao I Yang
Wei Hwang
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Univ Nat Chiao Tung
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Description

雙埠次臨界靜態隨機存取記憶體單元
本發明係有關於一種雙埠靜態隨機存取記憶體(static random access memory，SRAM)單元，更具體而言，係關於一種能長時間工作之先進先出(first-in first-out，下稱FIFO)雙埠次臨界SRAM單元。
近年來，由於半導體技術日新月異與半導體積體化程度不斷提升，並且朝向單晶片系統發展，各種構成元件之尺寸微型化已是勢不可擋。尤其是現今相當熱門的生醫電子領域，嵌入式記憶體(embedded memory)為單晶片系統不可或缺之一部分，其中又以靜態隨機存取記憶體(static random access memory，下稱SRAM)的使用最為廣泛，普遍的用於資料暫存以及資料傳輸。
通常於生醫電子之積體電路(integrated circuit;IC)設計時，可能不需要非常快的操作速度，但是要能長時間運作且不需要消耗太多的功率。而次臨界(subthreshold)操作電壓即能有效地達成超低功率消耗(ultra-low power consumption)之目的。然而，伴隨而來的是穩定度、可靠度問題，特別在奈米製程(nanometer process)下的製程變異(process variation)、電壓變異(voltage variation)和溫度變異(temperature variation)，使得穩定度成為最重要的設計考量。另一方面，由於傳統的SRAM設計，已經面臨到靜態雜訊邊際(static noise margin，下稱SNM)嚴重縮減的問題，而SNM變小將會對小訊號帶來嚴重影響，所以也必須克服該SNM變小的問題。
由此可知，隨著積體電路積體化需求的提高，需要更穩定且可靠的SRAM。然而，傳統的SRAM難以達成此目標，遂發展出雙埠的SRAM設計。請參照第1圖所示，係說明傳統的雙埠SRAM設計。如圖所示，雙埠SRAM單元100包括一對交叉耦合的反相器(cross-coupled inverter)102、104，一對寫入電晶體(write transistor)108、112，和一對讀取電晶體(read transistor)106、110。其中，交叉耦合的反相器102、104係設置於雙埠SRAM單元100的中間區域以作為記憶元件，寫入電晶體108係藉由其源極/汲極連接於寫入位線(write bit line)118和記憶元件間，寫入電晶體112係藉由其源極/汲極連接於寫入位線(write bit line)120和記憶元件間，讀取電晶體106係藉由其源極/汲極連接於記憶元件和讀取位線(read bit line)122間，而讀取電晶體110則係藉由其源極/汲極連接於記憶元件和讀取位線(read bit line)124間。
此種雙埠SRAM單元100的問題在於，由於訊號程度的減小與奈米製程的變異(process variation)會造成讀取的SNM變小，進而無法在次臨界區域工作。另外，因為奈米技術與電源電壓不斷的縮小，雙埠SRAM單元100之寫入邊際(write margin)也隨著變小，所以還需要額外的控制電路來提昇其寫入能力。但額外的控制電路卻會增加消耗功率與晶片面積，故不適合應用於長期工作之FIFO記憶體系統之中。
因此，如何提出一種能夠長時間操作於超低電壓下之SRAM，以增加穩定度及降低SNM影響，同時，也適合操作於次臨界電壓，並且能應用於生醫相關之IC設計，實為目前各界亟欲解決之技術問題，更能有助於往後生醫電子或其他相關產業的發展。
鑒於上述習知技術之缺點，本發明之一目的係在於提供高穩定度之靜態隨機存取記憶體單元，以克服因奈米製程的製程變異、電壓變異和溫度變異等因素造成穩定度問題。
本發明之另一目的係在於提供能有效地長期工作於先進先出(first-in first-out，下稱FIFO)記憶體系統之記憶體單元，並在讀取操作時，讓資料存取節點不受位線(bit line)上的訊號干擾，進而增強讀取SNM值。
為連上述目的與其他目的，本發明係提供一種雙埠次臨界靜態隨機存取記憶體單元，係可應用於FIFO記憶體系統中，以及操作於次臨界電壓下，該單元雙埠次臨界靜態隨機存取記憶體單元係包括：一寫入位線；一寫入字線；讀取位線；一讀取字線；一寫入存取模組，係與該寫入位線及寫入字線連接；一鎖存器，係與該寫入存取模組及寫入字線連接；以及一讀取模組，係與該鎖存器、讀取位線、及讀取字線連接，其中，該鎖存器係具備傳輸型電晶體及交叉耦合的二反相器，而該傳輸型電晶體的汲極/源極係與該二反相器連接，且該傳輸型電晶體的閘極係與該寫入字線連接。
於一實施例中，藉由切斷鎖存器中之記憶元件之正回授，係可增強本案的雙埠次臨界SRAM單元之寫入能力。此外，當然，也可應用反短通道效應(reverse short-channel effect，RSCE)來減小臨界電壓(threshold voltage，Vt )，以達到較好的寫入與讀取效能。
相較於習知技術，本發明不但能利用RSCE效應，且可穩定地操作於次臨界電壓下，所以能夠有效地提供記憶體單元穩定且可靠的讀寫能力。再者，由於本發明係於次臨界電壓下操作，並減少了位線數目，所以可降低漏電流(leakage current)，進而增加SNM值並減小因奈米製程變異等因素所造成的影響。因此，顯著地改善了FIFO記憶體系統下的問題，使得本發明的記憶體單元極適用於長期工作之FIFO記憶體系統中。
以下係藉由特定的具體實施例說明本發明之技術內容，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點與功效。本發明亦可藉由其他不同的具體實施例加以施行或應用，本說明書中的各項細節亦可基於不同觀點與應用，在未悖離本發明之精神下進行各種修飾與變更。
請參照第2圖所示之電路圖，以說明本發明設計之雙埠次臨界靜態隨機存取記憶體(下稱雙埠次臨界SRAM)單元200。如圖所示，雙埠次臨界SRAM單元200係包括由交叉耦合的反相器(cross-coupled inverter)202、204和傳輸型電晶體(pass transistor)206所組成的鎖存器(latch)L，可由寫入存取電晶體(write access transistor)208構成的寫入存取模組W，可由讀取電晶體(read transistor)210、212構成的讀取模組R，以及圍構於周圍的讀取字線(read word line)214、寫入字線(write word line)216、寫入位線(write bit line)218、及讀取位線(read bit line)220。
具體來說，讀取字線(read word line)214及讀取位線(read bit line)220係可與讀取模組R連接，寫入字線(write word line)216係可與寫入存取模組W及鎖存器(latch)L連接，而寫入位線(write bit line)218係可與寫入存取模組W連接。
交叉耦合的反相器202、204係可設置於該雙埠次臨界SRAM單元200的中間區域，以作為雙埠次臨界SRAM單元200之記憶元件，且可用兩個互補的電晶體配置而成。而傳輸型電晶體206之源極/汲極係連接至反相器202之輸入端和反相器204之輸出端，以組成所述的鎖存器(latch)L。於一實施型態中，傳輸型電晶體206的源極和汲極，係可分別與反相器202的輸入端和反相器204的輸出端連接。於另一實施型態中，傳輸型電晶體206的源極和汲極，也可分別與反相器204的輸出端和反相器202的輸入端連接。
寫入存取電晶體208係藉由其源極/汲極連接在寫入位線218與鎖存器(latch)L間。於一實施型態中，寫入存取電晶體208的源極與汲極，係分別連接於寫入位線218與鎖存器(latch)L，而於另一實施型態中，寫入存取電晶體208的汲極與源極，係分別連接於寫入位線218與鎖存器(latch)L。而寫入存取電晶體208也可應用反短通道效應(reverse short-channel effect，RSCE)來進行操作以增加寫入存取能力。
而讀取電晶體210之閘極係可連接至鎖存器(latch)L，讀取電晶體210之源極/汲極係可分別連接至接地端(VSS)222與讀取電晶體212一端之源極/汲極，且讀取電晶體212另一端之源極/汲極係可連接至讀取位線(read bit line)220，同時，讀取電晶體212之閘極係可連接至讀取字線(read word line)214。
值得一提的是，由於讀取電晶體210、212可與讀取位線220解耦(Decoupling)，在實際進行讀取操作時，資料存取節點不會受到位線上的雜訊干擾(noise disturb)，進而可增強讀取SNM值。其次，讀取電晶體210、212也可應用反短通道效應(reverse short-channel effect，RSCE)以進一步增進讀取位線220的讀取能力與讀取邊際。
再者，由於臨界電壓(threshold voltage，下稱Vt )的變化是與電晶體長度與寬度的乘積之開根號成正比。因此，較大的通道長度會降低Vt 的衝擊與影響。但是在次臨界區域，因RSCE效應會造成Vt 的變小，所以實際應用時，也可藉由增加電晶體長度的方式來增加平均讀取電流與縮小讀取延遲時間。
另外，本案之雙埠次臨界SRAM單元200操作在次臨界區域時，係能大大地增加其寫入能力，同時，本案也可藉由切斷交叉耦合的反相器202、204所組成之記憶元件的正回授，以增加其寫入邊際，從而不需要加入額外的附加電路即可達成增加寫入邊際的功效。
而在進行寫入操作時，寫入字線216會開啟寫入存取電晶體208與關閉傳輸型電晶體206，此時，資料即可通過傳輸型電晶體206傳送到具有記憶功能之交叉耦合的反相器202、204中，而且，傳輸型電晶體206也可應用RSCE效應來降低臨界電壓，以進一步獲得更大的寫入邊際。
請參照第3A及3B圖繪示之SNM線形比較圖，以瞭解本案之雙埠次臨界SRAM單元200與傳統之雙埠SRAM單元100之特性差異。
如第3A圖所示，由於本案提供的雙埠次臨界SRAM單元200可操作在次臨界區域，所以能大大地增加其寫入能力，並能藉由切斷交叉耦合的反相器202、204之正回授，以增加其寫入邊際，從而不需要加入額外的附加電路即可達成。同時，該傳輸型電晶體206可應用RSCE效應來降低Vt ，更可以獲得較大的寫入邊際。故，本案的雙埠次臨界SRAM單元200的寫入SNM值會較傳統的雙埠SRAM單元100為高。
又如第3B圖所示，由於在臨界區域，較大的通道長度會降低Vt 的衝擊與影響。但是在次臨界區域，因RSCE會造成Vt 的變小，所以可藉由增加電晶體長度而增加平均讀取電流與縮小讀取延遲時間。再者，由於讀取電晶體210、212可與讀取位線220解耦，所以在讀取操作時，資料存取節點能不受位線上的雜訊干擾(noise disturb)，進而增強讀取SNM值。同時，讀取電晶體210、212也可應用RSCE效應，藉以增進讀取位線220的讀取能力與讀取邊際。故，本案的雙埠次臨界SRAM單元200的讀取SNM值也會比傳統的雙埠SRAM單元100高，從而解決SNM值變小的技術問題。
再請一同參照第4A至4C圖所示之功率消耗(power consumption)線形比較圖，以進一步瞭解本案之雙埠次臨界SRAM單元200與傳統之雙埠SRAM單元100的差異。其中，第4A圖係繪示本案與習知技術的寫入功率消耗線形比較圖。第4B圖係描繪本案與習知技術之讀取功率消耗線形比較圖。第4C圖係描繪本案與習知技術之待命狀態功率消耗線形比較圖。
而基於本發明之單端讀取與單端寫入的架構可以有效地減少位線數目的特性，係可達到降低功率消耗的功效，從而使得本發明更適合應用於生醫相關或需要長期工作之FIFO記憶體系統設計中。而比較第2圖與第1圖即可清楚瞭解到，本案之設計能減少一條讀取位線及一條寫入位線。
請再參閱第5圖所示電路架構，以說明本發明之雙埠次臨界SRAM單元之另一種設計方式。而以此設計方式設計出的雙埠次臨界SRAM單元500，與前述第2圖繪示的雙埠次臨界SRAM單元200的最大差異處，即在於以讀取模組R’取代了讀取模組R。
如圖所示，雙埠次臨界SRAM單元500同樣包括一對交叉耦合的反相器(cross-coupled inverter)502、504和傳輸型電晶體(pass transistor)506所組成的鎖存器(latch)L，以及可由寫入存取電晶體(write access transistor)508構成的寫入存取模組W。而讀取電晶體(read transistor)510、512、514和516則構成了讀取模組R’。
一對交叉耦合的反相器502、504係設置於雙埠次臨界SRAM單元500的中間區域，以作為記憶元件，而反相器502、504同樣可以由兩個互補的電晶體配置而成。傳輸型電晶體506之源極/汲極同樣連接至反相器502之輸入端和反相器504之輸出端，以組成鎖存器(latch)L。
寫入存取電晶體508一端之源極/汲極係連接到鎖存器(latch)L，而另一端之源極/汲極係連接到寫入位線522。
而讀取電晶體510一端之源極/汲極係連接至電源端(VDD)526，讀取電晶體510之閘極係連接至讀取字線518。讀取電晶體516一端之源極/汲極係連接至接地端(VSS)528，讀取電晶體516之閘極也連接至讀取字線518。其次，讀取電晶體512則藉由其源極/汲極連接讀取位線524和讀取電晶體510、及讀取電晶體514的源極/汲極。而讀取電晶體514的閘極則連接至鎖存器(latch)L，且讀取電晶體514的源極/汲極係與讀取電晶體510、512、516的源極/汲極連接。
由於讀取電晶體510、512、514和516可與讀取位線524解耦，故在進行讀取操作時，資料存取節點不會受到位線上的雜訊干擾，進而能增大讀取SNM值。同時，讀取電晶體510、512、514和516也可進一步應用RSCE效應，以增進讀取位線524的讀取能力與讀取邊際。
另外，雙埠次臨界SRAM單元500當然也可操作在次臨界區域，以大大地增加其寫入能力，同樣的，藉由切斷交叉耦合的反相器502、504之正回授，也可以增加其寫入邊際，從而不需要加入額外的附加電路。當然，在寫入操作時，寫入字線520也會開啟寫入存取電晶體508與關閉傳輸型電晶體506，令資料可通過傳輸型電晶體506傳送到具有記憶功能之反相器502、504中，而且，傳輸型電晶體506更可應用RSCE效應來降低Vt ，以獲得較大的寫入邊際。
需補充說明的是，雖然根據前述實施例所揭露之內容，本案係提出一種適用於長時間工作之FIFO記憶體系統，並應用RSCE效應以提高讀取時之抗雜訊能力，與增加寫入時之穩定度的記憶體單元，但本發明的記憶體單元並不限定在FIFO記憶體系統，亦即，也可應用在行動通訊系統、生醫電子系統、電腦系統或其它相關裝置與系統。
綜上所述，本發明提出一種適用於次臨界電壓操作的雙埠SRAM單元設計。而即便降低電壓通常會使穩定度下降，但本發明卻仍舊能於次臨界電壓操作下提供穩健的操作，不會具有穩定度下降的困擾。另外，本發明之雙埠次臨界SRAM單元於寫入操作時，能藉由切斷記憶元件之正回授以增強寫入能力。而本案設計的單端讀寫的架構，更能夠進一步降低因長位線所造成的功率消耗。因此，本案之設計係提供了一種非常適合應用在長時間工作的FIFO記憶體系統中的記憶體單元，從而不但解決了習知技術的種種問題，也進一步提高了記憶體系統整體的工作效能。
惟，上述實施例僅例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修飾與改變。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100．．．雙埠靜態隨機存取記憶體單元
102．．．反相器
104．．．反相器
106．．．讀取電晶體
108．．．寫入電晶體
110．．．讀取電晶體
112．．．寫入電晶體
114．．．讀取字線
116．．．寫入字線
118．．．寫入位線
120．．．寫入位線
122．．．讀取位線
124．．．讀取位線
200．．．雙埠次臨界靜態隨機存取記憶體單元
202．．．反相器
204．．．反相器
206．．．傳輸型電晶體
208．．．寫入存取電晶體
210．．．讀取電晶體
212．．．讀取電晶體
214．．．讀取字線
216．．．寫入字線
218．．．寫入位線
220．．．讀取位線
222．．．接地端
500．．．雙埠次臨界靜態隨機存取記憶體單元
502．．．反相器
504．．．反相器
506．．．傳輸型電晶體
508．．．寫入存取電晶體
510．．．讀取電晶體
512．．．讀取電晶體
514．．．讀取電晶體
516．．．讀取電晶體
518．．．讀取字線
520．．．寫入字線
522．．．寫入位線
524．．．讀取位線
526．．．電源端
528．．．接地端
L．．．鎖存器
R、R’．．．讀取模組
W．．．寫入存取模組
第1圖係為傳統之雙埠靜態隨機存取記憶體(static random access memory，SRAM)單元之電路架構圖；
第2圖係為本發明之雙埠次臨界SRAM單元之一電路架構圖；
第3A至3B圖係描繪本發明之雙埠次臨界SRAM單元與傳統之雙埠SRAM單元的靜態雜訊邊際(static noise margin，SNM)線形比較圖；
第4A至4C圖係描繪本發明之雙埠次臨界SRAM單元與傳統之雙埠SRAM單元的功率消耗(power consumption)線形比較圖；以及
第5圖係為本發明之雙埠次臨界SRAM單元之另一電路架構圖。
200．．．雙埠次臨界靜態隨機存取記憶體單元
202．．．反相器
204．．．反相器
206．．．傳輸型電晶體
208．．．寫入存取電晶體
210．．．讀取電晶體
212．．．讀取電晶體
214．．．讀取字線
216．．．寫入字線
218．．．寫入位線
220．．．讀取位線
222．．．接地端
L．．．鎖存器
R．．．讀取模組
W．．．寫入存取模組

Claims (8)

  1. 一種雙埠次臨界靜態隨機存取記憶體單元，係操作於次臨界電壓下，包括：一寫入位線；一寫入字線；一讀取位線；一讀取字線；一寫入存取模組，係與該寫入位線及該寫入字線連接；一鎖存器，係與該寫入存取模組及該寫入字線連接；以及一讀取模組，係與該鎖存器、讀取位線、及讀取字線連接，其中，該鎖存器係具備傳輸型電晶體及交叉耦合的二反相器，而該傳輸型電晶體的汲極/源極係與該二反相器連接，且該傳輸型電晶體的閘極係與該寫入字線連接。
  2. 如申請專利範圍第1項所述之雙埠次臨界靜態隨機存取記憶體單元，其中，該寫入存取模組係具備寫入存取電晶體，而該寫入存取電晶體的汲極/源極係與該寫入位線及鎖存器連接，且該寫入存取電晶體的閘極係與該寫入字線連接。
  3. 如申請專利範圍第1項所述之雙埠次臨界靜態隨機存取記憶體單元，其中，該讀取模組係具備第一及第二讀取電晶體。
  4. 如申請專利範圍第3項所述之雙埠次臨界靜態隨機存取記憶體單元，其中，該第一讀取電晶體的閘極係與該鎖存器連接，該第一讀取電晶體一端的汲極/源極係與該第二讀取電晶體一端的汲極/源極相連接，而該第一讀取電晶體另一端的汲極/源極係與接地端連接；該第二讀取電晶體的閘極係與該讀取字線連接，而另一端的汲極/源極係與該讀取位線連接。
  5. 如申請專利範圍第1項所述之雙埠次臨界靜態隨機存取記憶體單元，其中，該讀取模組係具備第一、第二、第三、及第四讀取電晶體。
  6. 如申請專利範圍第5項所述之雙埠次臨界靜態隨機存取記憶體單元，其中，該第一、第二、及第四讀取電晶體的閘極係與該讀取字線連接；該第一讀取電晶體一端的汲極/源極係與電源端連接且該第一讀取電晶體另一端的汲極/源極係與該第二及第三讀取電晶體一端的汲極/源極連接；該第二讀取電晶體另一端的汲極/源極係與該讀取位線連接；該第三讀取電晶體另一端的汲極/源極係與該第四讀取電晶體一端的汲極/源極連接；且該第四讀取電晶體另一端的汲極/源極係與接地端連接。
  7. 如申請專利範圍第1項所述之雙埠次臨界靜態隨機存取記憶體單元，係應用於先進先出(FIFO)記憶體系統中。
  8. 如申請專利範圍第1項所述之雙埠次臨界靜態隨機存 取記憶體單元，其中，該讀取模組、鎖存器或寫入存取模組，係應用反短通道效應(reverse short channel effect)進行操作。
TW100119160A 2011-06-01 2011-06-01 雙埠次臨界靜態隨機存取記憶體單元 TWI470631B (zh)

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US13/243,690 US8498174B2 (en) 2011-06-01 2011-09-23 Dual-port subthreshold SRAM cell

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TW100119160A TWI470631B (zh) 2011-06-01 2011-06-01 雙埠次臨界靜態隨機存取記憶體單元

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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9183907B2 (en) * 2012-11-28 2015-11-10 Taiwan Semiconductor Manufacturing Company Limited Vccmin for a dual port synchronous random access memory (DPSRAM) cell utilized as a single port synchronous random access memory (SPSRAM) cell
CN104409092A (zh) * 2014-11-13 2015-03-11 无锡星融恒通科技有限公司 基于切断反馈技术的存储单元电路
US20170098471A1 (en) * 2015-10-02 2017-04-06 Plsense Ltd. Methods and apparatuses for low power static random access memory (sram) cell and array architecture for above, near and below threshold voltage operation
CN105304123B (zh) * 2015-12-04 2018-06-01 上海兆芯集成电路有限公司 静态随机存取存储器
US10658026B2 (en) * 2017-05-26 2020-05-19 Taiwan Semiconductor Manufacturing Company Limited Word line pulse width control circuit in static random access memory
CN109427388B (zh) 2017-09-04 2020-09-25 华为技术有限公司 一种存储单元和静态随机存储器
CN109119112B (zh) * 2018-07-19 2021-04-13 深圳大学 一种提高读写稳定性的存储单元电路与存储装置
CN112687308A (zh) * 2020-12-29 2021-04-20 中国科学院上海微系统与信息技术研究所 低功耗静态随机存储器单元以及存储器

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6998722B2 (en) * 2002-07-08 2006-02-14 Viciciv Technology Semiconductor latches and SRAM devices
US7116605B2 (en) * 2004-03-31 2006-10-03 Hynix Semiconductor Inc. Dual port SRAM cell
US20080005492A1 (en) * 2006-06-29 2008-01-03 Monolithic System Technology, Inc. Dual-Port SRAM Memory Using Single-Port Memory Cell
US7359275B1 (en) * 2005-09-08 2008-04-15 Integrated Device Technology, Inc. Reduced size dual-port SRAM cell
US7733688B2 (en) * 2007-06-04 2010-06-08 Commissariat A L'energie Atomique Asymmetrical SRAM cell with 4 double-gate transistors
US20100232202A1 (en) * 2009-03-16 2010-09-16 Freescale Semiconductor, Inc. Dual port memory device

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7042792B2 (en) * 2004-01-14 2006-05-09 Integrated Device Technology, Inc. Multi-port memory cells for use in FIFO applications that support data transfers between cache and supplemental memory arrays
US7489164B2 (en) * 2004-05-17 2009-02-10 Raminda Udaya Madurawe Multi-port memory devices
TWI425508B (zh) * 2009-04-23 2014-02-01 Orise Technology Co Ltd 具隱藏更新及雙埠能力之ｓｒａｍ相容嵌入式ｄｒａｍ裝置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6998722B2 (en) * 2002-07-08 2006-02-14 Viciciv Technology Semiconductor latches and SRAM devices
US7116605B2 (en) * 2004-03-31 2006-10-03 Hynix Semiconductor Inc. Dual port SRAM cell
US7359275B1 (en) * 2005-09-08 2008-04-15 Integrated Device Technology, Inc. Reduced size dual-port SRAM cell
US20080005492A1 (en) * 2006-06-29 2008-01-03 Monolithic System Technology, Inc. Dual-Port SRAM Memory Using Single-Port Memory Cell
US7733688B2 (en) * 2007-06-04 2010-06-08 Commissariat A L'energie Atomique Asymmetrical SRAM cell with 4 double-gate transistors
US20100232202A1 (en) * 2009-03-16 2010-09-16 Freescale Semiconductor, Inc. Dual port memory device

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