CN1170363C - 输入缓冲器电路 - Google Patents
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Abstract
一种功耗小运转快的输入缓冲器电路，包括：差分放大器，响应输入信号和参考电压将信号输出到差分放大器输出节点，电流源装置，用于减少差分放大器输出信号电平增加期间的时间，及一电流陷落装置，用于减少差分放大器输出信号电平减小期间的时间。电流源装置响应输入信号和缓冲器的输出信号，在从输入信号下降沿开始的预定短时段提供电流到输出节点。电流陷落装置响应输入信号和缓冲器的输出信号，在从输入信号前沿开始的预定短时段内从差分放大单元一端到地将电流放电。
Description
发明领域
本发明涉及一种半导体器件，尤其涉及半导体器件中的输入缓冲器电路。
背景技术
在从外部输入到半导体器件的信号之中，时钟信号是具有最高工作频率的信号，随系统运转速度的增加，时钟信号的工作频率变得更高。因此，半导体器件需要一快速输入缓冲器电路以能够接收具有高工作频率的时钟信号。
图1是接收时钟信号的常规的输入缓冲器电路的电路图。参照图1，该常规的输入缓冲器电路包括一差分放大器11和一缓冲器13。该差分放大器11产生一输出信号OUTB，其相位与外部输入时钟信号CLK的相位相反，并响应参考电压VREF和该时钟信号CLK，输出该输出信号OUTB到输出节点(A)。缓冲器13缓冲差分放大器11的输出信号OUTB并改变输出信号OUTB的电平以输出CMOS电平信号DCLKB。
为了以快速频率操作常规的输入缓冲器电路，必须通过减小作为差分放大器11的电流源的电阻器(R)的值增加直流电流。然而当直流电流增加时，功耗增加。而且，短沟道晶体管的跨导与电流电平无关，与沟道宽度成正比，所以即使常规的输入缓冲器电路的电阻器(R)的值继续减小，在某些临界点上运转速度不进一步增加。
发明内容
本发明的目的是提供一种输入缓冲器电路，它损耗的功率少并且操作快。
因此，为了实现上述目的，本发明提供一种输入缓冲器电路，包括：差分放大器，响应输入信号和参考电压，将信号输出到差分放大器的输出节点；电流源，连接在差分放大器一端与地电压之间；缓冲器，用于延迟和缓冲差分放大器的输出信号；以及电流源装置，用于响应输入信号和缓冲器的输出信号提供电流给差分放大器的输出节点，其中所述电流源装置包括：在电源电压与差分放大器输出节点之间彼此串联连接的第一和第二PMOS晶体管，其中缓冲器的输出信号施加到第一PMOS晶体管的栅极，输入信号施加到第二PMOS晶体管的栅极。
为了实现上述目的，本发明提供一种输入缓冲器电路，包括：差分放大器，响应输入信号和参考电压，将信号输出到差分放大器的输出节点；电流源，连接在差分放大器一端与地电压之间；缓冲器，用于延迟和缓冲差分放大器的输出信号；以及电流陷落装置，用于响应输入信号和缓冲器的输出信号从差分放大器一端将电流放电，其中电流陷落装置包括：在差分放大器一端与地电压之间彼此串联连接的第一和第二NMOS晶体管，其中输入信号施加到第一NMOS晶体管的栅极，缓冲器的输出信号施加到第二PMOS晶体管的栅极。
为了实现上述目的，本发明提供一种输入缓冲器电路，包括：差分放大器，响应输入信号和参考电压，将信号输出到差分放大器的输出节点；缓冲器，用于延迟和缓冲差分放大器的输出信号；以及电流陷落装置，用于响应输入信号和缓冲器的输出信号从差分放大器输出节点将电流放电，其中电流陷落装置包括：在差分放大器输出节点与地电压之间彼此串联连接的第一和第二NMOS晶体管，其中输入信号施加到第一NMOS晶体管的栅极，缓冲器的输出信号施加到第二PMOS晶体管的栅极。
本发明提供的输入缓冲器电路，包括一差分放大器，响应输入信号以及一参考电压，将相位与输入信号相位相反的信号输出到输出节点，一电流源装置，用于减少差分放大器输出信号电平增加时的时间，以及一电流陷落装置，用于减少差分放大器输出信号电平减小期间的时间。
该输入缓冲器电路可以仅仅包括电流源装置和电流陷落装置之一。而且，输入缓冲器电路还包括一缓冲器，它连接到差分放大器的输出节点，延迟和缓冲差分放大器的输出信号。
该差分放大器包括，一差分放大单元，用于响应输入信号和参考电压产生输出信号，以及一连接在差分放大单元一端与地之间的电流源。
根据第一优选实施例，电流源装置连接在电源电压与差分放大器输出节点之间，响应输入信号和缓冲器的输出信号，在从输入信号下降沿开始的预定短时段提供电流到输出节点。电流陷落装置与电流源并联连接在差分放大单元一端与地之间，响应输入信号和缓冲器的输出信号，在从输入信号的前沿开始的预定短时段内从差分放大单元一端到地将电流放电。
根据第二优选实施例，正如在第一优选实施例中，电流源装置连接在电源电压与差分放大器输出节点之间。电流陷落装置连接在差分放大器输出节点与地之间，响应输入信号与缓冲器的输出信号，在从输入信号前沿开始的预定短时段从差分放大器输出节点到地将电流放电。
根据第一和第二实施例，电流源装置包括在电源电压和差分放大器输出节点之间彼此串联连接的第一和第二PMOS晶体管。缓冲器的输出信号施加到第一PMOS晶体管的栅极，输入信号施加到第二PMOS晶体管的栅极。
根据第一实施例的电流陷落装置包括在差分放大器一端与地电压之间彼此串联连接的第一和第二NMOS晶体管。输入信号施加到第一NMOS晶体管的栅极，缓冲器的输出信号施加到第二NMOS晶体管的栅极。
除了第一和第二NMOS晶体管彼此串联连接在差分放大器输出节点与地之间外，根据第二实施例的电流陷落装置与根据第一实施例的电流陷落装置具有相同的配置。
附图说明
通过参照附图详细地描述优选实施例，本发明的上述目的和其他优点将变得更显而易见，其中：
图1是接收时钟信号的常规的输入缓冲器电路的电路图；
图2是根据本发明第一实施例的输入缓冲器电路的电路图；
图3是用于说明图2所示输入缓冲器电路的工作的时序图；
图4是根据本发明第二实施例的输入缓冲器电路的电路图；
图5A至5C是举例说明有关图1所示常规的输入缓冲器电路和图2所示根据本发明第一实施例的输入缓冲器电路的模拟结果的波形图；以及
图6是表示在图1所示常规的输入缓冲器电路以及图2所示根据本发明第一实施例的输入缓冲器电路中延迟时间变化与电源电压VDD变化的曲线图。
具体实施方式
以下，将参照附图详细描述本发明的实施例。然而，本发明实施例可以修改为各种其他形式，本发明范围不限于这些实施例。提供这些实施例是为向本领域技术人员更完全地解释本发明。在附图中，同样的标号表示相同的构件。
参照图2，根据本发明第一实施例的输入缓冲器电路包括一差分放大器21以及一缓冲器27。具体地，输入缓冲器电路包括电流源装置23，用于减少差分放大器21输出信号OUTB的上升时间，也就是说，输出信号OUTB从逻辑″低″电平到逻辑″高″电平的电平转移所花的时间，一电流陷落装置25，用于减少差分放大器21的输出信号OUTB的下降时间，也就是说，从逻辑″高″电平到逻辑″低″电平转移所花的时间。
图2表示包括电流源装置23和电流陷落装置25的情况，但是在一些情况下可仅仅包括电流源装置23和电流陷落装置25之一。
差分放大器21产生相位与时钟信号CLK相位相反的输出信号OUTB，并响应参考电压VREF和外部输入时钟信号CLK将输出信号OUTB输出到输出节点(C)。差分放大器21、典型的差分放大器，包括由PMOS晶体管P21和P22以及NMOS晶体管N21和N22构成的差分放大单元，以及电阻器R1和R2构成的电流源。
更具体地，电源电压VDD施加到PMOS晶体管P21的源极，它的栅极和漏极彼此连接。电源电压VDD施加到PMOS晶体管P22的源极，它的栅极连接到PMOS晶体管P21的栅极，它的漏极连接到输出节点(C)。
NMOS晶体管N21的漏极连接到PMOS晶体管P21的漏极，参考电压VREF施加到NMOS晶体管N21的栅极。NMOS晶体管N22的漏极连接到输出节点(C)，时钟信号CLK施加到它的栅极。NMOS晶体管N21和N22的源极通常连接到节点(D)。
电阻器R1和R2彼此串联连接在节点D与地电压VSS之间。
可以按照各种形式配置差分放大器21，这点对本领域普通技术人员是显而易见的。
缓冲器27延迟并缓冲差分放大器21的输出信号OUTB并改变输出信号OUTB的电平，以输出CMOS电平信号DCLKB。此时，缓冲器27包括两个彼此串联连接的倒相器11和12，但是显然缓冲器27也能由包括Schmitt触发器逻辑门的其他逻辑门构成。
如上所述，电流源装置23响应缓冲器27的输出信号DCLKB和时钟信号CLK提供电流到差分放大器21的输出节点(C)，以减少差分放大器21的输出信号OUTB的电平从逻辑″低″电平转变到逻辑″高″电平所需要的时间。电流源装置23包括第一和第二PMOS晶体管P23和P24，它们彼此串联连接在电源电压VDD与差分放大器输出节点(C)之间。缓冲器27的输出信号DCLKB施加到第一PMOS晶体管P23的栅极，时钟信号CLK施加到第二PMOS晶体管P24的栅极。
而且，电流陷落装置25响应缓冲器27的输出信号DCLKB和时钟信号CLK从差分放大器21的节点(D)放电，以减少差分放大器21的输出信号电平从逻辑″高″电平转变到逻辑″低″电平需要的时间。电流陷落装置25包括第一和第二NMOS晶体管N23和N24，它们彼此串联连接在节点(D)和地电压VSS之间。时钟信号CLK施加到第一NMOS晶体管N23的栅极，缓冲器27的输出信号DCLKB施加到第二NMOS晶体管N24的栅极。电流陷落装置25可以在电阻器R1和R2与地电压VSS之间彼此串联连接。
图3是用于说明图2所示根据本发明第一实施例的输入缓冲器电路的工作的时序图。如图3所示，时钟信号CLK的相位总是与缓冲器输出信号DCLKB的相位相反，并且在两个信号CLK与DCLKB之间存在预定时间间隔(t)的相位差。
参照图3，在图2所示按照本发明第一实施例的输入缓冲器电路工作时，首先，当时钟信号CLK在逻辑″低″状态，也就是说，在部分S1，缓冲器的输出信号DCLKB在逻辑″高″电平，所以电流陷落装置25的第二NMOS晶体管N24导通。然而电流陷落装置25的第一NMOS晶体管N23截止，所以没有电流经由电流陷落装置25流动。此外，电流源装置23的第二PMOS晶体管P24导通，而电流源装置23的第一PMOS晶体管P23截止，所以没有电流流经电流源装置23。那么，在部分S1没有电流流经电流源装置23和电流陷落装置25。
接下来，从时钟信号CLK的上升沿，也就是从时钟信号CLK的电平从逻辑″低″电平转变到逻辑″高″电平时起(在部分S2)，电流陷落装置25的第一NMOS晶体管N23导通，所以电流流经电流陷落装置25。也就是，差分放大器21节点(D)的电流经由电流陷落装置25到地VSS放电。因此，差分放大器21输出节点(C)的电压电平快速下降，这减少差分放大器21输出信号OUTB电平从逻辑″高″电平转变到逻辑″低″电平需要的时间。在部分S2，也就是说，当时钟信号CLK在逻辑″高″电平以及缓冲器输出信号DCLKB在逻辑″高″电平，电流源装置23的第一和第二PMOS晶体管P23与P24都截止，所以没有电流流经电流源装置23。
然后，在缓冲器27的延迟时间之后，也就是说，在预定时间间隔(t)之后(在部分S3)，缓冲器输出信号DCLKB在逻辑″低电平，所以电流陷落装置25的第二NMOS晶体管N24截止。因此，同样没有电流流经电流陷落装置25。此外，在部分S3，也就是说，当时钟信号CLK处在逻辑″高″电平并且缓冲器输出信号DCLKB在逻辑″低″电平时，电流源装置23的第一PMOS晶体管P23导通，但是电流源装置23的第二PMOS晶体管P24截止，所以也没有电流流经电流源装置23。也就是说，在部分S3没有电流流经电流陷落装置25和电流源装置23。
接下来，从时钟信号CLK的下降沿，也就是说，从时钟信号CLK的电平从逻辑″高″电平转变到逻辑″低″电平时起(在部分S4)，电流源装置23的第二PMOS晶体管P24导通，所以电流流经电流源装置23。也就是，电流经由电流源装置23从电源电压VDD提供到差分放大器21的输出节点(C)。因此，差分放大器21的输出节点(C)的电压电平快速增加，这减少差分放大器21的输出信号OUTB从逻辑“低”电平转变到逻辑“高”电平所需要的时间。
然后，在缓冲器27的延迟时间之后，也就是说，在预定时间间隔(t)之后(在部分S5)，缓冲器的输出信号DCLKB在逻辑″高″电平，所以电流源装置23的第一PMOS晶体管P23截止。因此，同样没有电流流经电流源装置23。此外，在部分S5，也就是说，在时钟信号CLK在逻辑“低″电平而缓冲器输出信号DCLKB在逻辑″高″电平时，电流陷落装置25的第二MOS晶体管N24导通，但是电流陷落装置25的第一NMOS晶体管N23截止，所以也没有电流流经电流陷落装置25。也就是说，在部分S53没有电流流经电流陷落装置25和电流源装置23。
因此，在按照本发明的输入缓冲器电路中，在从时钟信号CLK的上升沿，也就是说，从时钟信号CLK的电平从逻辑″低″电平转变到逻辑″高″电平时的短时间间隔期间，电流从差分放大器21的节点(D)经由电流陷落装置25快速放电到地电压VSS。因此，差分放大器21的输出信号OUTB的电平从逻辑″高″电平转变本逻辑″低″电平的时间被减少。此外，在按照本发明的输入缓冲器电路中，在从时钟信号CLK下降沿，也就是说，从时钟信号CLK的电平从逻辑″高″电平转变到逻辑″低″电平时的短时间间隔(t)期间，电流经由电流陷落装置23从电源电压VDD快速提供到差分放大器21的输出节点(C)。
图4是根据本发明第二实施例的输入缓冲器电路的电路图。参照图4，除电流陷落装置45的连接外，根据第二实施例的输入缓冲器电路的构成与第一实施例输入缓冲器电路的构成相同。在按照第二实施例的输入缓冲器电路中，电流陷落装置45连接到差分放大器21.的输出节点(C)。此外，图4示出包括电流源装置23和电流陷落装置45两者的情况。在一些情况下仅仅可以包括他们中之一。
除差分放大器21输出节点(C)的电流经由电流陷落装置45到地电压VSS放电外，第二实施例输入缓冲器电路的工作与第一实施例输入缓冲器电路的几乎相同。因此在此不详细描述根据第二实施例的输入缓冲器电路的工作。
电流源装置和电流陷落装置可以被通常的高速操作需要的输入缓冲器和内部电路采用，以及被差分放大输入缓冲器比如第一和第二实施例采用。
图5A到5C是举例说明有关图1所示常规的输入缓冲器电路和图2所示本发明第一实施例的输入缓冲器电路的模拟结果的波形图。图5A是时钟信号CLK的波形图，图5B是差分放大器21的输出信号OUTB的波形图，图5C是最终输出信号，也就是说，缓冲器27的输出信号DCLKB的波形图。
实验的条件为2.4V的电源电压VDD，1.4V的参考电压VREF，1.5KΩ的电阻R1，3.5KΩ的电阻R2，和范围从0.7到2.1V的时钟信号CLK电平。此外，NMOS晶体管N21到N24的沟道长度为0.7μm，PMOS晶体管P21到P24的沟道长度为0.8μm，在表1中示出各个晶体管的沟道宽度。
[表1]
| 晶体管 | 沟道宽度(μm) | 晶体管 | 沟道宽度(μm) |
| N21 | 12 | P21 | 4 |
| N22 | 18 | P22 | 6 |
| N23 | 3 | P23 | 6 |
| N24 | 3 | P24 | 6 |
参照图5B，可以看出本发明(B1)与现有技术(B2)相比，差分放大器输出信号OUTB从逻辑″高″电平转变到逻辑″低″电平的时间短，本发明(B1)与现有技术(B2)相比，差分放大器输出信号OUTB从逻辑″低″电平转变到逻辑″高″电平的时间短。参照图5C，可以看出本发明(C1)与现有技术(C2)相比，缓冲器输出信号DCLKB从逻辑″高″电平转变到逻辑″低″电平的时间短，本发明(C1)与现有技术(C2)相比，缓冲器输出信号DCLKB从逻辑″低″电平转变到逻辑″高″电平的时间短。也就是，可以看出本发明的输入缓冲器电路比常规的输入缓冲器电路运转快。
图6是表示图1所示常规的输入缓冲器电路和图2所示本发明第一实施例的输入缓冲器电路的电源电压VDD变化相对延迟时间变化的曲线图。此时，D1表示常规的输入缓冲器电路中从时钟信号CLK上升沿到缓冲器输出信号DCLKB下降沿的时间间隔。D2表示在本发明输入缓冲器电路中从时钟信号CLK上升沿到缓冲器输出信号DCLKB下降沿的时间间隔。D3表示常规的输入缓冲器电路中从时钟信号CLK下降沿到缓冲器输出信号DCLKB上升沿的时间间隔。D4表示在本发明输入缓冲器电路中从时钟信号CLK下降沿到缓冲器输出信号DCLKB上升沿的时间间隔。
参照图6，可以看出本发明的输入缓冲器电路的时间间隔比常规的输入缓冲器电路短。那么，可以看出本发明的输入缓冲器电路运转比常规的输入缓冲器电路快。
如上所述，在本发明输入缓冲器电路中，在从时钟信号CLK上升沿开始的短时间期间，电流经由电流陷落装置快速放电到地电压VSS。这使输出信号OUTB的电平从逻辑″高″电平转变到逻辑″低″电平的时间减少。此外，在从时钟信号CLK下降沿开始的短时期间，经由电流源装置从电源电压VDD提供电流，这减少输出信号OUTB的电平从逻辑″低″电平转变到逻辑″高″电平的时间。即，电流陷落装置和电流源装置使本发明输入缓冲器电路的工作速度增加。此外，由于电流陷落装置和电流源装置不流通直流，在与常规输入缓冲器电路同样的速度下，本发明的输入缓冲器电路与常规的输入缓冲器电路相比损耗的功率少。
虽然已参照特定实施例描述了本发明，本领域的普通技术人员明白在不偏离本发明实质和范围的情况下可作出对所描述实施例的修改。
Claims (11)
1.一种输入缓冲器电路，包括：
差分放大器，响应输入信号和参考电压，将信号输出到差分放大器的输出节点；
电流源，连接在差分放大器一端与地电压之间；
缓冲器，用于延迟和缓冲差分放大器的输出信号；以及
电流源装置，用于响应输入信号和缓冲器的输出信号提供电流给差分放大器的输出节点，
其中所述电流源装置包括：在电源电压与差分放大器输出节点之间彼此串联连接的第一和第二PMOS晶体管，其中缓冲器的输出信号施加到第一PMOS晶体管的栅极，输入信号施加到第二PMOS晶体管的栅极。
2.如权利要求1所述的输入缓冲器电路，其中还包括电流陷落装置，用于响应输入信号和缓冲器的输出信号从差分放大器一端将电流放电。
3.如权利要求1所述的输入缓冲器电路，其中还包括电流陷落装置，用于响应输入信号和缓冲器的输出信号从差分放大器输出节点将电流放电。
4.如权利要求2所述的输入缓冲器电路，其中电流陷落装置包括：在电源电压与差分放大器输出节点之间彼此串联连接的第一和第二NMOS晶体管，其中输入信号施加到第一NMOS晶体管的栅极，缓冲器的输出信号施加到第二PMOS晶体管的栅极。
5.如权利要求3所述的输入缓冲器电路，其中电流陷落装置包括：在差分放大器输出节点与地电压之间彼此串联连接的第一和第二NMOS晶体管，其中输入信号施加到第一NMOS晶体管的栅极，缓冲器的输出信号施加到第二NMOS晶体管的栅极。
6.一种输入缓冲器电路，包括：
差分放大器，响应输入信号和参考电压，将信号输出到差分放大器的输出节点；
电流源，连接在差分放大器一端与地电压之间；
缓冲器，用于延迟和缓冲差分放大器的输出信号；以及
电流陷落装置，用于响应输入信号和缓冲器的输出信号从差分放大器一端将电流放电，
其中电流陷落装置包括：在差分放大器一端与地电压之间彼此串联连接的第一和第二NMOS晶体管，其中输入信号施加到第一NMOS晶体管的栅极，缓冲器的输出信号施加到第二PMOS晶体管的栅极。
7.如权利要求6所述的输入缓冲器电路，其中还包括电流源装置，用于响应输入信号和缓冲器的输出信号提供电流给差分放大器的输出节点。
8.如权利要求7所述的输入缓冲器电路，其中电流源装置包括：在电源电压与差分放大器输出节点之间彼此串联连接的第一和第二PMOS晶体管，其中缓冲器的输出信号施加到第一PMOS晶体管的栅极，输入信号施加到第二PMOS晶体管的栅极。
9.一种输入缓冲器电路，包括：
差分放大器，响应输入信号和参考电压，将信号输出到差分放大器的输出节点；
缓冲器，用于延迟和缓冲差分放大器的输出信号；以及
电流陷落装置，用于响应输入信号和缓冲器的输出信号从差分放大器输出节点将电流放电，
其中电流陷落装置包括：在差分放大器输出节点与地电压之间彼此串联连接的第一和第二NMOS晶体管，其中输入信号施加到第一NMOS晶体管的栅极，缓冲器的输出信号施加到第二PMOS晶体管的栅极。
10.如权利要求9所述的输入缓冲器电路，其中还包括电流源装置，用于响应输入信号和缓冲器的输出信号提供电流给差分放大器的输出节点。
11.如权利要求10所述的输入缓冲器电路，其中电流源装置包括：在电源电压与差分放大器输出节点之间彼此串联连接的第一和第二PMOS晶体管，其中缓冲器的输出信号施加到第一PMOS晶体管的栅极，输入信号施加到第二PMOS晶体管的栅极。
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