JP2001352238A - 定インピーダンスドライバ回路及びその設計方法 - Google Patents
定インピーダンスドライバ回路及びその設計方法Info
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- JP2001352238A JP2001352238A JP2001103998A JP2001103998A JP2001352238A JP 2001352238 A JP2001352238 A JP 2001352238A JP 2001103998 A JP2001103998 A JP 2001103998A JP 2001103998 A JP2001103998 A JP 2001103998A JP 2001352238 A JP2001352238 A JP 2001352238A
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Abstract
(57)【要約】
【課題】 定インピーダンス出力回路において、出力端
電圧の定インピーダンス領域が飽和領域に達すると、出
力インピーダンス特性（出力端子の電流−電圧特性）が
一定でなくなり、出力端子に接続される負荷とのインピ
ーダンス不整合に対して、出力インピーダンス特性が一
定になる定インピーダンスドライバ回路を提供する。 【解決手段】 前段回路の出力端Ａに、電流を供給する
複数の出力回路１、２を接続し、遅延回路３からなるス
イッチングタイミング遅延機構を設けた前記出力回路２
は、前記スイッチングタイミング遅延機構を設けない前
記出力回路１から供給される電流が飽和領域に達するタ
イミングでスイッチングする。これにより、出力端子Ｂ
の出力インピーダンス特性を一定にすることが可能で負
荷とのインピーダンス整合を容易に実現できる。
電圧の定インピーダンス領域が飽和領域に達すると、出
力インピーダンス特性（出力端子の電流−電圧特性）が
一定でなくなり、出力端子に接続される負荷とのインピ
ーダンス不整合に対して、出力インピーダンス特性が一
定になる定インピーダンスドライバ回路を提供する。 【解決手段】 前段回路の出力端Ａに、電流を供給する
複数の出力回路１、２を接続し、遅延回路３からなるス
イッチングタイミング遅延機構を設けた前記出力回路２
は、前記スイッチングタイミング遅延機構を設けない前
記出力回路１から供給される電流が飽和領域に達するタ
イミングでスイッチングする。これにより、出力端子Ｂ
の出力インピーダンス特性を一定にすることが可能で負
荷とのインピーダンス整合を容易に実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は、負荷を駆動する定
インピーダンスドライバ回路に関するものであり、特に
高速・高周波信号伝送において、負荷とのインピーダン
ス整合を必要とする定インピーダンスドライバ回路及び
その設計方法に関するものである。
インピーダンスドライバ回路に関するものであり、特に
高速・高周波信号伝送において、負荷とのインピーダン
ス整合を必要とする定インピーダンスドライバ回路及び
その設計方法に関するものである。
【０００２】
【従来の技術】従来一般に、用いられているＭＯＳトラ
ンジスタを利用した出力回路を例にとって図面を参照し
て説明する。それぞれの図で同様な部分には同じ符号を
用いているので説明を省略する。
ンジスタを利用した出力回路を例にとって図面を参照し
て説明する。それぞれの図で同様な部分には同じ符号を
用いているので説明を省略する。
【０００３】高速・高周波信号を駆動する時には、信号
伝送時における出力端での信号の反射ノイズを防ぐため
に、前記出力回路の出力インピーダンスは負荷とのイン
ピーダンス整合を行う必要がある。図１は従来一般に用
いられてる出力回路を負荷である伝送線路に接続した図
である。図２は図１のＢ点での出力電流−電圧特性であ
る。図２のようにＭＯＳトランジスタは電流の飽和領域
（２）がある。この飽和領域（２）では、前記ＭＯＳト
ランジスタの出力インピーダンスが一定でなくなる特性
を持つ。特に低電流タイプの前記出力回路ほど前記飽和
領域に達する時間が早く、結果として前記出力インピー
ダンス値のばらつきが大きくなる。
伝送時における出力端での信号の反射ノイズを防ぐため
に、前記出力回路の出力インピーダンスは負荷とのイン
ピーダンス整合を行う必要がある。図１は従来一般に用
いられてる出力回路を負荷である伝送線路に接続した図
である。図２は図１のＢ点での出力電流−電圧特性であ
る。図２のようにＭＯＳトランジスタは電流の飽和領域
（２）がある。この飽和領域（２）では、前記ＭＯＳト
ランジスタの出力インピーダンスが一定でなくなる特性
を持つ。特に低電流タイプの前記出力回路ほど前記飽和
領域に達する時間が早く、結果として前記出力インピー
ダンス値のばらつきが大きくなる。
【０００４】前記出力回路と前記負荷とのインピーダン
ス整合手法としては、前記出力回路端である図１のＲｄ
の位置にダンピング抵抗と呼ばれる抵抗Ｒｄを挿入する
手法が用いられる。前記ダンピング抵抗Ｒｄの最適値は
下記の式で求められるが、下記の式からわかるように出
力インピーダンス値が動的に変化すると、前記ダンピン
グ抵抗Ｒｄも動的に変化させなければならず、前記出力
回路と前記負荷とのインピーダンス整合が非常に困難と
なる。 ＜ダンピング抵抗値を求める式＞ Ｒｄ＝Ｚｏ−Ｒｐ Ｒｄ：ダンピング抵抗 Ｒｄ＝Ｚｏ−Ｒｎ Ｚｏ：特性インピーダンス Ｒｐ：内部抵抗値 Ｒｎ：内部抵抗値 従来、このような前記出力回路と前記負荷とのインピー
ダンス不整合問題を解決するのに、ＭＯＳドライバ回路
を定インピーダンス出力回路にする方法があった。
ス整合手法としては、前記出力回路端である図１のＲｄ
の位置にダンピング抵抗と呼ばれる抵抗Ｒｄを挿入する
手法が用いられる。前記ダンピング抵抗Ｒｄの最適値は
下記の式で求められるが、下記の式からわかるように出
力インピーダンス値が動的に変化すると、前記ダンピン
グ抵抗Ｒｄも動的に変化させなければならず、前記出力
回路と前記負荷とのインピーダンス整合が非常に困難と
なる。 ＜ダンピング抵抗値を求める式＞ Ｒｄ＝Ｚｏ−Ｒｐ Ｒｄ：ダンピング抵抗 Ｒｄ＝Ｚｏ−Ｒｎ Ｚｏ：特性インピーダンス Ｒｐ：内部抵抗値 Ｒｎ：内部抵抗値 従来、このような前記出力回路と前記負荷とのインピー
ダンス不整合問題を解決するのに、ＭＯＳドライバ回路
を定インピーダンス出力回路にする方法があった。
【０００５】以下、従来の定インピーダンス出力回路に
ついて、第２の従来例（特開平５−２６７９５２）に基
づいて説明する。図３は従来例で実現可能な前記定イン
ピーダンス出力回路図である。この発明によると出力端
Ｂにおける出力電流は、入力端Ａからゲート・ソース間
抵抗Ｒｇｓを経由しても供給されることとなる。このよ
うな場合には、前記定インピーダンス出力回路を構成す
るＭＯＳトランジスタが飽和領域に達するまでの出力イ
ンピーダンス、すなわち出力インピーダンス特性が一定
である領域での値と、入力抵抗Ｒｇｔとゲート・ソース
間抵抗Ｒｇｓを付加することによって出力端子Ｂ点での
合成出力インピーダンスが異なることがある。
ついて、第２の従来例（特開平５−２６７９５２）に基
づいて説明する。図３は従来例で実現可能な前記定イン
ピーダンス出力回路図である。この発明によると出力端
Ｂにおける出力電流は、入力端Ａからゲート・ソース間
抵抗Ｒｇｓを経由しても供給されることとなる。このよ
うな場合には、前記定インピーダンス出力回路を構成す
るＭＯＳトランジスタが飽和領域に達するまでの出力イ
ンピーダンス、すなわち出力インピーダンス特性が一定
である領域での値と、入力抵抗Ｒｇｔとゲート・ソース
間抵抗Ｒｇｓを付加することによって出力端子Ｂ点での
合成出力インピーダンスが異なることがある。
【０００６】
【発明が解決しようとする課題】第１の問題点は、この
第２の従来例では出力インピーダンス特性を一定にする
ために、出力回路のゲートからの電流、すなわち前段回
路(図示せず)の電流を出力端Ｂに供給する必要があっ
た。通常ＬＳＩ内部に用いられる前段回路の出力回路の
電流供給能力は、外部の負荷に電流を供給する前記出力
回路の電流供給能力に比べてはるかに小さい。従って、
出力端電流を前記ＬＳＩ内部からの電流供給に依存する
構造では、十分な電流が供給されない欠点がある。
第２の従来例では出力インピーダンス特性を一定にする
ために、出力回路のゲートからの電流、すなわち前段回
路(図示せず)の電流を出力端Ｂに供給する必要があっ
た。通常ＬＳＩ内部に用いられる前段回路の出力回路の
電流供給能力は、外部の負荷に電流を供給する前記出力
回路の電流供給能力に比べてはるかに小さい。従って、
出力端電流を前記ＬＳＩ内部からの電流供給に依存する
構造では、十分な電流が供給されない欠点がある。
【０００７】第２の問題点は、出力端の電流供給量が前
記出力回路の電流供給量とゲートからの電流供給量に依
存するため、低電流タイプの前記出力回路を実現する時
には、トランジスタサイズをより小さくする必要があ
る。一般に前記トランジスタサイズが小さくなればなる
ほど、出力端電流−電圧特性は飽和領域（２）に達する
のが早くなり、その分ゲートからの電流供給量を増やす
必要がある。しかし、前述したようにゲートからの電流
供給は前記ＬＳＩ内部の前記出力回路能力に依存する。
よって、この第２の従来例の構造では前記低電流タイプ
の前記出力回路において、定インピーダンス性を実現し
にくいという欠点がある。
記出力回路の電流供給量とゲートからの電流供給量に依
存するため、低電流タイプの前記出力回路を実現する時
には、トランジスタサイズをより小さくする必要があ
る。一般に前記トランジスタサイズが小さくなればなる
ほど、出力端電流−電圧特性は飽和領域（２）に達する
のが早くなり、その分ゲートからの電流供給量を増やす
必要がある。しかし、前述したようにゲートからの電流
供給は前記ＬＳＩ内部の前記出力回路能力に依存する。
よって、この第２の従来例の構造では前記低電流タイプ
の前記出力回路において、定インピーダンス性を実現し
にくいという欠点がある。
【０００８】本発明は上記従来の問題点を解決するため
に、前段回路の出力端に複数の出力回路を接続し、前記
出力回路間のスイッチングタイミングを遅延させること
で、前記出力回路の電流供給能力を変更することなく必
要な電流を補完することにより、出力インピーダンス特
性が一定になる定インピーダンスドライバ回路の提供を
目的とする。
に、前段回路の出力端に複数の出力回路を接続し、前記
出力回路間のスイッチングタイミングを遅延させること
で、前記出力回路の電流供給能力を変更することなく必
要な電流を補完することにより、出力インピーダンス特
性が一定になる定インピーダンスドライバ回路の提供を
目的とする。
【０００９】
【課題を解決するための手段】前記の目的を達成するた
めに、本発明の定インピーダンスドライバ回路は、前段
回路の出力端から電流を供給する複数の出力回路からな
る定インピーダンスドライバ回路において、前記複数の
出力回路のうちの少なくとも１つ以上の出力回路に、そ
の他の出力回路よりも電流を遅らせて出力するための遅
延回路からなるスイッチングタイミング遅延機構を具備
させ、前記遅延機構を具備する前記出力回路は、前記ス
イッチングタイミング遅延機構により、前記遅延機構を
具備しないその他の出力回路から供給される電流が飽和
領域に達するタイミングでスイッチングして出力インピ
ーダンス特性を一定にするように構成したことを特徴と
する。
めに、本発明の定インピーダンスドライバ回路は、前段
回路の出力端から電流を供給する複数の出力回路からな
る定インピーダンスドライバ回路において、前記複数の
出力回路のうちの少なくとも１つ以上の出力回路に、そ
の他の出力回路よりも電流を遅らせて出力するための遅
延回路からなるスイッチングタイミング遅延機構を具備
させ、前記遅延機構を具備する前記出力回路は、前記ス
イッチングタイミング遅延機構により、前記遅延機構を
具備しないその他の出力回路から供給される電流が飽和
領域に達するタイミングでスイッチングして出力インピ
ーダンス特性を一定にするように構成したことを特徴と
する。
【００１０】また、本発明の定インピーダンスドライバ
回路は、複数の出力回路のうちの少なくとも１つ以上の
出力回路に、その他の出力回路よりも電流を遅らせて出
力するために、高電位にシフトする基準電位シフト機構
を具備させ、前記基準電位シフト機構を具備する出力回
路は、前記基準電位シフト機構により、基準電位シフト
機構を具備しないその他の出力回路から供給される電流
が飽和領域に達するタイミングでスイッチングして出力
インピーダンス特性を一定にするように構成したことを
特徴する。
回路は、複数の出力回路のうちの少なくとも１つ以上の
出力回路に、その他の出力回路よりも電流を遅らせて出
力するために、高電位にシフトする基準電位シフト機構
を具備させ、前記基準電位シフト機構を具備する出力回
路は、前記基準電位シフト機構により、基準電位シフト
機構を具備しないその他の出力回路から供給される電流
が飽和領域に達するタイミングでスイッチングして出力
インピーダンス特性を一定にするように構成したことを
特徴する。
【００１１】また、本発明の定インピーダンスドライバ
回路は、複数の出力回路のうちの少なくとも１つ以上の
前記出力回路に、その他の出力回路よりも電流を遅らせ
て出力するために、その他の出力回路よりも負論理のし
きい値を低電位にシフトし、正論理のしきい値電位を高
電位にシフトするしきい値電位シフト機構を具備させ、
前記しきい値電位シフト機構を具備する出力回路は、前
記しきい値電位シフト機構により、しきい値電位シフト
機構を具備しないその他の出力回路から供給される電流
が飽和領域に達するタイミングでスイッチングして出力
インピーダンス特性を一定にするように構成したことを
特徴とする。
回路は、複数の出力回路のうちの少なくとも１つ以上の
前記出力回路に、その他の出力回路よりも電流を遅らせ
て出力するために、その他の出力回路よりも負論理のし
きい値を低電位にシフトし、正論理のしきい値電位を高
電位にシフトするしきい値電位シフト機構を具備させ、
前記しきい値電位シフト機構を具備する出力回路は、前
記しきい値電位シフト機構により、しきい値電位シフト
機構を具備しないその他の出力回路から供給される電流
が飽和領域に達するタイミングでスイッチングして出力
インピーダンス特性を一定にするように構成したことを
特徴とする。
【００１２】本発明の定インピーダンスドライバ回路の
設計方法は、出力回路の出力端電流−電圧曲線を区分的
線形を出し、この区分的線形に近似する直線を求めるス
テップと、前記ステップで求めた区分的線形に近似する
直線から出力端電流−電圧曲線の区分点を割り出す区分
点解析ステップと、前記区分点解析ステップで割り出し
た区分点までの遅延時間を割り出す遅延時間解析ステッ
プと、前記遅延時間解析ステップで割り出された遅延時
間が、前記スイッチングタイミング遅延機構からなる前
記出力回路の遅延スイッチング時間と、前記スイッチン
グタイミング遅延機構を設けない前記出力回路のスイッ
チング時間との差分に等しい時間とするステップと、か
らなる。
設計方法は、出力回路の出力端電流−電圧曲線を区分的
線形を出し、この区分的線形に近似する直線を求めるス
テップと、前記ステップで求めた区分的線形に近似する
直線から出力端電流−電圧曲線の区分点を割り出す区分
点解析ステップと、前記区分点解析ステップで割り出し
た区分点までの遅延時間を割り出す遅延時間解析ステッ
プと、前記遅延時間解析ステップで割り出された遅延時
間が、前記スイッチングタイミング遅延機構からなる前
記出力回路の遅延スイッチング時間と、前記スイッチン
グタイミング遅延機構を設けない前記出力回路のスイッ
チング時間との差分に等しい時間とするステップと、か
らなる。
【００１３】また、本発明の定インピーダンスドライバ
回路の設計方法は、前記遅延時間解析ステップで割り出
された遅延時間が、前記基準電位シフト機構からなる前
記出力回路の遅延スイッチング時間と、前記基準電位シ
フト機構を設けない前記出力回路のスイッチング時間と
の差分に等しい時間とするステップと、からなる。
回路の設計方法は、前記遅延時間解析ステップで割り出
された遅延時間が、前記基準電位シフト機構からなる前
記出力回路の遅延スイッチング時間と、前記基準電位シ
フト機構を設けない前記出力回路のスイッチング時間と
の差分に等しい時間とするステップと、からなる。
【００１４】また、本発明の定インピーダンスドライバ
回路の設計方法は、前記遅延時間解析ステップで割り出
された遅延時間が、前記しきい値電位シフト機構からな
る前記出力回路の遅延スイッチング時間と、前記しきい
値電位シフト機構を設けない前記出力回路のスイッチン
グ時間との差分に等しい時間とするステップとからな
る。
回路の設計方法は、前記遅延時間解析ステップで割り出
された遅延時間が、前記しきい値電位シフト機構からな
る前記出力回路の遅延スイッチング時間と、前記しきい
値電位シフト機構を設けない前記出力回路のスイッチン
グ時間との差分に等しい時間とするステップとからな
る。
【００１５】
【発明の実施の形態】以下、本発明の実施例について図
面を参照して説明する。それぞれの図で同様な部分には
同じ符号を用いているので説明を省略する。
面を参照して説明する。それぞれの図で同様な部分には
同じ符号を用いているので説明を省略する。
【００１６】図４は本発明の定インピーダンスドライバ
回路の第１の実施例の回路図、図５は本発明の定インピ
ーダンスドライバ回路の第２の実施例回路図、図６は本
発明の定インピーダンスドライバ回路の第３の実施例回
路図、図７は本発明の第１,第２,第３の実施例における
出力端子Ｂ点での電流−電圧特性図である。図８は第３
の実施例における論理しきい値シフトの概念図である。 （第１の実施例）まず、図４の第１の実施例が従来と異
なる点は、多段スイッチングさせる複数の出力回路によ
って１つの出力回路を構成する機構にある。この第１の
実施例では、出力回路１はＰＭＯＳトランジスタとＮＭ
ＯＳトランジスタとを直列に接続し、ＰＭＯＳトランジ
スタの一端を電源Ｖｄｄに、ＮＭＯＳトランジスタの他
端をＧＮＤに接続し、ゲートを入力端子Ａに、接続点を
出力端Ｂに接続している。他方の出力回路２は、ＰＭＯ
ＳトランジスタとＮＭＯＳトランジスタとを直列に接続
し、ＰＭＯＳトランジスタの一端を電源Ｖｄｄに、ＮＭ
ＯＳトランジスタの他端をＧＮＤに接続し、ゲートを遅
延回路３を介して入力端子Ａに、接続点を出力端Ｂに接
続している。
回路の第１の実施例の回路図、図５は本発明の定インピ
ーダンスドライバ回路の第２の実施例回路図、図６は本
発明の定インピーダンスドライバ回路の第３の実施例回
路図、図７は本発明の第１,第２,第３の実施例における
出力端子Ｂ点での電流−電圧特性図である。図８は第３
の実施例における論理しきい値シフトの概念図である。 （第１の実施例）まず、図４の第１の実施例が従来と異
なる点は、多段スイッチングさせる複数の出力回路によ
って１つの出力回路を構成する機構にある。この第１の
実施例では、出力回路１はＰＭＯＳトランジスタとＮＭ
ＯＳトランジスタとを直列に接続し、ＰＭＯＳトランジ
スタの一端を電源Ｖｄｄに、ＮＭＯＳトランジスタの他
端をＧＮＤに接続し、ゲートを入力端子Ａに、接続点を
出力端Ｂに接続している。他方の出力回路２は、ＰＭＯ
ＳトランジスタとＮＭＯＳトランジスタとを直列に接続
し、ＰＭＯＳトランジスタの一端を電源Ｖｄｄに、ＮＭ
ＯＳトランジスタの他端をＧＮＤに接続し、ゲートを遅
延回路３を介して入力端子Ａに、接続点を出力端Ｂに接
続している。
【００１７】図４の第１の実施例は、前記するように出
力回路２の共通のゲートと入力端Ａ間に遅延回路３が設
けられている。この遅延回路はキャパシタンスを用いて
入力端Ａの信号を遅延させる回路である。この定インピ
ーダンスドライバ回路は、このスイッチングタイミング
遅延機構を具備することで、前記出力回路１,２間のス
イッチングタイミングを遅延させることが可能となる。
このスイッチングタイミング遅延機構を設けた出力回路
２のスイッチングタイミングは、前記スイッチングタイ
ミング遅延機構を設けない前記出力回路１から出力端子
Ｂ点側に供給される電流が飽和領域に達した時点か、ま
たはその前、後にスイッチングする。このように出力回
路２のスイッチングを遅延するこれにより、出力端子Ｂ
点での電流−電圧特性は図７に示すように飽和領域
（２）が高Ｖｄｓ（ドレイン−ソース間電位）にシフト
する。これを定インピーダンス性としてみた場合、一定
な出力インピーダンス特性が確保されたことになる。こ
の点についてさらに説明する。
力回路２の共通のゲートと入力端Ａ間に遅延回路３が設
けられている。この遅延回路はキャパシタンスを用いて
入力端Ａの信号を遅延させる回路である。この定インピ
ーダンスドライバ回路は、このスイッチングタイミング
遅延機構を具備することで、前記出力回路１,２間のス
イッチングタイミングを遅延させることが可能となる。
このスイッチングタイミング遅延機構を設けた出力回路
２のスイッチングタイミングは、前記スイッチングタイ
ミング遅延機構を設けない前記出力回路１から出力端子
Ｂ点側に供給される電流が飽和領域に達した時点か、ま
たはその前、後にスイッチングする。このように出力回
路２のスイッチングを遅延するこれにより、出力端子Ｂ
点での電流−電圧特性は図７に示すように飽和領域
（２）が高Ｖｄｓ（ドレイン−ソース間電位）にシフト
する。これを定インピーダンス性としてみた場合、一定
な出力インピーダンス特性が確保されたことになる。こ
の点についてさらに説明する。
【００１８】いま、電流が前段回路（図示せず）から端
子Ａに供給されているとする。このとき、出力端子Ｂの
電位は、負荷の状態、負荷インピーダンス及び負荷電源
などによって決まる。図２を見て分かるように、定イン
ピーダンス領域（１）では前記出力端子Ｂの電位は一定
な出力インピーダンス特性を示すが、前記出力端子Ｂの
電位Ｖｄｓが大きくなると飽和領域（２）に移り、前記
定インピーダンス性としてみた場合動的に変化すること
が分かる。
子Ａに供給されているとする。このとき、出力端子Ｂの
電位は、負荷の状態、負荷インピーダンス及び負荷電源
などによって決まる。図２を見て分かるように、定イン
ピーダンス領域（１）では前記出力端子Ｂの電位は一定
な出力インピーダンス特性を示すが、前記出力端子Ｂの
電位Ｖｄｓが大きくなると飽和領域（２）に移り、前記
定インピーダンス性としてみた場合動的に変化すること
が分かる。
【００１９】ところが、第１の実施例では、前記出力回
路１,２と前記出力回路２のゲートに接続されたスイッ
チングタイミング遅延機構である遅延回路３の作用によ
り、前記出力回路１,２間のスイッチングタイミングを
遅延させることができる。このようにスイッチングのタ
イミングを遅延させることによって、出力回路１から供
給される電流が図２の前記飽和領域（２）に達すると、
前記出力回路２から電流が供給されることで、前記飽和
領域（２）が図７のように見かけ上、高Ｖｄｓにシフト
したように見える。このため、前記出力インピーダンス
特性が一定となる領域が増大し、負荷とのインピーダン
ス整合を容易に行えるメリットがある。
路１,２と前記出力回路２のゲートに接続されたスイッ
チングタイミング遅延機構である遅延回路３の作用によ
り、前記出力回路１,２間のスイッチングタイミングを
遅延させることができる。このようにスイッチングのタ
イミングを遅延させることによって、出力回路１から供
給される電流が図２の前記飽和領域（２）に達すると、
前記出力回路２から電流が供給されることで、前記飽和
領域（２）が図７のように見かけ上、高Ｖｄｓにシフト
したように見える。このため、前記出力インピーダンス
特性が一定となる領域が増大し、負荷とのインピーダン
ス整合を容易に行えるメリットがある。
【００２０】次に、この第１の実施例の定インピーダン
スドライバ回路の設計方法を以下に説明する。まず、出
力回路の出力端電流−電圧曲線の区分的線形（piecewis
e-linear）を出し、この区分的線形に近似する直線を求
める。前記区分的線形に近似する直線から出力端電流−
電圧曲線の区分点を割り出し、この割り出されたこの区
分点から、遅延時間を割り出す。
スドライバ回路の設計方法を以下に説明する。まず、出
力回路の出力端電流−電圧曲線の区分的線形（piecewis
e-linear）を出し、この区分的線形に近似する直線を求
める。前記区分的線形に近似する直線から出力端電流−
電圧曲線の区分点を割り出し、この割り出されたこの区
分点から、遅延時間を割り出す。
【００２１】前記割り出された遅延時間が前記スイッチ
ングタイミング遅延機構（遅延回路３）を設けた前記出
力回路２の遅延スイッチング時間と、前記スイッチング
タイミング遅延機構を設けない前記出力回路１のスイッ
チング時間との差分に等しい時間とする。 （第２の実施例）図５の第２の実施例は、出力回路１,
２によって構成し、前記出力回路２のソース電位を高く
設定することが可能な基準電位シフト機構を具備する定
インピーダンスドライバ回路である。この第２の実施例
は出力回路２に遅延回路３が設けられておらず、その代
わりに、ＰＭＯＳトランジスタの一端を抵抗を介して電
源Ｖｄｄに、ＮＭＯＳトランジスタの他端も抵抗を介し
てＧＮＤに接続している。
ングタイミング遅延機構（遅延回路３）を設けた前記出
力回路２の遅延スイッチング時間と、前記スイッチング
タイミング遅延機構を設けない前記出力回路１のスイッ
チング時間との差分に等しい時間とする。 （第２の実施例）図５の第２の実施例は、出力回路１,
２によって構成し、前記出力回路２のソース電位を高く
設定することが可能な基準電位シフト機構を具備する定
インピーダンスドライバ回路である。この第２の実施例
は出力回路２に遅延回路３が設けられておらず、その代
わりに、ＰＭＯＳトランジスタの一端を抵抗を介して電
源Ｖｄｄに、ＮＭＯＳトランジスタの他端も抵抗を介し
てＧＮＤに接続している。
【００２２】この第２の実施例が第１の実施例と相違す
る点を以下に説明する。端子Ａに電流が供給された場
合、基準電位シフト機構（出力回路２のＰＭＯＳトラン
ジスタの一端の抵抗とＮＭＯＳトランジスタの他端の抵
抗）を設けた前記出力回路２と、基準電位シフト機構を
設けない前記出力回路１の論理しきい値電位レベルが同
じならば、前記出力回路１と出力回路２のスイッチング
タイミングがずれて、前記出力回路２の電流が出力回路
１の電流より遅延して出力端Ｂに供給される。これは、
ＭＯＳトランジスタがゲート-ソース間電位Ｖｇｓによ
ってスイッチングすることと、実際の電流が有限な立ち
上がり時間と立ち下がり時間をもつことによる。よっ
て、第１の実施例と同様に、結果的に出力インピーダン
ス特性を一定にすることが可能である。
る点を以下に説明する。端子Ａに電流が供給された場
合、基準電位シフト機構（出力回路２のＰＭＯＳトラン
ジスタの一端の抵抗とＮＭＯＳトランジスタの他端の抵
抗）を設けた前記出力回路２と、基準電位シフト機構を
設けない前記出力回路１の論理しきい値電位レベルが同
じならば、前記出力回路１と出力回路２のスイッチング
タイミングがずれて、前記出力回路２の電流が出力回路
１の電流より遅延して出力端Ｂに供給される。これは、
ＭＯＳトランジスタがゲート-ソース間電位Ｖｇｓによ
ってスイッチングすることと、実際の電流が有限な立ち
上がり時間と立ち下がり時間をもつことによる。よっ
て、第１の実施例と同様に、結果的に出力インピーダン
ス特性を一定にすることが可能である。
【００２３】次にこの第２の実施例の定インピーダンス
ドライバ回路の設計方法を以下に説明する。まず、前記
第１の実施例と同様に遅延時間を割り出す。そして、こ
の割り出された遅延時間が、前記基準電位シフト機構か
らなる前記出力回路の遅延スイッチング時間と、前記基
準電位シフト機構を設けない前記出力回路のスイッチン
グ時間との差分に等しい時間とする。 （第３の実施例）図６の第３の実施例は、出力回路１、
２がＰＭＯＳトランジスタとＮＭＯＳトランジスタとを
直列に接続され、ＰＭＯＳトランジスタの一端を電源Ｖ
ｄｄに、ＮＭＯＳトランジスタの他端をＧＮＤに接続さ
れ、共通のゲートを入力端子Ａに、接続点を出力端Ｂに
接続している。
ドライバ回路の設計方法を以下に説明する。まず、前記
第１の実施例と同様に遅延時間を割り出す。そして、こ
の割り出された遅延時間が、前記基準電位シフト機構か
らなる前記出力回路の遅延スイッチング時間と、前記基
準電位シフト機構を設けない前記出力回路のスイッチン
グ時間との差分に等しい時間とする。 （第３の実施例）図６の第３の実施例は、出力回路１、
２がＰＭＯＳトランジスタとＮＭＯＳトランジスタとを
直列に接続され、ＰＭＯＳトランジスタの一端を電源Ｖ
ｄｄに、ＮＭＯＳトランジスタの他端をＧＮＤに接続さ
れ、共通のゲートを入力端子Ａに、接続点を出力端Ｂに
接続している。
【００２４】ただし、出力回路２の正論理しきい値が出
力回路１の正論理しきい値より高電位にシフトしてお
り、出力回路２の負論理のしきい値が出力回路１の負論
理しきい値より低電位にシフトするしきい値電位シフト
機構を具備する定インピーダンスドライバ回路である。
図８の破線で示す論理しきい値１を持つ前記出力回路１
と、論理しきい値１より正論理が高電位にシフトし、負
論理が低電位にシフトした一点鎖線で示した論理しきい
値２をもつ出力回路２では、出力回路２のスイッチング
タイミングが前記出力回路１のスイッチングタイミング
より遅延する。このため、結果的に前記第１,第２の実
施例と同様に、前記定インピーダンスドライバ回路の出
力インピーダンス特性が一定となる特性を持つこととな
る。
力回路１の正論理しきい値より高電位にシフトしてお
り、出力回路２の負論理のしきい値が出力回路１の負論
理しきい値より低電位にシフトするしきい値電位シフト
機構を具備する定インピーダンスドライバ回路である。
図８の破線で示す論理しきい値１を持つ前記出力回路１
と、論理しきい値１より正論理が高電位にシフトし、負
論理が低電位にシフトした一点鎖線で示した論理しきい
値２をもつ出力回路２では、出力回路２のスイッチング
タイミングが前記出力回路１のスイッチングタイミング
より遅延する。このため、結果的に前記第１,第２の実
施例と同様に、前記定インピーダンスドライバ回路の出
力インピーダンス特性が一定となる特性を持つこととな
る。
【００２５】次に、この第３の実施例の定インピーダン
スドライバ回路の設計方法を以下に説明する。まず、前
記第１の実施例と同様に遅延時間を割り出す。そして、
この割り出された遅延時間が、前記しきい値電位シフト
機構からなる前記出力回路の遅延スイッチング時間と、
前記しきい値電位シフト機構を設けない前記出力回路の
スイッチング時間との差分に等しい時間とする。
スドライバ回路の設計方法を以下に説明する。まず、前
記第１の実施例と同様に遅延時間を割り出す。そして、
この割り出された遅延時間が、前記しきい値電位シフト
機構からなる前記出力回路の遅延スイッチング時間と、
前記しきい値電位シフト機構を設けない前記出力回路の
スイッチング時間との差分に等しい時間とする。
【００２６】前記第１,第２,第３の実施例のいずれも、
電流源として同じ電流供給能力を持ったトランジスタを
使用することで、出力インピーダンスが単一のトランジ
スタを使用した場合の前記出力インピーダンスを超える
ことがなく、飽和領域のみが高Ｖｄｓにシフトすること
になる。このことは従来例（特開平５−２６７９５２）
に比べ、電流供給能力を前記トランジスタの能力のみで
決定することが可能で、低電流タイプの定インピーダン
スドライバ回路を容易に構成できるメリットがある。
電流源として同じ電流供給能力を持ったトランジスタを
使用することで、出力インピーダンスが単一のトランジ
スタを使用した場合の前記出力インピーダンスを超える
ことがなく、飽和領域のみが高Ｖｄｓにシフトすること
になる。このことは従来例（特開平５−２６７９５２）
に比べ、電流供給能力を前記トランジスタの能力のみで
決定することが可能で、低電流タイプの定インピーダン
スドライバ回路を容易に構成できるメリットがある。
【００２７】また従来例（特開平５−２６７９５２）に
比べて、前段回路から出力端Ｂに電流供給を行う必要が
ないため、ＬＳＩ内部の前段回路の出力回路にかかる負
荷も少ないというメリットがある。以上のことから本実
施例の複数の前記出力回路と前記遅延回路によるスイッ
チングタイミング遅延機構,基準電位シフト機構,しきい
値電位シフト機構を用いることで必要な電流を補完で
き、出力インピーダンス特性を一定にすることが可能で
ある。
比べて、前段回路から出力端Ｂに電流供給を行う必要が
ないため、ＬＳＩ内部の前段回路の出力回路にかかる負
荷も少ないというメリットがある。以上のことから本実
施例の複数の前記出力回路と前記遅延回路によるスイッ
チングタイミング遅延機構,基準電位シフト機構,しきい
値電位シフト機構を用いることで必要な電流を補完で
き、出力インピーダンス特性を一定にすることが可能で
ある。
【００２８】なお本発明は、上述した各実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で、種々
変形して実施することができる。前記実施例では、前記
遅延回路をキャパシタンスで実現しているが、ラッチ回
路やフリップフロップやバッファや抵抗を使用すること
も可能である。
れるものではなく、その要旨を逸脱しない範囲で、種々
変形して実施することができる。前記実施例では、前記
遅延回路をキャパシタンスで実現しているが、ラッチ回
路やフリップフロップやバッファや抵抗を使用すること
も可能である。
【００２９】また、基準電位シフト機構に関しても、抵
抗分圧だけでなく、定電圧源で実現しても可能である。
また１つの定インピーダンスドライバ回路中の出力回路
も図４,５,６,においては２個ずつであるが、複数であ
っても構わない。前記スイッチングタイミング遅延機
構,前記基準電位シフト機構,前記しきい値電位シフト機
構も複数の出力回路に具備しても構わない。また複数の
トランジスタの電流供給能力や、その他の特性にばらつ
きがあっても構わない。
抗分圧だけでなく、定電圧源で実現しても可能である。
また１つの定インピーダンスドライバ回路中の出力回路
も図４,５,６,においては２個ずつであるが、複数であ
っても構わない。前記スイッチングタイミング遅延機
構,前記基準電位シフト機構,前記しきい値電位シフト機
構も複数の出力回路に具備しても構わない。また複数の
トランジスタの電流供給能力や、その他の特性にばらつ
きがあっても構わない。
【００３０】
【発明の効果】以上のように本発明によると、前段回路
の出力端から電流を供給する複数の出力回路のうちの少
なくとも１つ以上の出力回路に、スイッチングタイミン
グ遅延機構、基準電位シフト機構、しきい値電位シフト
機構を設けることにより、出力インピーダンスを単一の
トランジスタで電流を供給する場合よりも電流供給量を
増やすことなく必要な電流を補完でき、出力端の出力イ
ンピーダンス特性を一定にすることが可能である。この
ような構成によって、従来よりも負荷とのインピーダン
ス整合を容易に実現できることにより、低電流タイプの
前記出力回路においても前記出力インピーダンス特性を
一定にすることが可能である。
の出力端から電流を供給する複数の出力回路のうちの少
なくとも１つ以上の出力回路に、スイッチングタイミン
グ遅延機構、基準電位シフト機構、しきい値電位シフト
機構を設けることにより、出力インピーダンスを単一の
トランジスタで電流を供給する場合よりも電流供給量を
増やすことなく必要な電流を補完でき、出力端の出力イ
ンピーダンス特性を一定にすることが可能である。この
ような構成によって、従来よりも負荷とのインピーダン
ス整合を容易に実現できることにより、低電流タイプの
前記出力回路においても前記出力インピーダンス特性を
一定にすることが可能である。
【図１】従来一般に用いられてるＭＯＳドライバ回路を
伝送線路に接続した回路図である。
伝送線路に接続した回路図である。
【図２】図１のＢ点での出力端電流−電圧特性図であ
る。
る。
【図３】従来例の定インピーダンス出力回路図である。
【図４】本発明の定インピーダンスドライバ回路の第１
の実施例回路図である。
の実施例回路図である。
【図５】本発明の定インピーダンスドライバ回路の第２
の実施例回路図である。
の実施例回路図である。
【図６】本発明の定インピーダンスドライバ回路の第３
の実施例回路図である。
の実施例回路図である。
【図７】本発明の第１、第２、第３の実施例における出
力端子Ｂ点での電流−電圧特性図である。
力端子Ｂ点での電流−電圧特性図である。
【図８】本発明の第３の実施例における論理しきい値シ
フトの概念図である。
フトの概念図である。
１ 出力回路 ２ 出力回路 ３ 遅延回路 Ｒｄ ダンピング抵抗 Ａ 入力端子 Ｂ 出力端子 Ｉｄｓ ドレイン-ソース間電流値 Ｖｄｓ ドレインーソース間電位値 （１） 定インピーダンス領域 （２） 飽和領域 Ｒｔ 負荷抵抗 Ｖｔ 負荷電源 Ｖｄｄ 電源電位 Ｖｓｓ 接地電位 Ｒｇｔ 入力抵抗 Ｒｇｓ ゲート・ソース間抵抗
Claims (6)
- 【請求項１】前段回路の出力端から電流を供給する複数
の出力回路からなる定インピーダンスドライバ回路にお
いて、 前記複数の出力回路のうちの少なくとも１つ以上の出力
回路に、その他の出力回路よりも電流を遅らせて出力す
るための遅延回路からなるスイッチングタイミング遅延
機構を具備させ、前記遅延機構を具備する前記出力回路
は、前記スイッチングタイミング遅延機構により、前記
遅延機構を具備しないその他の出力回路から供給される
電流が飽和領域に達するタイミングでスイッチングして
出力インピーダンス特性を一定にするように構成した定
インピーダンスドライバ回路。 - 【請求項２】前段回路の出力端から電流を供給する複数
の出力回路からなる定インピーダンスドライバ回路にお
いて、 前記複数の出力回路のうちの少なくとも１つ以上の出力
回路に、その他の出力回路よりも電流を遅らせて出力す
るために、高電位にシフトする基準電位シフト機構を具
備させ、 前記基準電位シフト機構を具備する出力回路は、前記基
準電位シフト機構により、基準電位シフト機構を具備し
ないその他の出力回路から供給される電流が飽和領域に
達するタイミングでスイッチングして出力インピーダン
ス特性を一定にするように構成した定インピーダンスド
ライバ回路。 - 【請求項３】前段回路の出力端から電流を供給する複数
の出力回路からなる定インピーダンスドライバ回路にお
いて、 前記複数の出力回路のうちの少なくとも１つ以上の前記
出力回路に、その他の出力回路よりも電流を遅らせて出
力するために、その他の出力回路よりも負論理のしきい
値を低電位にシフトし、正論理のしきい値電位を高電位
にシフトするしきい値電位シフト機構を具備させ、 前記しきい値電位シフト機構を具備する出力回路は、前
記しきい値電位シフト機構により、しきい値電位シフト
機構を具備しないその他の出力回路から供給される電流
が飽和領域に達するタイミングでスイッチングして出力
インピーダンス特性を一定にするように構成した定イン
ピーダンスドライバ回路。 - 【請求項４】前段回路の出力端から電流を供給する複数
の出力回路からなる定インピーダンスドライバ回路の設
計方法において、 出力回路の出力端電流−電圧曲線を区分的線形を出し、
この区分的線形に近似する直線を求めるステップと、 前記ステップで求めた区分的線形に近似する直線から出
力端電流−電圧曲線の区分点を割り出す区分点解析ステ
ップと、 前記区分点解析ステップで割り出した区分点までの遅延
時間を割り出す遅延時間解析ステップと、 前記遅延時間解析ステップで割り出された遅延時間が、
前記スイッチングタイミング遅延機構からなる前記出力
回路の遅延スイッチング時間と、前記スイッチングタイ
ミング遅延機構を設けない前記出力回路のスイッチング
時間との差分に等しい時間とするステップと、 からなる定インピーダンスドライバ回路の設計方法。 - 【請求項５】遅延時間解析ステップで割り出された遅延
時間が、前記基準電位シフト機構からなる前記出力回路
の遅延スイッチング時間と、前記基準電位シフト機構を
設けない前記出力回路のスイッチング時間との差分に等
しい時間とするステップである請求項４に記載の定イン
ピーダンスドライバ回路の設計方法。 - 【請求項６】遅延時間解析ステップで割り出された遅延
時間が、前記しきい値電位シフト機構からなる前記出力
回路の遅延スイッチング時間と、前記しきい値電位シフ
ト機構を設けない前記出力回路のスイッチング時間との
差分に等しい時間である請求項４に記載の定インピーダ
ンスドライバ回路の設計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001103998A JP2001352238A (ja) | 2000-04-03 | 2001-04-03 | 定インピーダンスドライバ回路及びその設計方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000-100146 | 2000-04-03 | ||
| JP2000100146 | 2000-04-03 | ||
| JP2001103998A JP2001352238A (ja) | 2000-04-03 | 2001-04-03 | 定インピーダンスドライバ回路及びその設計方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001352238A true JP2001352238A (ja) | 2001-12-21 |
Family
ID=26589307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001103998A Pending JP2001352238A (ja) | 2000-04-03 | 2001-04-03 | 定インピーダンスドライバ回路及びその設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001352238A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7280411B2 (en) | 2002-11-28 | 2007-10-09 | Kabushiki Kaisha Toshiba | Output buffer circuit and semiconductor memory using the same |
| US7692445B2 (en) | 2006-03-15 | 2010-04-06 | Hitachi, Ltd. | Output buffer circuit and differential output buffer circuit, and transmission method |
| JP2014027657A (ja) * | 2012-07-24 | 2014-02-06 | Analog Devices Inc | 高速シリアルトランスミッタ用のアーキテクチャ |
| WO2014103735A1 (ja) * | 2012-12-26 | 2014-07-03 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
-
2001
- 2001-04-03 JP JP2001103998A patent/JP2001352238A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7280411B2 (en) | 2002-11-28 | 2007-10-09 | Kabushiki Kaisha Toshiba | Output buffer circuit and semiconductor memory using the same |
| USRE41838E1 (en) | 2002-11-28 | 2010-10-19 | Kabushiki Kaisha Toshiba | Output buffer circuit and semiconductor memory using the same |
| US7692445B2 (en) | 2006-03-15 | 2010-04-06 | Hitachi, Ltd. | Output buffer circuit and differential output buffer circuit, and transmission method |
| US7969197B2 (en) | 2006-03-15 | 2011-06-28 | Hitachi, Ltd. | Output buffer circuit and differential output buffer circuit, and transmission method |
| US8324925B2 (en) | 2006-03-15 | 2012-12-04 | Hitachi, Ltd. | Output buffer circuit and differential output buffer circuit, and transmission method |
| JP2014027657A (ja) * | 2012-07-24 | 2014-02-06 | Analog Devices Inc | 高速シリアルトランスミッタ用のアーキテクチャ |
| WO2014103735A1 (ja) * | 2012-12-26 | 2014-07-03 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
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