CN116936630A - 一种晶体管外延结构及防止晶体管tgv刻蚀过度的方法 - Google Patents

Abstract

本发明提供一种晶体管外延结构及防止晶体管TGV刻蚀过度的方法，晶体管外延结构包括：依次设置的硅衬底、隔离薄膜、外延层、以及贯穿所述外延层和所述隔离薄膜的玻璃通孔，所述玻璃通孔通过TGV刻蚀得到，所述TGV刻蚀采用当刻蚀至所述隔离薄膜时，将剩余刻蚀时间缩短至预设的薄膜刻蚀时间的方式进行，所述薄膜刻蚀时间为依据隔离薄膜的刻蚀速率得到的时间。本发明中的晶体管外延结构能够较好地避免晶体管TGV刻蚀过度或过量，使得硅衬底表面台面高低基本一致，降低器件间电流泄露的可能性。

Description

一种晶体管外延结构及防止晶体管TGV刻蚀过度的方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种晶体管外延结构及防止晶体管TGV刻蚀过度的方法。

背景技术

在半导体器件制造工艺流程中，为减小器件之间的漏电，杜绝器件之间的相互影响，需要实现器件之间良好的电隔离。器件隔离的方法通常有台面隔离等。

以垂直型氮化镓高电子迁移率晶体管(GaN HEMT，GaN High Electron MobilityTransistors)为例，其制造工艺流程中通常涉及一个TGV(Though GaN Via，玻璃通孔)台面隔离的步骤，以确保相邻器件(如电阻、电容等)之间的电隔离。如图1所示，TGV台面隔离通常通过刻蚀工艺来完成，即TGV自上而下，从外延层03一直刻蚀到Si(硅)衬底(Substrate)01，形成玻璃通孔04。理想状态下，TGV刻蚀完成后，Si衬底表面平整。然而，现有技术中，在进行TGV刻蚀时，由于刻蚀所用材料(如氯基等离子体)相对于Si材料而言几乎没有选择比，或选择比较低，因此，很容易导致刻蚀过度或过量，导致Si衬底表面台面高低不同，增加了器件间电流泄露的可能，降低了器件的可靠性。

发明内容

本发明提供一种晶体管外延结构及防止晶体管TGV刻蚀过度的方法，用以解决现有技术中晶体管TGV刻蚀过度或过量，导致Si衬底表面台面高低不同，器件间电流泄露可能性较大，以及器件的可靠性较低的问题。

本发明提供一种晶体管外延结构，包括：

依次设置的硅衬底、隔离薄膜、外延层、以及贯穿所述外延层和所述隔离薄膜的玻璃通孔，所述玻璃通孔通过TGV刻蚀得到，所述TGV刻蚀采用当刻蚀至所述隔离薄膜时，将剩余刻蚀时间缩短至预设的薄膜刻蚀时间的方式进行，所述薄膜刻蚀时间为依据隔离薄膜的刻蚀速率得到的时间。

可选地，所述隔离薄膜为碳化硅薄膜或氮化硼薄膜。

可选地，所述外延层包括：依次设置的GaN缓冲层和AlGaN过渡层。

可选地，所述外延层包括：依次设置的GaN缓冲层、AlGaN过渡层和P型GaN介质层。

可选地，所述外延层包括：依次设置的GaN缓冲层、AlGaN过渡层和P型GaN介质层、以及用于刻蚀器件的氧化层和光阻层。

本发明还提供一种防止晶体管TGV刻蚀过度的方法，包括：

在预设的硅衬底依次生长隔离薄膜和外延层，完成晶体管外延结构的生长；

对所述晶体管外延结构进行TGV刻蚀，当刻蚀至所述隔离薄膜时，将剩余刻蚀时间缩短至预设的薄膜刻蚀时间，完成TGV刻蚀，所述薄膜刻蚀时间为依据隔离薄膜的刻蚀速率得到的时间。

可选地，在预设的硅衬底依次生长隔离薄膜和外延层，完成晶体管外延结构的生长的步骤包括：

在所述硅衬底依次生长隔离薄膜和外延层，完成所述晶体管外延结构的一次生长；或者采用预设的第一薄膜沉积技术，在所述硅衬底完成所述隔离薄膜的生长，采用预设的第二薄膜沉积技术，在所述隔离薄膜远离所述硅衬底的一面，生长所述外延层，完成所述晶体管外延结构中隔离薄膜与外延层的分次生长。

可选地，对所述晶体管外延结构进行TGV刻蚀，当刻蚀至所述隔离薄膜时，将剩余刻蚀时间缩短至预设的薄膜刻蚀时间的步骤包括：

采用氯基等离子体刻蚀技术，对所述晶体管外延结构由上至下进行TGV刻蚀，当检测到目标元素，且刻蚀速度在预设时间段内呈下降趋势时，确定当前刻蚀至所述隔离薄膜，进而将剩余刻蚀时间缩短至所述薄膜刻蚀时间；所述由上至下指从所述外延层远离所述隔离薄膜的一侧至隔离薄膜，所述目标元素由隔离薄膜的材料元素所确定。

可选地，所述一次生长采用以下任一中技术完成：化学气相沉积、分子束外延和物理气相沉积。

可选地，所述第一薄膜沉积技术为以下其中之一：物理气相沉积、离子辅助技术、离子注入、射频溅射、磁控溅射和化学气相沉积；

所述第二薄膜沉积技术为化学气相沉积、分子束外延和物理气相沉积中的其中一种。

本发明的有益效果：本发明提供的晶体管外延结构及防止晶体管TGV刻蚀过度的方法，通过依次设置硅衬底、隔离薄膜和外延层，并设置贯穿所述外延层和所述隔离薄膜的玻璃通孔，所述玻璃通孔通过TGV刻蚀得到，所述TGV刻蚀采用当刻蚀至所述隔离薄膜时，将剩余刻蚀时间缩短至预设的薄膜刻蚀时间的方式进行，所述薄膜刻蚀时间为依据隔离薄膜的刻蚀速率得到的时间。能够较好地避免晶体管TGV刻蚀过度或过量，使得硅衬底表面台面高低基本一致，降低器件间电流泄露的可能性，提高器件的可靠性。

附图说明

为了更清楚地说明本发明或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是理想状态下TGV刻蚀与现有技术TGV刻蚀的效果对比示意图；

图2是本发明提供的晶体管外延结构的结构示意图；

图3是本发明提供的晶体管外延结构作为耗尽型氮化镓晶体管的外延结构的示意图；

图4是本发明提供的晶体管外延结构作为一增强型氮化镓晶体管的外延结构的示意图；

图5是本发明提供的晶体管外延结构作为另一增强型氮化镓晶体管的外延结构的示意图；

图6是本发明提供的防止晶体管TGV刻蚀过度的方法的流程示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

下面以实施例的方式，结合图2-图6描述本发明提供的晶体管外延结构及防止晶体管TGV刻蚀过度的方法。

请参考图2，本实施例提供的晶体管外延结构，包括：

依次设置的硅衬底01、隔离薄膜02、外延层03、以及贯穿所述外延层03和所述隔离薄膜02的玻璃通孔04。所述玻璃通孔04通过TGV刻蚀得到，所述TGV刻蚀采用当刻蚀至所述隔离薄膜02时，将剩余刻蚀时间缩短至预设的薄膜刻蚀时间的方式进行，所述薄膜刻蚀时间为依据隔离薄膜02的刻蚀速率得到的时间。本实施例中的晶体管外延结构，能够较好地避免晶体管TGV刻蚀过度或过量，使得硅衬底表面台面高低基本一致，降低器件间电流泄露的可能性，提高器件的可靠性，成本较低。

具体地，所述隔离薄膜02为碳化硅(SiC)薄膜或氮化硼(BN)薄膜。

需要说明的是，碳化硅具有较优的导热性能，禁带宽度大，适合用于大功率晶体管，其硬度很大，莫氏硬度为9.5级。在TGV刻蚀工艺(如氯基等离子体TGV刻蚀工艺)中，碳化硅相比于外延层材料(如GaN(氮化镓)、AlGaN(氮化铝镓))具有更高的选择比。选择比指希望被刻蚀的材料的刻蚀速率与不希望被刻蚀的材料(如光刻胶)的刻蚀速率之间的比值。此外，碳化硅与氮化镓晶格常数接近，故可减少整个高电子迁移率晶体管外延结构中的应力。采用碳化硅薄膜作为隔离薄膜，能够较好地减少过量刻蚀导致硅衬底表面台面高低不同的可能性，从而减少器件间的电流泄露，有助于改善器件可靠性以及器件退化的问题。

还需要说明的是，氮化硼，作为一种宽禁带(带隙6.4eV)半导体材料，具有高热导率、高电阻率、高迁移率、低介电常数、高击穿电场、以及能实现双型掺杂的特性。并且，具有良好的稳定性，适用于制作在极端条件下使用的电子器件。氮化硼具有硅相近的热膨胀系数，因此可以减少异质外延产生的热应力。因此，通过采用氮化硼薄膜作为隔离薄膜，也能在一定程度上减少过量刻蚀导致硅衬底表面台面高低不同的可能性，减少器件间的电流泄露，精确度较高。

进一步地，请参考图3，当所述晶体管外延结构作为耗尽型氮化镓晶体管的外延结构时，包括：依次设置的GaN缓冲层(GaN Buffer)031和AlGaN过渡层(Epitaxy(外延)AlGaN)032。

请参考图4，当所述晶体管外延结构作为增强型氮化镓晶体管时，一外延结构包括：依次设置的GaN缓冲层031、AlGaN过渡层032和P型GaN介质层(Epitaxy Mg doped GaN，外延氮化镓掺杂镁)033。

请参考图5，所述晶体管外延结构作为增强型氮化镓晶体管的另一外延结构包括：依次设置的GaN缓冲层031、AlGaN过渡层032和P型GaN介质层033、以及用于刻蚀器件的氧化层(Oxide)034和光阻层(Photoresistance)035。

通过设置上述外延结构，能够满足增强型和耗尽型晶体管的不同外延需求。需要说明的是，上述两种增强型氮化镓晶体管的外延结构的区别在于是否增加氧化层和光阻层。氧化层和光阻层用于刻蚀器件，其可以根据实际情况进行设置，此处不再赘述。

需要提及的是，所述外延层03还可以包括其他外延结构，如AlN buffer(氮化铝缓冲层)、AlGaN&AlN buffer(氮化铝镓掺杂氮化铝缓冲层)或其他Ⅲ-Ⅴsupperlatticebuffer(三-五族超晶格缓冲层)等，本实施例不对此做限定。

在一些实施例中，所述隔离薄膜02和所述外延层03的生长方式为一次生长或分次生长，所述一次生长指在所述硅衬底01依次生长隔离薄膜02和外延层03，所述分次生长指采用预设的第一薄膜沉积技术，在所述硅衬底01完成所述隔离薄膜02的生长，采用预设的第二薄膜沉积技术，在所述隔离薄膜02远离所述硅衬底01的一面，生长所述外延层03。

在一些实施例中，所述TGV刻蚀具体采用氯基等离子体刻蚀技术，对所述晶体管外延结构由上至下进行TGV刻蚀，当检测到目标元素，且刻蚀速度在预设时间段内呈下降趋势时，确定当前刻蚀至所述隔离薄膜，进而将剩余刻蚀时间缩短至所述薄膜刻蚀时间的方式进行；所述由上至下指从所述外延层远离所述隔离薄膜的一侧至隔离薄膜，所述目标元素由隔离薄膜的材料元素所确定。

下面对本发明提供的防止晶体管TGV刻蚀过度的方法进行描述，下文描述的防止晶体管TGV刻蚀过度的方法与上文描述的晶体管外延结构可相互对应参照。

请参考图6，本实施例提供的防止晶体管TGV刻蚀过度的方法，包括：

S1：在预设的硅衬底依次生长隔离薄膜和外延层，完成晶体管外延结构的生长。

需要说明的是，通过在硅衬底与外延层之间设置一层隔离薄膜，能够便于后续进行TGV刻蚀，避免TGV刻蚀过度。

具体地，在预设的硅衬底依次生长隔离薄膜和外延层，完成晶体管外延结构的生长的步骤包括：

在所述硅衬底依次生长隔离薄膜和外延层，完成所述晶体管外延结构的一次生长；或者采用预设的第一薄膜沉积技术，在所述硅衬底完成所述隔离薄膜的生长，采用预设的第二薄膜沉积技术，在所述隔离薄膜远离所述硅衬底的一面，生长所述外延层，完成所述晶体管外延结构中隔离薄膜与外延层的分次生长。

需要说明的是，所述一次生长指在一台设备上，一次性完成晶体管外延结构的生长。所述分次生长指先在一台设备上，采用第一薄膜沉积技术，完成隔离薄膜的生长，再在另一台设备上，采用第二薄膜沉积技术，完成外延层的生长，隔离薄膜和外延层的生长分次进行。所述第一薄膜沉积技术和第二薄膜沉积技术可以相同也可以不同。可以理解的，由于半导体制作需求各有差异，因此，可以采用上述一次生长或分次生长的方式，完成晶体管外延结构的生长，以满足不同的生长需求。所述外延层指晶体管常见的外延结构，如GaN缓冲层和AlGaN过渡层等。

S2：对所述晶体管外延结构进行TGV刻蚀，当刻蚀至所述隔离薄膜时，将剩余刻蚀时间缩短至预设的薄膜刻蚀时间，完成TGV刻蚀，所述薄膜刻蚀时间为依据隔离薄膜的刻蚀速率得到的时间。通过上述步骤，得到TGV刻蚀后的晶体管外延结构，完成台面隔离的操作。

需要说明的是，通过在TGV刻蚀到隔离薄膜时，将剩余刻蚀时间缩短至预设的薄膜刻蚀时间，能够较好地避免出现晶体管TGV刻蚀过度或过量，避免硅衬底出现台面高低不平的现象，保持硅衬底表面台面高低一致，有效降低器件间电流泄露的可能性，提高器件的可靠性，可实施性较强。本实施例中的晶体管指氮化镓高电子迁移率晶体管(GaN HEMT，GaNHigh Electron Mobility Transistors)。

在一些实施例中，对所述晶体管外延结构进行TGV刻蚀，当刻蚀至所述隔离薄膜时，将剩余刻蚀时间缩短至预设的薄膜刻蚀时间的步骤包括：

采用氯基等离子体刻蚀技术，对所述晶体管外延结构由上至下进行TGV刻蚀，当检测到目标元素，且刻蚀速度在预设时间段内呈下降趋势时，确定当前刻蚀至所述隔离薄膜，进而将剩余刻蚀时间缩短至所述薄膜刻蚀时间；所述由上至下指从所述外延层远离所述隔离薄膜的一侧至隔离薄膜，所述目标元素由隔离薄膜的材料元素所确定。

需要说明的是，所述目标元素为隔离薄膜中包含、且外延层及氯基等离子体中未包含的元素。具体地，当隔离薄膜为BN薄膜时，对应的目标元素则为B(硼)，当隔离薄膜为SiC薄膜时，对应的目标元素则为Si(硅)。所述预设时间段可以根据实际情况进行设置，如1～2秒等。BN和SiC均属于高硬度的材料，当氯基等离子体刻蚀到BN薄膜和SiC薄膜时，刻蚀速度会出现明显下降或变慢。因此，通过基于隔离薄膜，确定目标元素，并在TGV刻蚀的过程中，实时检测目标元素，在检测到目标元素，并且刻蚀速度在预设时间段内呈下降趋势的情况下，反馈刻蚀中止信号，基于该刻蚀中止信号，将剩余刻蚀时间缩短至所述薄膜刻蚀时间。能够较好地避免TGV刻蚀过度，精确度较高，自动化程度较高。所述薄膜刻蚀时间基于BN薄膜或SiC薄膜的厚度确定，例如：基于BN薄膜或SiC薄膜的厚度，得到对应的刻蚀时间，为保证刻蚀充分，再在该刻蚀时间的基础上增加1～2秒，得到所述薄膜刻蚀时间。

可以理解的，在未增加隔离薄膜的情况下，进行TGV刻蚀，由于硅材料的选择比较低，因此，容易过度刻蚀，导致硅衬底表面台面高低不平，而通过在硅衬底与外延层之间增加一层高选择比的隔离薄膜，并采用上述步骤进行TGV刻蚀，能够较好地避免出现过度刻蚀的问题。

在一些实施例中，一次生长的步骤可以采用化学气相沉积、分子束外延和物理气相沉积中的任一种技术完成，也可以根据实际情况采用其他薄膜沉积技术完成。

在一些实施例中，所述第一薄膜沉积技术为以下其中之一：物理气相沉积、离子辅助技术、离子注入、射频溅射、磁控溅射和化学气相沉积。具体实施过程中，还可以采用基于实际情况，采用其他薄膜沉积技术进行隔离薄膜的生长，此处不再赘述。

在一些实施例中，所述第二薄膜沉积技术为所述第二薄膜沉积技术为化学气相沉积、分子束外延和物理气相沉积中的其中一种。需要说明的是，所述第二薄膜沉积技术还可以是其他薄膜沉积技术，只要能够实现外延结构的生长即可，此处不再赘述。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (10)

1.一种晶体管外延结构，其特征在于，包括：

依次设置的硅衬底、隔离薄膜、外延层、以及贯穿所述外延层和所述隔离薄膜的玻璃通孔，所述玻璃通孔通过TGV刻蚀得到，所述TGV刻蚀采用当刻蚀至所述隔离薄膜时，将剩余刻蚀时间缩短至预设的薄膜刻蚀时间的方式进行，所述薄膜刻蚀时间为依据隔离薄膜的刻蚀速率得到的时间。

2.根据权利要求1所述的晶体管外延结构，其特征在于，所述隔离薄膜为碳化硅薄膜或氮化硼薄膜。

3.根据权利要求1或2所述的晶体管外延结构，其特征在于，所述外延层包括：依次设置的GaN缓冲层和AlGaN过渡层。

4.根据权利要求1或2所述的晶体管外延结构，其特征在于，所述外延层包括：依次设置的GaN缓冲层、AlGaN过渡层和P型GaN介质层。

5.根据权利要求1或2所述的晶体管外延结构，其特征在于，所述外延层包括：依次设置的GaN缓冲层、AlGaN过渡层和P型GaN介质层、以及用于刻蚀器件的氧化层和光阻层。

6.一种防止晶体管TGV刻蚀过度的方法，其特征在于，包括：

在预设的硅衬底依次生长隔离薄膜和外延层，完成晶体管外延结构的生长；

对所述晶体管外延结构进行TGV刻蚀，当刻蚀至所述隔离薄膜时，将剩余刻蚀时间缩短至预设的薄膜刻蚀时间，完成TGV刻蚀，所述薄膜刻蚀时间为依据隔离薄膜的刻蚀速率得到的时间。

7.根据权利要求6所述的防止晶体管TGV刻蚀过度的方法，其特征在于，在预设的硅衬底依次生长隔离薄膜和外延层，完成晶体管外延结构的生长的步骤包括：

在所述硅衬底依次生长隔离薄膜和外延层，完成所述晶体管外延结构的一次生长；或者采用预设的第一薄膜沉积技术，在所述硅衬底完成所述隔离薄膜的生长，采用预设的第二薄膜沉积技术，在所述隔离薄膜远离所述硅衬底的一面，生长所述外延层，完成所述晶体管外延结构中隔离薄膜与外延层的分次生长。

8.根据权利要求6所述的防止晶体管TGV刻蚀过度的方法，其特征在于，对所述晶体管外延结构进行TGV刻蚀，当刻蚀至所述隔离薄膜时，将剩余刻蚀时间缩短至预设的薄膜刻蚀时间的步骤包括：

采用氯基等离子体刻蚀技术，对所述晶体管外延结构由上至下进行TGV刻蚀，当检测到目标元素，且刻蚀速度在预设时间段内呈下降趋势时，确定当前刻蚀至所述隔离薄膜，进而将剩余刻蚀时间缩短至所述薄膜刻蚀时间；所述由上至下指从所述外延层远离所述隔离薄膜的一侧至隔离薄膜，所述目标元素由隔离薄膜的材料元素所确定。

9.根据权利要求7所述的防止晶体管TGV刻蚀过度的方法，其特征在于，所述一次生长采用以下任一中技术完成：化学气相沉积、分子束外延和物理气相沉积。

10.根据权利要求7所述的防止晶体管TGV刻蚀过度的方法，其特征在于，所述第一薄膜沉积技术为以下其中之一：物理气相沉积、离子辅助技术、离子注入、射频溅射、磁控溅射和化学气相沉积；

所述第二薄膜沉积技术为化学气相沉积、分子束外延和物理气相沉积中的其中一种。