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CN116935913A - 电容串结构、存储器装置及电子装置 - Google Patents

电容串结构、存储器装置及电子装置 Download PDF

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CN116935913A
CN116935913A CN202210381200.0A CN202210381200A CN116935913A CN 116935913 A CN116935913 A CN 116935913A CN 202210381200 A CN202210381200 A CN 202210381200A CN 116935913 A CN116935913 A CN 116935913A
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CN
China
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conductive plates
capacitor
string structure
coupled
memory device
Prior art date
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CN202210381200.0A
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陈重光
萧增辉
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Macronix International Co Ltd
Original Assignee
Macronix International Co Ltd
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Abstract

本发明提供一种电容串结构、存储器装置及电子装置。电容串结构包括多个导电板。导电板设置在存储器装置中。导电板相互堆叠，分别形成存储器装置中的多条字线，其中导电板中相邻的二者间形成电容。

Description

电容串结构、存储器装置及电子装置
技术领域
本发明是有关于一种电容串结构、存储器装置及电子装置，且特别是有关于一种在存储器装置的字线形成的电容串结构，以及基于电容结构所建构的电子装置。
背景技术
在存储器技术领域中，在存储器装置中设置电荷泵电路是一个必要的选择。电荷泵电路可以用来提升字线上字线电压，以启动存储单元的编程动作。
基于电荷泵电路需要设置相应的多个电容。而电容在集成电路的布局中，又需耗费大量的布局面积。因此，要如何节省集成电路内的电容的布局面积，为本领域技术人员的重要课题。
发明内容
本发明提供一种电容串结构，利用存储器装置中多条字线来形成，可减小电路布局所需的面积。
本发明提供一种存储器装置及电子装置，配合上述的电容串结构，可减小电路布局所需的面积。
本发明的电容串结构包括多个导电板。导电板设置在存储器装置中。导电板相互堆叠，分别形成存储器装置中的多条字线，其中导电板中相邻的二者间形成电容。
本发明的电子装置包括核心电路以及多个第一电容。核心电路耦接至第一电容。第一电容形成一电容串结构。电容串结构由多个导电板形成。导电板设置在存储器装置中。导电板相互堆叠，分别形成存储器装置中的多条字线，其中导电板中相邻的二者间形成各第一电容。
本发明的存储器装置包括多条字线以及电荷泵电路。各字线耦接至多个存储单元。字线分别由多个导电板所形成，导电板形成电容串结构。电荷泵电路耦接至电容串结构，根据多个时钟脉冲信号以针对该电容结构中的多个第一电容进行电荷泵操作以产生输出电压。
基于上述，本发明的电容串结构通过存储器装置中的相互堆叠的多条字线来形成。本发明的电容串结构可提供存储器装置以及电子装置来进行电荷存储以及转移的媒介。基于电容串结构是通过存储器装置中的相互堆叠的多条字线来形成，电容串结构不需占去额外的电路布局面积，有效降低电路成本。
附图说明
图1绘示本发明一实施例的电容串结构的示意图。
图2绘示本发明一实施例的电容串结构的示意图。
图3A至图3C分别绘示本发明实施例的电容串结构的不同实施方式的示意图。
图4绘示本发明一实施例的电子装置的示意图。
图5A至5E绘示本发明实施例的多个电子装置的示意图。
图6绘示本发明一实施例的存储器装置的示意图。
附图标记说明
100、600：存储器装置
200、310、320、420、520：电容串结构
331：等效电路
400：电荷泵电路
411～415、511～515：单元电路
500、501、502、503、504：电子装置
5011、5021、5031、5041：核心电路
52111：参考电压产生器
610：存储单元阵列
621～622：X驱动器
631～632：电荷泵电路
640：电容串结构
650：页缓冲器
660：周边电路
BUF1、BUF2：缓冲器
C1～C19、CG1～CG5、COUT、CD、C51～C54：电容
C31～C34：等效电容
CLK：时钟脉冲信号
GSL：共同源极线
ISP1～ISP4：介电层
IV1～IV4：反向器
N1～N5、M1～M5：端点
NP1～NP5：裸露部
P1～P4：时钟脉冲信号
PP1～PP10：突出部
R51、R52、R53：电阻
SSL：存储串选择线
T1～T10、TI1～TI8、M51～M55、MP1、MB1～MB5：晶体管
VCC、VB：基准电压
VOUT：输出电压
VSS：参考接地端
WL、WL1～WLN、WL(n)～WL(n+7)：字线
WL1～WL8：字线
WLP1～WLP5：导电板
WR1～WR8：传输导线
具体实施方式
请参照图1，图1绘示本发明一实施例的电容串结构的示意图。电容串结构中包括串联耦接的电容C1～C8。电容C1～C8由多个形成存储器装置100的字线WL1～WL8的导电板所形成。其中，在本实施例中，形成字线WL1～WL8的导电板依序堆叠。相邻的字线WL1以及WL2的二导电板形成电容C1；相邻的字线WL2以及WL3的二导电板形成电容C2；…；相邻的字线WL7以及WL8的二导电板形成电容C8。
本实施例中，存储器装置100可以为非易失式存储器(例如快闪存储器)或易失式存储器，没有一定的限制。
在本实施例中，存储器装置100为三维架构的存储器装置。存储器装置100中具有形成存储串选择线SSL以及共同源极线GSL的导电板。形成字线WL1～WL8的导电板依序设置在存储串选择线SSL以及共同源极线GSL的二导电板间。值得一提的，本发明实施例通过利用存储器装置100中形成字线WL1～WL8的导电板来形成包括电容C1～C8的电容串结构，可在不需要额外的布局面积下，产生电路中所需要的电容。
值得一提的，在存储器装置100中，形成字线WL1～WL8的导电板可以为具有孔串(string holes)的导电板或不具有孔串的导电板。本发明实施例中，用以形成字线WL1～WL8的导电板可以为不具有孔串的导电板，或也可以为具有孔串的导电板，没有固定的限制。
以下请参照图2，图2绘示本发明一实施例的电容串结构的示意图。电容串结构200由多个形成字线WL1～WL20的导电板所形成。其中字线WL1～WL20中，相邻的二的导电板分别形成电容C1～C19。在本实施例中，形成字线WL1、WL3以及WL5的第一导电板可通过传输导线WR1相互耦接至端点N1，形成字线WL2以及WL4的第二导电板则可通过传输导线WR2相互耦接至端点M1。如此一来，电容C1～C4可并联耦接在端点N1以及M1间。
另外，形成字线WL6、WL8以及WL10的第一导电板可通过传输导线WR3相互耦接至端点N3；形成字线WL7以及WL9的第二导电板则可通过传输导线WR4相互耦接至端点M3；形成字线WL11、WL13以及WL15的第一导电板可通过传输导线WR5相互耦接至端点N2；形成字线WL12以及WL14的第二导电板则可通过传输导线WR6相互耦接至端点M2；形成字线WL16、WL18以及WL20的第一导电板可通过传输导线WR7相互耦接至端点N4；形成字线WL17以及WL19的第二导电板则可通过传输导线WR8相互耦接至端点M4。上述的多个第一导电板彼此不直接相邻，多个第二导电板彼此也不直接相邻。
通过上述的耦接关系，可以使电容C6～C10并连耦接在端点M3以及N3间，使电容C11～C14并连耦接在端点M2以及N2间，以及使电容C15～C19并连耦接在端点M4以及N4间。而上述的端点M1、N1间的电容、端点M3、N3间的电容、端点M2、N2间的电容以及端点M4、N4间的电容则依序串联耦接。
附带一提的，本实施例中的字线WL1～WL20的数量仅只是说明用的范例，不用以限制本发明的范畴。本领域普通技术人员可根据存储器装置中所具有的实际的字线的个数来产生不同数量的电容，没有特定的限制。
此外，本实施例中，任二端点间并联的电容的数量是可以根据设计上的需求来进行调整的，并不限于本实施例中的四个。而通过调整二端点间并联的电容的数量，可以调整二端点间所提供的等效电容的大小。
以下请参照图3A至图3C，图3A至图3C分别绘示本发明实施例的电容串结构的不同实施方式的示意图。在图3A中，电容串结构310包括多个形成存储器装置的字线的导电板WLP1～WLP5以及多个介电层ISP1～ISP4。导电板WLP1～WLP5分别与介电层ISP1～IP4交错设置。其中，导电板WLP1、WLP2间、导电板WLP2、WLP3间、WLP3、WLP4间以及导电板WLP4、WLP5间可分形成电容。在本实施例中，导电板WLP1～WLP5相互堆叠成阶梯状，且导电板WLP1～WLP5分别具有裸露部NP1～NP5。
此外，电容串结构310并包括传输导线WR1以及WR2。传输导线WR1耦接至导电板WLP1、WLP3以及WLP5所分别具有的裸露部NP1、NP3以及NP5上。传输导线WR1并可耦接至端点M1。传输导线WR2则耦接至导电板WLP2以及WLP4所分别具有的裸露部NP2以及NP4上。传输导线WR2并可耦接至端点N1。通过传输导线WR1以及WR2，导电板WLP1～WLP5间所形成的电容可并联耦接在端点M1以及N1间。
在图3B中，电容串结构320包括导电板WLP1～WLP8。导电板WLP1～WLP8分别用以形成存储器装置中的字线WL(n)～WL(n+7)。导电板WLP1～WLP8相互交叠配置，相邻的二导电板WLP1～WLP8间并分别形成多个电容。导电板WLP1、WLP3、WLP5以及WLP7分别具有相互重叠的突出部PP1、PP3、PP5以及PP7，导电板WLP2、WLP4、WLP6以及WLP8则分别具有相互重叠的突出部PP2、PP4、PP6以及PP8。各个突出部PP1、PP3、PP5以及PP7与各个突出部PP2、PP4、PP6以及PP8则不相重叠。电容串结构320并包括传输导线WR1以及WR2。其中传输导线WR1耦接至突出部PP1、PP3、PP5以及PP7，而传输导线WR2则耦接至突出部PP2、PP4、PP6以及PP8。导电板WLP1～WLP8监所形成的多个电容可相互并联耦接。
在图3C中，电容串结构330包括形成存储器装置的字线的多个导电板WLP1～WLP5。导电板WLP1～WLP5可以阶梯状相互堆叠。在本实施方式中，传输导线WR1耦接至导电板WLP1以及导电板WLP5，且不直接连接至导电板WLP2以及WLP4(第三导电板)，且传输导线WR2则耦接至导电板WLP3，以形成等效电路331。其中，传输导线WR1另耦接至端点N1，传输导线WR2则另耦接至端点M1。
在等效电路331中，导电板WLP1、WLP2间形成的等效电容C31与导电板WLP2、WLP3间形成的等效电容C32相互串联耦接在端点N1以及M1间。导电板WLP3、WLP4间形成的等效电容C33与导电板WLP4、WLP5间形成的等效电容C34相互串联耦接在端点M1以及N1间。
通过图3C实施方式的耦接组态，端点N1以及M1间可具有相对多的电容相互串接。因此，可提升端点N1以及M1间的耐电压能力。
当然，图3C中使二端点N1以及M1间具有两个相互串连的电容的实施方式只是一个说明用的范例。设计者也可使二端点N1以及M1间具有三个或三个以上相互串连的电容。其中，二端点N1以及M1具有串接电容的数量，可以由设计者自行决定，没有特别的限制。
以下请参照图4，图4绘示本发明一实施例的电子装置的示意图。电子装置可以是电荷泵电路400。电荷泵电路400包括具有多个单元电路411～415的核心电路以及电容串结构420，其中电容串结构420系由多个字线WL的导电板间的电容所组成。单元电路411～415依序串联耦接，其中第一级的单元电路411接收基准电压VCC。单元电路411～415的输出端分别耦接至端点M1～M5。端点M5可以为电荷泵电路400的输出端并产生输出电压VOUT。单元电路411～414的输出端并分别耦接至次一级的单元电路412～415的输入端。
电容串结构420中，多个电容的另一端点N1、N3用以接收时钟脉冲信号P2；端点N2、N4用以接收时钟脉冲信号P3；端点N5则耦接至参考接地端VSS。时钟脉冲信号P3与时钟脉冲信号P2可具有不同的相位。时钟脉冲信号P3与时钟脉冲信号P2交错的使对应联接的电容的端点N1～N4，交错的在不相同的第一电压与第二电压间进行切换。
对应于电容串结构420中的多个电容的电压交错切换动作，单元电路411～415可进行电荷转移动作。电荷泵电路400可基于基准电压VCC，通过电压泵升动作，来产生数倍于基准电压VCC的输出电压VOUT。
值得一提的，在本实施例中，单元电路411～415可应用本领域普通技术人员熟知的多级形式的电荷泵电路中的电荷泵单元电路来实施，没有固定的限制。
关于电容串结构420的实施细节，在前述的多个实施例以及实施方式中已有详细的说明，在此恕不多赘述。
以下请参照图5A，图5A绘示本发明另一实施例的电子装置的示意图。电子装置可以为电荷泵电路500。电荷泵电路500包括具有多个单元电路511～515以及多个反向器IV1～IV4的核心电路，以及电容串结构520，其中电容串结构520系由多个字线WL的导电板间的电容所组成。在本实施例中，单元电路511包括晶体管T1、T2以及电容CG1；单元电路512包括晶体管T3、T4以及电容CG2；单元电路513包括晶体管T5、T6以及电容CG3；单元电路511包括晶体管T7、T8以及电容CG4；单元电路514包括晶体管T9、T10以及电容CG5。其中，第一级的单元电路511中，晶体管T1的第一端接收基准电压VCC，晶体管T1的控制端耦接至单元电路511的输出端并耦接至端点M1。晶体管T1的第二端耦接至晶体管T2的控制端。晶体管T2的第一端耦接至晶体管T1的第一端，晶体管T2的第二端则耦接至晶体管T1的控制端。此外，电容CG1的一端接收时钟脉冲信号P4，电容CG1的另一端耦接至晶体管T2的控制端。在第二级至最后一级的单元电路512～515中，其中的晶体管T3、T5、T7以及T9的第一端是耦接至前级单元电路511～514的输出端，而最后一级的单元电路515的输出端则用以产生输出电压VOUT。在第二级至最后一级的单元电路512～515中，电容CG2、CG4接收时钟脉冲信号P1，电容CG3、CG5则接收时钟脉冲信号P4。
此外，反向器IV1由晶体管TI1、TI2串接而成；反向器IV2由晶体管TI3、TI4串接而成；反向器IV3由晶体管TI5、TI6串接而成；以及，反向器IV4由晶体管T17、TI8串接而成。反向器IV1接收时钟脉冲信号P2并提供时钟脉冲信号P2的反向信号至端点N1；反向器IV2接收时钟脉冲信号P3并提供时钟脉冲信号P3的反向信号至端点N2；反向器IV3接收时钟脉冲信号P2并提供时钟脉冲信号P2的反向信号至端点N3；反向器IV4接收时钟脉冲信号P3并提供时钟脉冲信号P3的反向信号至端点N4。其中，时钟脉冲信号P1～P4分别具有不同的相位。
在本实施例中，晶体管T1～T10以及晶体管TI2、TI4、TI6、TI8可以均为N型晶体管。晶体管TI1、TI3、TI5、TI7可以为P型晶体管。
在图5B中，电子装置可以为双相位电荷泵电路501。双相位电荷泵电路501包括核心电路5011以及电容COUT，其中电容COUT为由存储器中的多个形成字线的导电板所形成的电容串结构。电容COUT耦接至核心电路5011的输出端。电容COUT的细节可参见图5A实施例的电容串结构520。核心电路5011包括相互串联的晶体管M51～M55。各晶体管M51～M55耦接成二极体的组态。晶体管M51接收基准电压VB，晶体管M52、M54通过电容C51、C53接收时钟脉冲信号CLK，晶体管M53、M55通过电容C52、C54接收反向时钟脉冲信号。核心电路5011泵升基准电压VB以核心电路5011的输出端产生输出电压VOUT。
图5C中，电子装置可以为电压调整器502。电压调整器502包括核心电路5021以及电容COUT，其中电容COUT为由存储器中的多个形成字线的导电板所形成的电容串结构。电容COUT耦接至核心电路5021的输出端。电容COUT的细节可参见图5A实施例的电容串结构520。核心电路5021包括参考电压产生器50211、放大器OP1、功率晶体管MP5以及电阻R51、R52。参考电压产生器50211可以是能带隙电压产生器，并用以提供参考电压至放大器OP1。电阻R51、R52用以分压输出电压VOUT以产生回授电压至放大器OP1。电压调整器502是低压降电压调整器。
图5D中，电子装置可以为时间延迟器503。时间延迟器503包括核心电路5031以及电容CD，其中电容CD为由存储器中的多个形成字线的导电板所形成的电容串结构。电容CD的细节可参见图5A实施例的电容串结构520。核心电路5031包括缓冲器BUF1、BUF2以及电阻R53。缓冲器BUF1、BUF2相互串联耦接，用以接收输入信号IN，并通过延迟输入信号IN以产生输出信号OUT。电阻R53耦接在缓冲器BUF1、BUF2间，电容CD则耦接在电阻R53与接地端间。时间延迟器503的时间延迟可由电阻R53以及电容CD来决定。
图5E中，电子装置可以为电压升压器504。电压升压器504包括核心电路5041以及电容COUT，其中电容COUT为由存储器中的多个形成字线的导电板所形成的电容串结构。电容COUT耦接至核心电路5041的输出端。电容COUT的细节可参见图5A实施例的电容串结构520。核心电路5041包括晶体管MB1～MB5以及电容CB1。晶体管MB1及MB2形成一反相器以接收时钟脉冲信号CLK并产生反相时钟脉冲信号。晶体管MB3～MB5形成多个开关，并用以通过升压基准电压VCC以产生输出电压VOUT。
在此请注意，由存储器中的多个形成字线的导电板所形成的电容串结构也可应用在其他任意的电路架构中。图5A至图5E的实施例仅只是说明用的范例，不用以限制本发明的范畴。
以下请参照图6，图6绘示本发明一实施例的存储器装置的示意图。存储器装置600为三维结构的存储器装置。存储器装置600包括存储单元阵列610、X驱动器621～622、电荷泵电路631～632、电容串结构640、页缓冲器650以及周边电路660。存储单元阵列610可以具有三维方式堆叠排列的多个存储单元。X驱动器621则可设置在存储单元阵列610的侧边。
此外，基于存储单元阵列610中的字线WL1～WLN的布局方向，电容串结构640可以形成在存储单元阵列610的另一侧边上。相对应电容串结构640的位置，全部的或部分的电荷泵电路631的元件可以被设置在相邻于电容串结构640的位置，并电容串结构640相耦接。在一些实施例中，电荷泵电路631也可设置在存储单元阵列610的下方。
在本实施例中，X驱动器621～622可以堆叠的方式，多层次的被堆叠在存储器装置600中。相对应的，电荷泵电路631～632也可多层次的被堆叠在存储器装置600中，并分别设置在X驱动器621～622的侧边。如此一来，电荷泵电路631～632可以不需要被设置在周边电路660的布局范围中，有效减低布局面积的需求。
附带一提的，本实施例中的页缓冲器650以及周边电路660可布局在存储器装置600的底部，并为存储单元阵列610所覆盖。此外，本实施例中的X驱动器621～622、页缓冲器650以及周边电路660皆可应用本领域普通技术人员所熟知的电路架构来实施，没有固定的限制。
关于电荷泵电路631以及电容串结构640的实施细节，在前述的实施例以及实施方式中已有详细的说明，在此恕不多赘述。
综上所述，本发明利用存储器装置中形成的字线导电板来形成电容串结构。在不额外占去三维的存储器装置中的布局面积的前提下，形成电容串结构。并且，本发明的存储器装置与电子装置可搭配上述的电容串结构来操作，以达到减小存储器装置的布局面积，与降低电路成本的目的。

Claims (20)

1.一种电容串结构，其特征在于，包括：
多个导电板，设置在一存储器装置中，这些导电板相互堆叠，分别形成该存储器装置中的多条字线，其中这些导电板中相邻的二者间形成一电容。
2.根据权利要求1所述的电容串结构，其特征在于，还包括：
多个介电层，分别与这些导电板交错设置。
3.根据权利要求1所述的电容串结构，其特征在于，这些导电板相互堆叠成一阶梯状，这些导电板分别具有多个裸露部，该电容串结构还包括：
一第一传输导线，电性连接至多个第一导电板的这些裸露部；以及
一第二传输导线，电性连接至多个第二导电板的这些裸露部。
4.根据权利要求1所述的电容串结构，其特征在于，这些导电板中，多个第一导电板具有相互重叠的多个第一突出部，多个第二导电板具有相互重叠的多个第二突出部，这些第一突出部与这些第二突出部不相重叠。
5.根据权利要求4所述的电容串结构，其特征在于，还包括：
一第一传输导线，电性连接至这些第一导电板的这些第一突出部；以及
一第二传输导线，电性连接至这些第二导电板的这些第二突出部。
6.根据权利要求4所述的电容串结构，其特征在于，这些第一导电板彼此不直接相邻，这些第二导电板彼此不直接相邻。
7.根据权利要求6所述的电容串结构，其特征在于，各该第一导电板与各该第二导电板间还包括至少一第三导电板。
8.一种电子装置，其特征在于，包括：
一核心电路；以及
多个第一电容，形成一电容串结构以耦接至该核心电路，该电容串结构由多个导电板形成，这些导电板设置在一存储器装置中，这些导电板相互堆叠，分别形成该存储器装置中的多条字线，其中这些导电板中相邻的二者间形成各该第一电容。
9.根据权利要求8所述的电子装置，其特征在于，这些导电板相互堆叠成一阶梯状，这些导电板分别具有多个裸露部，该电容串结构还包括：
一第一传输导线，电性连接至多个第一导电板的这些裸露部；以及
一第二传输导线，电性连接至多个第二导电板的这些裸露部。
10.根据权利要求8所述的电子装置，其特征在于，这些导电板中，多个第一导电板具有相互重叠的多个第一突出部，多个第二导电板具有相互重叠的多个第二突出部，这些第一突出部与这些第二突出部不相重叠。
11.根据权利要求10所述的电子装置，其特征在于，该电容串结构还包括：
一第一传输导线，电性连接至这些第一导电板的这些第一突出部；以及
一第二传输导线，电性连接至这些第二导电板的这些第二突出部。
12.根据权利要求10所述的电子装置，其特征在于，这些第一导电板不直接相邻，这些第二导电板不直接相邻。
13.根据权利要求8所述的电子装置，其特征在于，该电子装置为电荷泵电路、电压调整器、电压升压器或时间延迟器。
14.一种存储器装置，其特征在于，包括：
多条字线，各该字线耦接至多个存储单元，这些字线分别由多个导电板所形成，这些导电板形成一电容串结构；以及
一电荷泵电路，耦接至该电容串结构，根据多个时钟脉冲信号以针对该电容结构中的多个第一电容进行电荷泵操作以产生一输出电压。
15.根据权利要求14所述的存储器装置，其特征在于，该导电板相互堆叠成一阶梯状，这些导电板分别具有多个裸露部，该电容串结构还包括：
一第一传输导线，电性连接至多个第一导电板的这些裸露部；以及
一第二传输导线，电性连接至多个第二导电板的这些裸露部。
16.根据权利要求14所述的存储器装置，其特征在于，在这些导电板中，多个第一导电板具有相互重叠的多个第一突出部，多个第二导电板具有相互重叠的多个第二突出部，这些第一突出部与这些第二突出部不相重叠，
该电容串结构还包括：
一第一传输导线，电性连接至这些第一导电板的这些第一突出部；以及
一第二传输导线，电性连接至这些第二导电板的这些第二突出部。
17.根据权利要求16所述的存储器装置，其特征在于，这些第一导电板不直接相邻，这些第二导电板不直接相邻。
18.根据权利要求14所述的存储器装置，其特征在于，该电荷泵电路包括：
多个单元电路，其中这些单元电路相互串接，各该单元电路受控于一第二时钟脉冲信号及一第四时钟脉冲信号，或受控于一第一时钟脉冲信号及一第三时钟脉冲信号；以及
这些第一电容，其中各该第一电容的第一端接收该第二时钟脉冲信号、该第三时钟脉冲信号或参考接地电压，各该电容的第二端耦接至对应的各该单元电路的输出端。
19.根据权利要求18所述的存储器装置，其特征在于，各该单元电路包括：
一第一晶体管，具有第一端接收一基准电压或耦接至前级的单元电路输出端，该第一晶体管的控制端耦接至各该单元电路的输出端；
一第二晶体管，具有第一端耦接至该第一晶体管的第一端，该第二晶体管的控制端耦接至该第一晶体管的第二端，该第二晶体管的第二端耦接至各该单元电路的输出端；以及
一第二电容，具有第一端接收该第四时钟脉冲信号，该第二电容的第二端耦接至该第二晶体管的控制端。
20.根据权利要求19所述的存储器装置，其特征在于，还包括：
一存储单元阵列，具有三维方式堆叠排列的这些存储单元；以及
一X驱动器，相邻设置在该存储单元阵列的一第一侧边，
其中该电荷泵电路形成在该存储单元阵列下，并与该电容串结构相耦接。
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