CN116896867A

CN116896867A - 半导体存储器装置

Info

Publication number: CN116896867A
Application number: CN202211673253.6A
Authority: CN
Inventors: 安濬爀; 郑宇陈; 金熙中
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2022-04-05
Filing date: 2022-12-26
Publication date: 2023-10-17
Also published as: KR20230143478A; US12432909B2; TW202341430A; US20230320080A1; TWI829436B

Abstract

提供了一种半导体存储器装置。所述半导体存储器装置包括：有源部分，由器件隔离图案限定，有源部分包括位于有源部分的中心部分的第一杂质区域和位于有源部分的端部部分的第二杂质区域；字线，设置在有源部分上并沿第一方向延伸；位线，设置在字线上并沿与第一方向交叉的第二方向延伸；位线接触件，设置在位线和有源部分的第一杂质区域之间；存储节点垫，设置在有源部分的第二杂质区域上；以及存储节点接触件，设置在存储节点垫上并且设置在位线的一侧。

Description

半导体存储器装置

本申请基于于2022年4月5日在韩国知识产权局提交的第10-2022-0042425号韩国专利申请并要求该韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。

技术领域

本公开的示例实施例涉及半导体存储器装置及其制造方法。

背景技术

半导体存储器装置由于它们的小尺寸、多功能性能和/或低成本特性而被认为是电子工业中的重要元件。随着电子工业的发展，对具有更高集成度的半导体存储器装置的需求日益增加。为了提高半导体存储器装置的集成度，需要减小构成半导体存储器装置的图案的线宽。然而，需要新的且昂贵的曝光技术来减小图案的线宽，因此，提高半导体存储器装置的集成度变得困难。因此，为了克服提高半导体存储器装置的集成度的困难，近来正在研究各种新技术。

在传统的动态随机存取存储器(DRAM)装置中，为了在存储节点接触件和XP多晶硅之间实现金属接触(即，减小电阻)，需要将XP多晶硅的杂质浓度保持为高值。这导致XP多晶硅中的杂质扩散到基底的有源部分中，从而引起栅极诱导漏极泄漏(GIDL)问题。

发明内容

提供了一种具有改善的可靠性的半导体存储器装置。

提供了一种制造具有改善的可靠性的半导体存储器装置的方法。

另外的方面将在下面的描述中部分地阐述，并且部分地，通过该描述将是清楚的，或者可以通过实践所给出的实施例而获知。

根据示例实施例的一方面，半导体存储器装置可以包括：有源部分，由器件隔离图案限定，有源部分包括位于有源部分的中心部分处的第一杂质区域和位于有源部分的端部部分处的第二杂质区域；字线，设置在有源部分上并沿第一方向延伸；位线，设置在字线上并沿与第一方向交叉的第二方向延伸；位线接触件，设置在位线和有源部分的第一杂质区域之间；存储节点垫，设置在有源部分的第二杂质区域上；存储节点接触件，设置在存储节点垫上并且设置在位线的一侧；以及欧姆接触层，设置在第一杂质区域与位线之间的第一区域和第二杂质区域与存储节点接触件之间的第二区域中的至少一个区域中，其中，欧姆接触层可以包括二维材料。

根据示例实施例的一方面，半导体存储器装置可以包括：有源部分，由器件隔离图案限定，有源部分包括第一杂质区域和第二杂质区域；字线，设置在有源部分上并沿第一方向延伸；位线，设置在字线上并沿与第一方向交叉的第二方向延伸；位线接触件，设置在位线和有源部分的第一杂质区域之间；存储节点垫，设置在有源部分的第二杂质区域上；以及存储节点接触件，设置在存储节点垫上并且设置在位线的一侧。位线接触件和存储节点垫可以包括金属材料，位线接触件可以与有源部分的第一杂质区域竖直地间隔开，并且存储节点垫可以与有源部分的第二杂质区域竖直地间隔开。

根据示例实施例的一方面，半导体存储器装置可以包括：器件隔离图案，限定包括第一杂质区域和第二杂质区域的有源部分；字线，沿第一方向延伸以与有源部分交叉；位线，与第一杂质区域竖直地叠置，位线设置在字线上，并且沿与第一方向交叉的第二方向延伸；位线接触件，设置在位线和第一杂质区域之间；位线覆盖图案，在位线接触件上；存储节点垫，在第二杂质区域上；第一欧姆接触层，在存储节点垫上；存储节点接触件，设置在位线的一侧并与第一欧姆接触层相邻；接合垫，在存储节点接触件上；间隙填充绝缘图案，设置在存储节点垫和位线接触件之间；以及位线间隔件，设置在位线和存储节点接触件之间。第一欧姆接触层可以包括石墨烯、过渡金属二硫属化物和黑磷中的至少一种。

附图说明

通过以下结合附图的描述，本公开的某些示例实施例的上述和其他方面、特征和优点将更清楚，在附图中：

图1是示出根据示例实施例的半导体存储器装置的图；

图2A是根据示例实施例的沿着图1的线A-A'截取的剖视图；

图2B是根据示例实施例的沿着图1的线B-B'截取的剖视图；

图2C是根据示例实施例的沿着图1的线A-A'截取的剖视图；

图3A、图3B、图3C、图3D、图3E、图3F、图3G、图3H、图3I、图3J和图3K是顺序地示出根据示例实施例的制造半导体存储器装置的工艺的剖视图；

图4A和图4B是示出根据示例实施例的半导体存储器装置的分别沿着图1的线A-A'和线B-B'截取的剖视图；

图5是示出根据示例实施例的制造图4A的半导体存储器装置的工艺的剖视图；

图6A和图6B是示出根据示例实施例的半导体存储器装置的分别沿着图1的线A-A'和B-B'截取的剖视图；

图7A和图7B是示出根据示例实施例的制造图6A的半导体存储器装置的工艺的剖视图；

图8是示出根据公开的实施例的半导体存储器装置的沿着图1的线A-A'截取的剖视图；

图9是示出根据示例实施例的制造图8的半导体存储器装置的工艺的剖视图；

图10是示出根据示例实施例的半导体存储器装置的沿着图1的线A-A'截取的剖视图，；

图11是示出根据示例实施例的制造图10的半导体存储器装置的工艺的剖视图；

图12是示出根据示例实施例的半导体存储器装置的沿着图1的线A-A'截取的剖视图；

图13是示出了根据示例实施例的制造图12的半导体存储器装置的工艺的剖视图；

图14是示出根据示例实施例的半导体存储器装置的沿着图1的线A-A'截取的剖视图；

图15是示出了根据示例实施例的制造图14的半导体存储器装置的工艺的剖视图；

图16A和图16B是示出根据示例实施例的半导体存储器装置的分别沿着图1的线A-A'和线B-B'截取的剖视图；以及

图17是示出根据示例实施例的制造图16A的半导体存储器装置的工艺的剖视图。

具体实施方式

现在将参照附图更充分地描述公开的示例实施例，在附图中示出了示例实施例。

图1是示出根据示例实施例的半导体存储器装置的图。图2A是根据示例实施例的沿着图1的线A-A'截取的剖视图。图2B是根据示例实施例的沿着图1的线B-B'截取的剖视图。

参照图1、图2A和图2B，半导体存储器装置100可以包括基底301。在实施例中，半导体存储器装置100可以是易失性存储器(诸如动态随机存取存储器(DRAM)装置和静态RAM(SRAM))或者非易失性存储器(诸如相变RAM(PRAM)、磁性RAM(MRAM)、电阻RAM(ReRAM)、铁电RAM(FRAM)、NOR闪存等)。

基底301可以由半导体材料形成或者包括半导体材料。例如，基底301可以是硅基底、锗基底或硅锗基底。器件隔离图案302可以设置在基底301中以限定有源部分ACT。每个有源部分ACT可以具有隔离的形状。当在平面图中观察时，每个有源部分ACT可以是沿第一方向X1延伸的条形部分。有源部分ACT可以对应于基底301的由器件隔离图案302包围的部分。有源部分ACT可以布置为在第一方向X1上彼此平行，并且每个有源部分ACT可以设置为具有位于另一有源部分ACT的中心附近的端部。在实施例中，器件隔离图案302可以由氧化硅、氮氧化硅和氮化硅中的至少一种形成或者包括氧化硅、氮氧化硅和氮化硅中的至少一种，并且可以具有单层结构或多层结构。

字线WL可以设置为与有源部分ACT交叉。字线WL可以设置在形成在器件隔离图案302和有源部分ACT中的凹槽中。字线WL可以平行于与第一方向X1交叉的第二方向X2。字线WL可以由导电材料形成或者包括导电材料。栅极介电层307可以设置在每个凹槽的内表面和每条字线WL之间。凹槽可以形成为在器件隔离图案302中具有相对大的深度并且在有源部分ACT中具有相对小的深度。栅极介电层307可以由热氧化物、氧化硅、氮氧化硅和高k电介质中的至少一种形成或者包括热氧化物、氧化硅、氮氧化硅和高k电介质中的至少一种。每条字线WL可以具有不平坦的底表面。

位于每对字线WL之间的第一杂质区域3d可以设置在每个有源部分ACT的一部分中，并且一对第二杂质区域3b可以分别设置在每个有源部分ACT的相对的边缘区域中。第一杂质区域3d可以对应于公共源极区域，并且第二杂质区域3b可以对应于漏极区域。每条字线WL以及与其相邻的第一杂质区域3d和第二杂质区域3b可以构成晶体管。由于字线WL设置在凹槽GR中，因此可以在有限的平面区域内增加字线WL下方的沟道区域的沟道长度。

字线WL的顶表面可以低于有源部分ACT的顶表面。字线覆盖图案310可以设置在每条字线WL上。字线覆盖图案310可以具有在字线WL的长度方向上延伸的线形，并且可以覆盖字线WL的整个顶表面。字线覆盖图案310可以在字线WL上填充凹槽。字线覆盖图案310可以由例如氮化硅形成或者包括例如氮化硅。栅极介电层307可以延伸到字线覆盖图案310和器件隔离图案302之间的区域以及字线覆盖图案310和基底301之间的区域中。

位线BL可以设置在基底301上。位线BL可以被设置为与字线覆盖图案310和字线WL交叉。如图2A中所示，位线BL可以平行于与第一方向X1和第二方向X2交叉的第三方向X3。在下文中，垂直于第一方向X1、第二方向X2和第三方向X3的方向将被称为第四方向X4。位线BL可以包括顺序堆叠的位线扩散防止图案331和位线互连图案333。位线扩散防止图案331可以由钛、氮化钛、氮化钛硅、钽、氮化钽和氮化钨中的至少一种形成或者包括钛、氮化钛、氮化钛硅、钽、氮化钽和氮化钨中的至少一种。位线互连图案333可以由例如金属材料(例如，钨、钛、铝、铜、钌、铱或钼)中的至少一种形成或者包括例如金属材料(例如，钨、钛、铝、铜、钌、铱或钼)中的至少一种。位线覆盖图案337可以设置在每条位线BL上。位线覆盖图案337可以由绝缘材料(例如，氮化硅)形成或者包括绝缘材料(例如，氮化硅)。

存储节点垫XP可以设置在具有第二杂质区域3b的有源部分ACT上。存储节点垫XP可以由掺杂的多晶硅形成或者包括掺杂的多晶硅。

垫分离图案38可以介于存储节点垫XP之间。垫分离图案38可以由例如氮化硅形成或者包括例如氮化硅。

层间绝缘图案420可以包括顺序堆叠的第一层间绝缘图案407和第二层间绝缘图案409。第二层间绝缘图案409的侧表面可以与位线BL的侧表面对齐。第一层间绝缘图案407在第二方向X2上的宽度可以大于第二层间绝缘图案409在第二方向X2上的宽度。第一层间绝缘图案407的侧表面可以与第一间隔件323的侧表面对齐。第一层间绝缘图案407和第二层间绝缘图案409可以由相对于彼此具有蚀刻选择性的绝缘材料形成或者包括相对于彼此具有蚀刻选择性的绝缘材料。例如，第一层间绝缘图案407和第二层间绝缘图案409可以由不同的材料形成或者包括不同的材料。在实施例中，第一层间绝缘图案407可以由氧化硅形成或者包括氧化硅。第二层间绝缘图案409可以由氮化硅形成或者包括氮化硅。

位线接触件DC可以设置在与位线BL交叉的凹陷区域R中。位线接触件DC可以由多晶硅形成或者包括多晶硅。位线接触件DC可以由掺杂或未掺杂的多晶硅形成或者包括掺杂或未掺杂的多晶硅。位线接触件DC可以将第一杂质区域3d电连接到位线BL。下部的间隙填充绝缘图案341可以设置在凹陷区域R的未设置位线接触件DC的部分中。下部的间隙填充绝缘图案341可以由氮化硅或氮氧化硅形成或者包括氮化硅或氮氧化硅。

位线BL的侧表面和位线覆盖图案337的侧表面可以被位线间隔件SP覆盖。位线间隔件SP可以包括间隔件衬垫321、第一间隔件323和第二间隔件325。间隔件衬垫321、第一间隔件323和第二间隔件325中的每个可以独立地由氧化硅、氮化硅、氮氧化硅和碳氧化硅中的一种形成或者包括氧化硅、氮化硅、氮氧化硅和碳氧化硅中的一种。

在实施例中，间隔件衬垫321和第一间隔件323可以由相同的材料(例如，氧化硅)形成或者包括相同的材料(例如，氧化硅)。可选地，间隔件衬垫321可以具有相对于第一间隔件323具有蚀刻选择性的材料，在这种情况下，间隔件衬垫321可以由氮化硅形成或者包括氮化硅，并且第一间隔件323可以由氧化硅形成或者包括氧化硅。

第二间隔件325可以由相对于第一间隔件323具有蚀刻选择性的绝缘材料(例如，氮化硅)形成或者包括相对于第一间隔件323具有蚀刻选择性的绝缘材料(例如，氮化硅)。

间隔件衬垫321可以延伸以共形地覆盖凹陷区域R的底表面的一部分、凹陷区域R的侧表面、位线接触件DC的侧表面和存储节点垫XP的侧表面。间隙填充绝缘图案341可以位于间隔件衬垫321上以填充凹陷区域R。第二间隔件325可以具有比第一间隔件323的底端低的底端。

多个节点分离图案可以设置在相邻的位线间隔件SP之间。在位线间隔件SP之间，节点分离图案可以被布置为形成单列并且彼此间隔开。节点分离图案可以与字线WL叠置。存储节点接触孔BCH可以被限定在位线间隔件SP之间以及节点分离图案之间。节点分离图案可以由绝缘材料(例如，氧化硅)形成或者包括绝缘材料(例如，氧化硅)。

存储节点接触件BC可以介于相邻的位线BL之间。存储节点接触件BC可以被构造在相邻位线BL之间的存储节点接触孔BCH中。

存储节点接触件BC可以包括接触金属图案311和被设置为包围接触金属图案311的侧表面和底表面的接触扩散防止图案313。接触扩散防止图案313可以被设置为共形地覆盖存储节点接触孔BCH的侧表面和底表面。接触金属图案311和接触扩散防止图案313都可以由金属材料中的至少一种形成或者包括金属材料中的至少一种。接触扩散防止图案313可以由例如钛、氮化钛、氮化钛硅、钽、氮化钽和氮化钨中的至少一种形成或者包括例如钛、氮化钛、氮化钛硅、钽、氮化钽和氮化钨中的至少一种。接触金属图案311可以由金属材料(例如，钨、铝和铜)中的至少一种形成或者包括金属材料(例如，钨、铝和铜)中的至少一种。接触扩散防止图案313可以具有倒圆的(rounded，或“圆形的”)底表面。接触金属图案311可以具有倒圆的底表面。

第一欧姆接触层309可以介于存储节点接触件BC和存储节点垫XP之间。例如，第一欧姆接触层309可以由二维材料中的至少一种形成或者包括二维材料中的至少一种。二维材料可以指其中原子被布置为形成单层的材料。在实施例中，二维材料可以包括石墨烯、过渡金属二硫属化物(TMDC)和黑磷(BP)中的至少一种。第一欧姆接触层309可以具有倒圆的剖面。可选地，第一欧姆接触层309可以具有倒圆的底表面。与第一欧姆接触层309接触的存储节点垫XP的接触表面(或顶表面)也可以具有倒圆的形状。

第一欧姆接触层309可以由二维材料(例如，石墨烯)形成或者包括二维材料(例如，石墨烯)。在这种情况下，第一欧姆接触层309可以具有低肖特基势垒和低电阻。在第一欧姆接触层309介于第二杂质区域3b上的存储节点接触件BC和存储节点垫XP之间的情况下，由于第一欧姆接触层309的低电阻，可以不需要将存储节点垫XP保持在高杂质浓度。结果，在此公开的半导体存储器装置可以防止存储节点垫XP中的杂质扩散到第二杂质区域3b中，从而改善半导体存储器装置100的可靠性。

接合垫LP可以分别设置在存储节点接触件BC上。当在平面图中观察时，接合垫LP可以彼此间隔开并且可以具有隔离的岛状。可以设置六个接合垫LP以形成包围一个接合垫LP的正六边形形状。接合垫LP可以被布置为形成蜂窝形状。

数据存储图案DSP可以分别设置在接合垫LP上。数据存储图案DSP可以是包括底电极、介电层和顶电极的电容器。在这种情况下，半导体存储器装置100可以是DRAM装置。可选地，数据存储图案DSP可以包括磁隧道结图案。在这种情况下，半导体存储器装置100可以是MRAM装置。在实施例中，数据存储图案DSP可以由相变材料或可变电阻材料形成或者包括相变材料或可变电阻材料。在这种情况下，半导体存储器装置100可以是PRAM装置或ReRAM装置。

在图2B中所示的剖面B-B'中，接触绝缘图案DCL可以介于设置在位线BL下方的位线接触件DC和字线覆盖图案310之间。接触绝缘图案DCL可以包括第一接触绝缘图案403和第二接触绝缘图案405。第一接触绝缘图案403可以与字线覆盖图案310的侧表面和层间绝缘图案420的侧表面接触，字线覆盖图案310的侧表面和层间绝缘图案420的侧表面为下面将描述的接触孔DCH的侧表面。第二接触绝缘图案405可以与位线接触件DC的侧表面接触。第一接触绝缘图案403可以覆盖第二接触绝缘图案405的底表面。第一接触绝缘图案403和第二接触绝缘图案405可以由彼此不同的材料形成或者包括彼此不同的材料。例如，第一接触绝缘图案403可以由氮化硅形成或者包括氮化硅，并且第二接触绝缘图案405可以由氧化硅形成或者包括氧化硅。

图2C是根据示例实施例的沿着图1的线A-A'截取的剖视图。图2C的半导体存储器装置可以具有与参照图1、图2A和图2B描述的特征基本相同的特征，因此，可以省略其重复描述。

参照图2C，当在第二方向X2上测量半导体存储器装置100时，位线接触件DC的下部的宽度可以大于上部的宽度。位线接触件DC的下部可以完全覆盖第一杂质区域3d。位线接触件DC可以在下部附近具有倒圆的部分。因此，间隔件衬垫321的下部也可以是倒圆的。

第一接触绝缘图案403可以介于器件隔离图案302和间隙填充绝缘图案341之间。第一接触绝缘图案403的端部可以与位线接触件DC相邻，并且对向的端部可以与存储节点垫XP相邻。间隔件衬垫321的一部分可以介于第一接触绝缘图案403和间隙填充绝缘图案341之间。

图3A、图3B、图3C、图3D、图3E、图3F、图3G、图3H、图3I、图3J和图3K是顺序地示出根据示例实施例的制造半导体存储器装置的工艺的剖视图。

参照图3A，可以在基底301中形成器件隔离图案302。因此，可以限定有源部分ACT。详细地，可以在基底301中形成器件隔离沟槽，并且可以形成器件隔离图案302以填充器件隔离沟槽。

可以将有源部分ACT和器件隔离图案302图案化以形成凹槽。可以分别在凹槽中形成字线WL(例如，见图2B)。每对字线WL可以形成为与每个有源部分ACT交叉。在形成字线WL之前，可以在凹槽的内表面上形成栅极介电层。字线WL可以凹陷以具有低于有源部分ACT的顶表面的顶表面。可以在基底301上形成绝缘层(例如，氮化硅层)以填充凹槽，并且可以对绝缘层(例如，氮化硅层)进行蚀刻以在每条字线WL上形成字线覆盖图案310。通过使用字线覆盖图案310和器件隔离图案302作为掩模将杂质注入到有源部分ACT中，可以形成第一杂质区域3d和第二杂质区域3b。

可以在基底301上形成导电层。在实施例中，导电层可以是掺杂的多晶硅层。可以对导电层进行蚀刻以形成导电图案20p及其间的间隙区域。可以形成间隙区域以部分地暴露器件隔离图案302、有源部分ACT和栅极介电层。可以形成垫分离层以填充间隙区域，并且可以执行回蚀工艺以在间隙区域中形成垫分离图案38。当在平面图中观察时，垫分离图案38可以具有格子形状。

参照图3B，可以在导电图案20p和垫分离图案38上顺序地堆叠第一层间绝缘层至第三层间绝缘层。在实施例中，第一层间绝缘层可以由氧化硅形成或者包括氧化硅，第二层间绝缘层可以由氮化硅形成或者包括氮化硅，并且第三层间绝缘层可以由氧化硅形成或者包括氧化硅。可以在第三层间绝缘层上形成掩模图案430。掩模图案430的厚度可以大于第一层间绝缘层、第二层间绝缘层和第三层间绝缘层的总厚度。掩模图案430可以由多晶硅或氮化硅形成或者包括多晶硅或氮化硅。

通过使用掩模图案430作为蚀刻掩模对第一杂质区域3d上的第一层间绝缘层、第二层间绝缘层和第三层间绝缘层进行蚀刻，可以形成接触孔DCH以暴露第一杂质区域3d。作为对第一层间绝缘层、第二层间绝缘层和第三层间绝缘层进行蚀刻的结果，可以形成包括第一层间绝缘图案407、第二层间绝缘图案409和第三层间绝缘图案411的层间绝缘图案420。与垫分离图案38相邻的导电图案20p也可以被蚀刻以形成存储节点垫XP。

参照图3C，可以在基底301上顺序地且共形地形成接触绝缘层和牺牲层，并且可以对接触绝缘层和牺牲层执行各向异性蚀刻工艺，以形成顺序地覆盖接触孔DCH的内侧表面的第一接触绝缘图案403和第二接触绝缘图案405。第一接触绝缘图案403和第二接触绝缘图案405可以由相对于彼此具有蚀刻选择性的材料形成或者包括相对于彼此具有蚀刻选择性的材料。例如，第一接触绝缘图案403可以由氮化硅形成或者包括氮化硅，并且第二接触绝缘图案405可以由氧化硅形成或者包括氧化硅。此后，可以在第二接触绝缘图案405上形成多晶硅间隔件333a。详细地，可以通过形成多晶硅衬垫并对多晶硅衬垫进行蚀刻来形成多晶硅间隔件333a。

此后，可以在基底301上形成多晶硅层PSL。多晶硅层PSL可以掺杂有杂质。多晶硅层PSL可以填充接触孔DCH。

参照图3D，可以通过回蚀工艺去除多晶硅层PSL的至少一部分。作为多晶硅层PSL的蚀刻工艺的结果，可以形成多晶硅图案PSP。

可以去除掩模图案430，并且可以去除第三层间绝缘图案411。另外，可以执行湿法清洁或蚀刻工艺以去除第一接触绝缘图案403和第二接触绝缘图案405的突出部分。

参照图3E，可以顺序地形成位线扩散阻挡层331L、位线互连层333L和位线覆盖层337L。位线扩散阻挡层331L可以形成为具有与多晶硅图案PSP的顶表面和第二层间绝缘图案409的顶表面共面的底表面。

参照图3F，可以对位线覆盖层337L、位线互连层333L和位线扩散阻挡层331L进行顺序地蚀刻以暴露第二层间绝缘图案409的顶表面并形成位线覆盖图案337和位线BL。在位线BL下方，可以存在填充接触孔DCH的多晶硅图案PSP。多晶硅图案PSP可以被称为初始位线接触件PSP。可以形成第一保护间隔件413和第二保护间隔件415以顺序地覆盖位线覆盖图案337的侧表面和位线BL的侧表面。第一保护间隔件413和第二保护间隔件415可以由相对于彼此具有蚀刻选择性的材料形成或者包括相对于彼此具有蚀刻选择性的材料。第二保护间隔件415可以由与第二接触绝缘图案405相同的材料形成或者包括与第二接触绝缘图案405相同的材料。第一保护间隔件413可以由相对于位线覆盖图案337和第二层间绝缘图案409具有蚀刻选择性的材料形成或者包括由相对于位线覆盖图案337和第二层间绝缘图案409具有蚀刻选择性的材料。在实施例中，第一保护间隔件413可以由碳氧化硅形成或者包括碳氧化硅。

参照图3G，可以去除第二接触绝缘图案405以在初始位线接触件PSP和第一接触绝缘图案403之间形成空隙区域VD。在该步骤中，也可以去除由与第二接触绝缘图案405相同的材料形成的第二保护间隔件415。因此，第一保护间隔件413的侧表面可以被暴露。第一保护间隔件413可以保护位线覆盖图案337和位线BL。

参照图3G和图3H，可以去除第一保护间隔件413。通过使用位线覆盖图案337作为蚀刻掩模对初始位线接触件PSP进行蚀刻，可以形成位线接触件DC。由于空隙区域VD的存在，用于蚀刻初始位线接触件PSP的蚀刻剂可以被容易地供应到接触孔DCH中，因此，位线接触件DC可以形成为具有均匀的宽度，而与竖直高度无关。第一接触绝缘图案403可以保护存储节点垫XP并且可以防止存储节点垫XP被蚀刻。在实施例中，可以在蚀刻工艺期间去除覆盖存储节点垫XP的侧表面的第一接触绝缘图案403。在蚀刻工艺期间，也可以对第二层间绝缘图案409进行蚀刻以暴露第一层间绝缘图案407的顶表面。

参照图3I，可以在基底301上形成间隔件衬垫321，以共形地覆盖具有位线接触件DC的结构。可以在间隔件衬垫321上形成绝缘间隙填充层(未示出)以填充接触孔DCH。通过对绝缘间隙填充层执行回蚀工艺，可以在接触孔DCH中形成间隙填充绝缘图案341。可以在基底301上共形地形成第一间隔件层，并且可以对第一间隔件层进行回蚀以形成覆盖间隔件衬垫321的侧表面的第一间隔件323。还可以对第一层间绝缘图案407进行蚀刻以暴露存储节点垫XP的顶表面。另外，可以部分地暴露间隙填充绝缘图案341和间隔件衬垫321。可以在基底301上共形地形成第二间隔层，并且可以对第二间隔层进行回蚀，以形成覆盖第一间隔件323的侧表面的第二间隔件325。结果，可以形成位线间隔件SP。可以在基底301上形成牺牲间隙填充层以填充位线BL之间的空间，因此可以在位线BL之间形成牺牲间隙填充图案42。在实施例中，牺牲间隙填充图案42可以由氧化硅、原硅酸四乙酯和东燃硅氮烷中的至少一种形成或者包括氧化硅、原硅酸四乙酯和东燃硅氮烷中的至少一种。牺牲间隙填充图案42可以与存储节点垫XP叠置。可以在基底301的顶表面上形成节点分离层以填充节点分离孔，然后可以对节点分离层进行回蚀以形成节点分离图案。节点分离图案可以由例如氧化硅形成或者包括例如氧化硅。

参照图3J，可以去除介于位线BL之间的牺牲间隙填充图案42，以暴露间隙填充绝缘图案341和存储节点垫XP。可以执行蚀刻工艺以对间隙填充绝缘图案341和位线BL之间的存储节点垫XP的部分进行蚀刻，结果，可以形成存储节点接触孔BCH以暴露存储节点垫XP。

参照图3K，可以在存储节点垫XP上和存储节点接触孔BCH中形成第一欧姆接触层309。可以通过沉积工艺形成第一欧姆接触层309。详细地，可以通过化学气相沉积(CVD)方法、物理气相沉积(PVD)方法或原子层沉积(ALD)方法形成第一欧姆接触层309。第一欧姆接触层309可以由二维材料形成或者包括二维材料。作为示例，二维材料可以包括石墨烯、过渡金属二硫属化物和黑磷中的至少一种。

参照图3K和图2A，可以在基底301上共形地形成接触扩散阻挡层，并且可以在接触扩散阻挡层上形成接触金属层以填充存储节点接触孔BCH。接触扩散阻挡层和接触金属层都可以由金属材料中的至少一种形成或者包括金属材料中的至少一种，并且可以通过在比退火工艺中(例如，在约1000℃的温度下)的温度低的温度(例如，几百摄氏度，特别是约300℃-400℃)下执行的沉积工艺形成，在这种情况下，在此公开的工艺可以降低发生工艺故障的概率和/或防止发生工艺故障。

此后，可以执行CMP工艺以暴露位线覆盖图案337的顶表面并形成接触扩散防止图案313和接触金属图案311。接触扩散防止图案313可以包括接触扩散阻挡层的一部分。接触金属图案311可以包括接触金属层的一部分。接触扩散防止图案313和接触金属图案311可以形成存储节点接触件BC。可以在存储节点接触件BC和位线覆盖图案337上形成导电层，然后可以对导电层进行蚀刻以形成接合垫LP和接合垫LP之间的沟槽。可以通过利用绝缘层填充沟槽并对绝缘层执行回蚀或CMP工艺来形成接合垫分离图案LPS。可以在接合垫LP上形成数据存储图案DSP。因此，可以制造出半导体存储器装置100。

图4A和图4B是示出根据示例实施例的半导体存储器装置的分别沿着图1的线A-A'和线B-B'截取的剖视图。根据图4A和图4B的半导体存储器装置可以具有与参照图1、图2A和图2B描述的特征基本相同的特征，因此，可以省略其重复描述。

参照图4A和图4B，根据公开的实施例的半导体存储器装置110还可以包括介于位线接触件DC和第一杂质区域3d之间的第二欧姆接触层350。根据公开的实施例，位线接触件DC可以由金属材料中的至少一种形成或者包括金属材料中的至少一种。例如，位线接触件DC可以由钨、钛、铝、铜、钌、铱和钼中的至少一种形成或者包括钨、钛、铝、铜、钌、铱和钼中的至少一种。

第二欧姆接触层350可以介于第一杂质区域3d和位线接触件DC之间。第二欧姆接触层350的侧表面可以与接触绝缘图案DCL的侧表面相邻。第一杂质区域3d和位线接触件DC可以在第四方向X4上由于介于其间的第二欧姆接触层350而彼此间隔开。

类似于第一欧姆接触层309，第二欧姆接触层350可以由二维材料形成或者包括二维材料。第二欧姆接触层350可以由石墨烯、过渡金属二硫属化物和BP中的至少一种形成或者包括石墨烯、过渡金属二硫属化物和BP中的至少一种。

由于位线接触件DC包括金属材料，并且第二欧姆接触层350介于第一杂质区域3d和位线接触件DC之间，因此可以降低包括杂质区域的电流路径的电阻。因此，可以改善半导体存储器装置110的可靠性。

图5是示出根据示例实施例的制造图4A的半导体存储器装置的工艺的剖视图。

参照图3C和图5，在接触孔DCH的侧表面上形成第一接触绝缘图案403、第二接触绝缘图案405和多晶硅间隔件333a之后，可以形成第二欧姆接触层350以覆盖接触孔DCH的底表面。可以在第二欧姆接触层350上形成多晶硅层PSL。可以通过形成第二欧姆接触层并对其执行回蚀工艺来形成第二欧姆接触层350。第二欧姆接触层350可以形成为具有与第一接触绝缘图案403的侧表面和第二接触绝缘图案405的侧表面相邻的侧表面。可以以与参照图3D至图3K描述的工艺基本相同的方式执行后续工艺。

图6A和图6B是示出根据示例实施例的半导体存储器装置的分别沿着图1的线A-A'和线B-B'截取的剖视图。根据图6A和图6B的半导体存储器装置可以具有与参照图1、图2A和图2B描述的特征基本相同的特征，因此，可以省略其重复描述。

位线金属图案354可以介于位线接触件DC和位线BL之间。第三欧姆接触层352可以介于位线接触件DC和位线金属图案354之间。第三欧姆接触层352的侧表面和位线金属图案354的侧表面可以与间隔件衬垫321的侧表面相邻。此外，第三欧姆接触层352的侧表面和位线金属图案354的侧表面可以与接触绝缘图案DCL的侧表面相邻。

第三欧姆接触层352可以由石墨烯、TMDC和BP中的至少一种形成或者包括石墨烯、TMDC和BP中的至少一种。位线金属图案354可以由钨、钛、铝、铜、钌、铱和钼中的至少一种形成或者包括钨、钛、铝、铜、钌、铱和钼中的至少一种。

图7A和图7B是示出根据示例实施例的制造图6A的半导体存储器装置的工艺的剖视图。

参照图3C、图3D和图7A，通过调整蚀刻工艺的工艺时间，可以将多晶硅图案PSP的顶表面置于比图3D的多晶硅图案PSP的顶表面低的水平处。可以考虑半导体存储器装置120的技术要求来调整多晶硅图案PSP的顶表面的水平。

参照图7B，可以在多晶硅图案PSP上顺序地形成第三欧姆接触层352和位线金属图案354。可以通过沉积第三欧姆接触层并对其执行回蚀工艺来形成第三欧姆接触层352。可以通过沉积位线金属层并对其执行回蚀工艺来形成位线金属图案354。可以以与参照图3D至图3K描述的工艺基本相同的方式执行后续工艺。

图8是示出根据公开的实施例的半导体存储器装置的沿着图1的线A-A'截取的剖视图。根据图8的半导体存储器装置可以具有与参照图1、图2A和图2B描述的特征基本相同的特征，因此，可以省略其重复描述。

参照图8，第四欧姆接触层362可以介于第二杂质区域3b和存储节点垫XP之间。存储节点多晶硅图案360可以介于第四欧姆接触层362和第二杂质区域3b之间。第四欧姆接触层362和存储节点多晶硅图案360可以在第四方向X4上与存储节点垫XP叠置。存储节点多晶硅图案360可以被形成为覆盖器件隔离图案302的顶表面的一部分。存储节点多晶硅图案360的侧表面和第四欧姆接触层362的侧表面可以与垫分离图案38的侧表面和间隔件衬垫321的侧表面相邻。

在实施例中，存储节点多晶硅图案360可以由掺杂的多晶硅材料形成或者包括掺杂的多晶硅材料。第四欧姆接触层362可以由石墨烯、TMDC和BP中的至少一种形成或者包括石墨烯、TMDC和BP中的至少一种。

与前面的图2A的实施例不同，存储节点垫XP可以由金属材料形成或者包括金属材料。在实施例中，金属材料可以由钨、钛、铝、铜、钌、铱和钼中的至少一种形成。由于存储节点垫XP包括金属材料，并且第四欧姆接触层362介于第二杂质区域3b和存储节点垫XP之间，因此可以减小包括杂质区域的电流路径的电阻。因此，在此公开的半导体存储器装置和用于形成半导体存储器装置的工艺可以改善半导体存储器装置130的可靠性。

图9是示出根据示例实施例的制造图8的半导体存储器装置的工艺的剖视图。

参照图3A和图9，在基底301上形成导电层之前，可以顺序地形成存储节点多晶硅图案层和第四欧姆接触层。导电层的厚度可以小于图3A的导电层的厚度。此后，可以对导电层、存储节点多晶硅图案层和第四欧姆接触层进行蚀刻以形成导电图案20p、存储节点多晶硅图案360P、第四欧姆接触图案362P和间隙区域。可以以与参照图3B至图3K描述的工艺基本相同的方式执行后续工艺。

图10是示出根据示例实施例的半导体存储器装置的沿着图1的线A-A'截取的剖视图。根据图10的半导体存储器装置可以具有与参照图1、图2A和图2B描述的特征基本相同的特征，因此，可以省略其重复描述。

参照图10，第五欧姆接触层370可以介于第二杂质区域3b和存储节点垫XP之间。第五欧姆接触层370可以形成为覆盖第二杂质区域3b的顶表面。第五欧姆接触层370可以覆盖存储节点垫XP的整个底表面和侧表面的至少一部分。存储节点垫XP和第二杂质区域3b可以由于其间的第五欧姆接触层370而彼此间隔开。

图11是示出根据示例实施例的制造图10的半导体存储器装置的工艺的剖视图。

参照图3A和图11，在基底301上形成导电层之前，可以对第二杂质区域3b进行部分地蚀刻。作为蚀刻工艺的结果，第二杂质区域3b的顶表面可以位于比图3A的第二杂质区域3b的顶表面低的水平处。此后，可以通过沉积第五欧姆接触层并对其执行回蚀工艺来形成第五欧姆接触层370。第五欧姆接触层370可以覆盖第二杂质区域3b的顶表面和器件隔离图案302的侧表面的部分。可以以与参照图3B至图3K描述的工艺基本相同的方式执行后续工艺。

图12是示出根据示例实施例的半导体存储器装置的沿着图1的线A-A'截取的剖视图。根据图12的半导体存储器装置可以具有与参照图1、图2A和图2B描述的特征基本相同的特征，因此，可以省略其重复描述。

参照图12，第五欧姆接触层370可以介于第二杂质区域3b和存储节点垫XP之间。器件隔离图案302的顶表面可以低于第二杂质区域3b的顶表面。第五欧姆接触层370可以覆盖第二杂质区域3b的顶表面、第二杂质区域3b的上部的侧表面的一部分和器件隔离图案302的顶表面的一部分。在实施例中，尽管图中未示出，但是第五欧姆接触层370可以不覆盖器件隔离图案302的顶表面。存储节点垫XP和第二杂质区域3b可以由于其间的第五欧姆接触层370而彼此间隔开。

图13是示出根据示例实施例的制造图12的半导体存储器装置的工艺的剖视图。

参照图3A和图13，在基底301上形成导电层之前，可以部分地去除器件隔离图案302。可以使用回蚀工艺或清洁工艺来执行器件隔离图案302的部分去除。器件隔离图案302的顶表面可以位于比图3A的实施例中的水平低的水平处。此后，可以沉积第五欧姆接触层370a。在图3B的形成接触孔DCH的步骤中，可以对第五欧姆接触层370a进行蚀刻以形成第五欧姆接触层370。可以以与参照图3B至图3K描述的工艺基本相同的方式执行后续工艺。

图14是示出根据示例实施例的半导体存储器装置的沿着图1的线A-A'截取的剖视图。根据图14的半导体存储器装置可以具有与参照图1、图2A和图2B描述的特征基本相同的特征，因此，可以省略其重复描述。

参照图14，第六欧姆接触层380可以介于第一杂质区域3d和位线接触件DC之间。与图4A的第二欧姆接触层350不同，图14的第六欧姆接触层380可以具有向上凸起的形状。第六欧姆接触层380可以覆盖第一杂质区域3d的顶表面和第一杂质区域3d的上部的侧表面的一部分。位线接触件DC和第一杂质区域3d可以由于其间的第六欧姆接触层380而彼此间隔开。

图15是示出根据示例实施例的制造图14的半导体存储器装置的工艺的剖视图。

参照图3B和图15，在形成接触孔DCH之后，可以对与第一杂质区域3d相邻的器件隔离图案302进行部分地蚀刻。可以使用干蚀刻工艺来执行蚀刻工艺。在蚀刻工艺之后，可以通过沉积第六欧姆接触层并对其执行回蚀刻工艺来形成第六欧姆接触层380。可以以与参照图3C至图3K描述的工艺基本相同的方式执行后续工艺。

图16A和图16B是示出根据示例实施例的半导体存储器装置的分别沿着图1的线A-A'和B-B'截取的剖视图。根据图16A和图16B的半导体存储器装置可以具有与参照图1、图2A和图2B描述的特征基本相同的特征，因此，可以省略其重复描述。

参照图16A和图16B，第六欧姆接触层380可以介于位线接触件DC和第一杂质区域3d之间。与图14的第六欧姆接触层380不同，图16A和图16B的第六欧姆接触层380可以具有向下凸起的形状。第六欧姆接触层380可以覆盖位线接触件DC的底表面和位线接触件DC的下部的侧表面的一部分。位线接触件DC和第一杂质区域3d可以由于其间的第六欧姆接触层380而彼此间隔开。

参照图3B和图17，在形成接触孔DCH之后，可以对第一杂质区域3d的一部分进行蚀刻。此后，可以通过沉积第六欧姆接触层并对其执行回蚀工艺来形成第六欧姆接触层380。可以以与参照图3C至图3K描述的工艺基本相同的方式执行后续工艺。

根据公开的实施例，半导体存储器装置可以包括由器件隔离图案限定的有源部分，并且有源部分可以包括第一杂质区域和第二杂质区域。欧姆接触层可以设置在第一杂质区域与位线之间的区域和第二杂质区域与存储节点接触件之间的区域中的至少一个区域中。欧姆接触层可以包括二维材料(例如，石墨烯)。在这种情况下，欧姆接触层可以具有低肖特基势垒和低电阻。在欧姆接触层介于存储节点接触件与第二杂质区域上的存储节点垫之间的情况下，由于欧姆接触层的低电阻，可以不必形成高杂质浓度的存储节点垫。因此，在此公开的半导体存储器装置和用于形成半导体存储器装置的工艺可以防止存储节点垫中的杂质扩散到第二杂质区域中，从而改善半导体存储器装置的可靠性。

在实施例中，位线接触件和存储节点垫中的每个可以由金属材料形成或者包括金属材料。在欧姆接触层分别介于第一杂质区域与位线接触件之间和第二杂质区域与存储节点垫之间的情况下，在此公开的半导体存储器装置和用于形成半导体存储器装置的工艺可以减小半导体存储器装置的电阻。

虽然已经具体示出并描述了公开的示例实施例，但是本领域普通技术人员将理解的是，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的变化。

Claims

1.一种半导体存储器装置，所述半导体存储器装置包括：

有源部分，由器件隔离图案限定，有源部分包括位于有源部分的中心部分处的第一杂质区域和位于有源部分的端部部分处的第二杂质区域；

字线，设置在有源部分上并且沿第一方向延伸；

位线，设置在字线上并且沿与第一方向交叉的第二方向延伸；

位线接触件，设置在位线与有源部分的第一杂质区域之间；

存储节点垫，设置在有源部分的第二杂质区域上；

存储节点接触件，设置在存储节点垫上并且设置在位线的一侧；以及

欧姆接触层，设置在第一杂质区域与位线之间的第一区域和第二杂质区域与存储节点接触件之间的第二区域中的至少一个区域中，

其中，欧姆接触层包括二维材料。

2.根据权利要求1所述的半导体存储器装置，其中，欧姆接触层包括石墨烯、过渡金属二硫属化物和黑磷中的至少一种。

3.根据权利要求1所述的半导体存储器装置，其中，位线接触件包括金属材料，并且

其中，欧姆接触层设置在第一杂质区域和位线接触件之间。

4.根据权利要求1所述的半导体存储器装置，其中，位线接触件包括多晶硅，

其中，所述半导体存储器装置还包括介于位线接触件和位线之间的位线金属图案，并且

其中，欧姆接触层设置在位线接触件和位线金属图案之间。

5.根据权利要求4所述的半导体存储器装置，其中，位线金属图案包括钨、钛、铝、铜、钌、铱和钼中的至少一种。

6.根据权利要求1所述的半导体存储器装置，其中，存储节点垫包括多晶硅。

7.根据权利要求6所述的半导体存储器装置，其中，欧姆接触层设置在存储节点垫和存储节点接触件之间。

8.根据权利要求7所述的半导体存储器装置，其中，欧姆接触层包括倒圆的底表面。

9.根据权利要求1所述的半导体存储器装置，其中，存储节点垫包括金属材料。

10.根据权利要求9所述的半导体存储器装置，其中，欧姆接触层设置在存储节点垫和第二杂质区域之间。

11.根据权利要求10所述的半导体存储器装置，所述半导体存储器装置还包括设置在欧姆接触层和第二杂质区域之间的存储节点多晶硅图案。

12.根据权利要求10所述的半导体存储器装置，其中，欧姆接触层被设置为包围存储节点垫的整个底表面和存储节点垫的侧表面的至少一部分。

13.一种半导体存储器装置，所述半导体存储器装置包括：

有源部分，由器件隔离图案限定，有源部分包括第一杂质区域和第二杂质区域；

字线，设置在有源部分上并且沿第一方向延伸；

位线接触件，设置在位线与有源部分的第一杂质区域之间；

存储节点垫，设置在有源部分的第二杂质区域上；以及

存储节点接触件，设置在存储节点垫上并且设置在位线的一侧，

其中，位线接触件和存储节点垫包括金属材料，

其中，位线接触件与有源部分的第一杂质区域竖直地间隔开，并且

其中，存储节点垫与有源部分的第二杂质区域竖直地间隔开。

14.根据权利要求13所述的半导体存储器装置，所述半导体存储器装置还包括：

第一欧姆接触层，设置在有源部分的第一杂质区域和位线接触件之间；以及

第二欧姆接触层，设置在有源部分的第二杂质区域和存储节点垫之间，

其中，第一欧姆接触层和第二欧姆接触层包括石墨烯、过渡金属二硫属化物和黑磷中的至少一种。

15.根据权利要求14所述的半导体存储器装置，其中，金属材料包括钨、钛、铝、铜、钌、铱和钼中的至少一种。

16.根据权利要求14所述的半导体存储器装置，所述半导体存储器装置还包括设置在第二杂质区域和第二欧姆接触层之间的存储节点多晶硅图案。

17.根据权利要求14所述的半导体存储器装置，其中，第二欧姆接触层被设置为包围存储节点垫的整个底表面和存储节点垫的侧表面的至少一部分。

18.一种半导体存储器装置，所述半导体存储器装置包括：

器件隔离图案，限定包括第一杂质区域和第二杂质区域的有源部分；

字线，沿第一方向延伸以与有源部分交叉；

位线，与第一杂质区域竖直地叠置，位线设置在字线上并沿与第一方向交叉的第二方向延伸；

位线接触件，设置在位线和第一杂质区域之间；

位线覆盖图案，在位线上；

存储节点垫，在第二杂质区域上；

第一欧姆接触层，在存储节点垫上；

存储节点接触件，设置在位线的一侧并且与第一欧姆接触层相邻；

接合垫，在存储节点接触件上；

间隙填充绝缘图案，设置在存储节点垫和位线接触件之间；以及

位线间隔件，设置在位线和存储节点接触件之间，

其中，第一欧姆接触层包括石墨烯、过渡金属二硫属化物和黑磷中的至少一种。

19.根据权利要求18所述的半导体存储器装置，其中，位线接触件包括钨、钛、铝、铜、钌、铱和钼中的至少一种。

20.根据权利要求19所述的半导体存储器装置，所述半导体存储器装置还包括设置在第一杂质区域和位线接触件之间的第二欧姆接触层，

其中，第二欧姆接触层包括石墨烯、过渡金属二硫属化物和黑磷中的至少一种。