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CN116504804A - 在过渡区中具有沟槽隔离结构的半导体装置及其形成方法 - Google Patents

在过渡区中具有沟槽隔离结构的半导体装置及其形成方法 Download PDF

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CN116504804A
CN116504804A CN202310051427.3A CN202310051427A CN116504804A CN 116504804 A CN116504804 A CN 116504804A CN 202310051427 A CN202310051427 A CN 202310051427A CN 116504804 A CN116504804 A CN 116504804A
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CN
China
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region
trench isolation
semiconductor layer
semiconductor device
trench
Prior art date
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Pending
Application number
CN202310051427.3A
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English (en)
Inventor
拉尔斯·穆勒-梅什坎普
拉尔夫·鲁道夫
安内特·文策尔
克里斯蒂安·希佩尔
托马斯·金齐格
迪尔克·普列费特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies Austria AG
Original Assignee
Infineon Technologies Austria AG
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Publication date
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Abstract

公开了一种半导体装置(500)及其形成方法。该半导体装置包括半导体层(100)、电子元件(200)和横向分离的沟槽隔离结构(400)。半导体层(100)包括元件区(140)，该元件区(140)具有内部区(110)、在内部区(110)的相对侧上的外部区(120)、以及将内部区(110)和外部区(120)横向隔开的过渡区(130)。电子元件(200)包括形成在内部区(110)中的第一掺杂区(210)和形成在外部区(120)中的第二掺杂区(220)。至少在过渡区(130)中形成沟槽隔离结构(400)。每个沟槽隔离结构(400)从半导体层(100)的第一表面(101)延伸到半导体层(100)中。

Description

在过渡区中具有沟槽隔离结构的半导体装置及其形成方法
技术领域
本公开内容的示例涉及可用于高电压应用中并且具有用于内部区与外部区之间的径向场分布的过渡区的半导体装置。具体地，本公开内容涉及用于功率电子器件的集成电路。
背景技术
CMOS(互补金属氧化物半导体)技术中的HV(高电压)半导体装置形成或包括以下两方面之间的接口：一方面是输入电压低于5V的标准CMOS装置，另一方面是在高于30V的电压下工作的工业或消费者电路。这样的HV半导体装置的典型应用是机器人、机动车辆和用于MEMS(微机电系统)的驱动器。通常，大多数信号处理是在CMOS部件中在低工作电压下进行的，并且仅输出信号接口和/或输入信号接口在较高的信号电平下工作并且/或者要求较高的电流驱动和吸收能力。这样的HV半导体装置的示例是使得微控制器或数字信号处理器(DSP)能够高效地导通和关断功率半导体开关的栅极驱动器电路。
一直需要进一步改善功率电子装置的装置特性而几乎不需要额外的工作。
发明内容
本公开内容的实施方式涉及一种半导体装置，该半导体装置具有用于内部区与外部区之间的横向或径向场分布的过渡区。沟槽隔离结构，特别是从表面延伸到过渡区中的沟槽隔离结构，减少了电荷载流子寿命并且有助于从过渡区更快地去除电荷载流子。可以减少反向恢复损耗，并且可以实现较高的开关频率。
为此，本公开内容的实施方式涉及包括半导体层、电子元件和横向分离的沟槽隔离结构的半导体装置。半导体层包括元件区，该元件区具有内部区、在内部区的相对侧的外部区、以及将内部区和外部区横向隔开的过渡区。电子元件包括形成在内部区中的第一掺杂区和形成在外部区中的第二掺杂区。至少在过渡区中形成沟槽隔离结构。每个沟槽隔离结构从半导体层的第一表面延伸到半导体层中。
本领域技术人员在阅读以下具体实施方式并查看附图后将认识到另外的特征和优点。
附图说明
包括附图以提供对实施方式的进一步理解，并且将附图并入本说明书并构成本说明书的一部分。附图示出了半导体装置的实施方式，并与说明书一起用于说明实施方式的原理。在以下具体实施方式和权利要求中描述了另外的实施方式。各种所示实施方式的特征可以彼此组合。
图1是根据实施方式的具有形成在轻掺杂的两部分过渡区中的沟槽隔离结构的HV半导体装置的示意性水平截面图。
图2是根据实施方式的具有形成在轻掺杂环形过渡区中的沟槽隔离结构的HV半导体装置的示意性水平截面图。
图3是根据实施方式的具有元件隔离沟槽并且具有形成在轻掺杂的两部分过渡区中的沟槽隔离结构的HV半导体装置的示意性水平截面图。
图4是根据实施方式的具有元件隔离沟槽并且具有形成在轻掺杂环形过渡区中的沟槽隔离结构的HV半导体装置的示意性水平截面图。
图5A是根据实施方式的具有形成在轻掺杂环形过渡区中的沟槽隔离结构并且具有由内部区围绕的另一元件区的HV半导体装置的示意性水平截面图。
图5B是根据实施方式的具有形成在轻掺杂的两部分过渡区中的沟槽隔离结构并且具有与过渡区相邻的掺杂终止区的HV半导体装置的示意性水平截面图。
图6是根据实施方式的具有沟槽隔离结构的SOI(绝缘体上硅)半导体装置的一部分的示意性垂直截面图。
图7是根据具有沟槽隔离结构的实施方式的半导体装置的示意性水平截面图，所述沟槽隔离结构具有圆形水平截面并且在环形过渡区中具有均匀的水平面积占用密度。
图8是根据具有沟槽隔离结构的实施方式的半导体装置的示意性水平截面图，沟槽隔离结构具有圆形水平截面并且在环形过渡区中具有不均匀的水平面积占用密度。
图9是根据具有沟槽隔离结构的实施方式的半导体装置的示意性水平截面图，沟槽隔离结构具有楔形水平截面。
图10是根据具有沟槽隔离结构的实施方式的半导体装置的示意性水平截面图，沟槽隔离结构具有径向取向的条形水平截面。
图11是根据具有沟槽隔离结构的实施方式的半导体装置的示意性水平截面图，沟槽隔离结构具有形成在环形过渡区和圆形内部区中的圆形水平截面。
图12是根据具有沟槽隔离结构的实施方式的半导体装置的示意性水平截面图，沟槽隔离结构具有形成在环形过渡区和外部区中的圆形水平截面。
图13是根据具有在沟槽隔离结构附近形成的本征复合中心的实施方式的半导体装置的一部分的示意性垂直截面图。
图14是根据具有沿沟槽隔离结构的侧壁形成的界面复合中心的实施方式的半导体装置的一部分的示意性垂直截面图。
图15是根据另一实施方式的包括具有形成在过渡区中的沟槽隔离结构的半导体二极管的半导体装置的一部分的示意性垂直截面图。
图16是根据另一实施方式的包括具有形成在过渡区中的沟槽隔离结构的MOSFET的半导体装置的一部分的示意性垂直截面图。
图17是根据另一实施方式的包括若干元件区的半导体装置的一部分的示意性垂直截面图。
图18是用于将根据实施方式的半导体装置的开关行为与比较示例进行比较以讨论实施方式的效果的示意图。
图19A和图19B是示出根据其他实施方式的通过使用用于沟槽隔离结构的沟槽来形成本征复合中心和界面复合中心的示例的示意性垂直截面图。
图20是根据另一实施方式的具有沟槽隔离结构的栅极驱动器电路的示意性框图。
具体实施方式
在以下具体实施方式中，参照形成该具体实施方式的一部分的附图，并且在附图中通过图示的方式示出了可以实践半导体装置的特定实施方式。在不脱离本公开内容的范围的情况下，可以利用其他实施方式并且可以进行结构上或逻辑上的改变。例如，针对一个实施方式示出或描述的特征可以用在其他实施方式上或与其他实施方式结合使用以得到另外的实施方式。本公开内容旨在包括这样的修改和变型。使用特定语言来描述示例，而不应被解释为限制所附权利要求的范围。附图不是按比例绘制的，而是仅用于说明目的。如果没有另外说明，则对应的元件在不同附图中用相同的附图标记表示。
术语“具有”、“含有”、“包括”、“包含”等是开放式的，并且这些术语指示所陈述的结构、元件或特征的存在，但不排除附加元件或特征的存在。除非上下文另外明确指出，否则冠词“一”、“一个”和“该”旨在包括复数和单数。
术语“电连接”描述电连接元件之间的永久性低电阻欧姆连接，例如相关元件之间的直接接触或经由金属和/或重掺杂半导体材料的低电阻连接。
术语“功率半导体装置”是指具有至少30V(例如，48V、100V、600V、1.6kV、3.3kV或更高)的高电压阻断能力并且具有至少200mA(例如，1A、10A或更高)的标称导通状态电流或正向电流的半导体装置。
MOSFET(金属氧化物半导体场效应晶体管)是电压控制的装置，并且包括所有类型的IGFET(绝缘栅场效应晶体管)，其具有基于掺杂半导体材料和/或金属的栅电极并且具有由氧化物和/或除氧化物之外的电介质材料制成的栅电介质。
欧姆接触描述两个导体之间、特别是半导体材料与金属之间的非整流电结。根据欧姆定律，欧姆接触在电流-电压(I-V)图的第一象限和第三象限中具有线性或近似线性的I-V曲线。
针对物理尺寸给定的范围包括边界值。例如，参数y从a至b的范围读作a≤y≤b。这同样适用于具有一个边界值如“至多”和“至少”的范围。
术语“在……上”不应被解释为仅意指“直接在……上”。而是，如果一个元件位于另一元件“上”(例如，某一层在另一层“上”或在衬底“上”)，则另外的部件(例如，另外的层)可以位于这两个元件之间(例如，如果某一层在所述衬底“上”，则另外的层可以位于该层与该衬底之间)。
半导体层中的两个相邻掺杂区形成半导体结。导电类型相同并且具有不同掺杂浓度的两个相邻掺杂区形成单极结，例如沿两个掺杂区之间的边界表面的n/n+或p/p+结。在单极结处，与单极结正交的掺杂浓度分布可以示出台阶或转折点，在该台阶或转折点处掺杂浓度分布从凹形变为凸形，反之亦然。具有互补导电性的两个相邻掺杂区形成pn结。
附图通过在掺杂类型“n”或“p”旁边指示“-”或“+”来示出相对掺杂浓度。例如，“n-”意指比“n”掺杂区的掺杂浓度低的掺杂浓度，而“n+”掺杂区具有比“n”掺杂区高的掺杂浓度。具有相同的相对掺杂浓度的掺杂区不一定具有相同的绝对掺杂浓度。例如，两个不同的“n”掺杂区可以具有相同或不同的绝对掺杂浓度。
本公开内容的实施方式涉及包括半导体层、电子元件和横向分离的沟槽隔离结构的半导体装置。半导体层包括元件区，该元件区具有内部区、在内部区的相对两侧的外部区、以及将内部区和外部区横向隔开的过渡区。电子元件包括形成在内部区中的第一掺杂区和形成在外部区中的第二掺杂区。至少在过渡区中形成沟槽隔离结构。每个沟槽隔离结构从半导体层的第一表面延伸到半导体层中。
特别地，半导体层可以具有两个基本上平行的主表面，该主表面可以具有大致相同的形状和大小。半导体层具有沿限定水平方向的两个正交轴(x轴和y轴)的表面范围，以及沿限定垂直于水平方向的垂直方向的z轴的厚度。在下文中，水平方向也称为横向方向。半导体层前侧的主表面称为第一表面。
半导体层可以是均匀厚度的均质半导体本体。可替选地，半导体层可以是SOI(绝缘体上硅)结构的一部分，其中半导体层形成在绝缘体层上。
半导体层可以包括单个元件区或者两个或更多个元件区，其中元件区可以被分配给不同的电压域。每个元件区表示半导体层的横向限定部分。
元件区的内部区可以具有紧凑的轮廓或者可以是具有开口的环形。内部区的整个外圆周可以仅包括直的和向内界定的部分。紧凑轮廓的示例是圆形、卵形、椭圆形、具有或不具有圆角的矩形。根据其他示例，内部区的外圆周可以包括一个或更多个凸起和/或一个或更多个凹陷。例如，内部区可以是L形的，或者可以包括连接形成曲折结构的L形部分。环形内部区可以围绕内部元件区，其中绝缘体结构和/或内部过渡区可以将内部区与另一元件区隔开。
元件区的外部区可以是部分或完全围绕内部区的单部分结构。可替选地，外部区可以包括两个或更多个横向分离部分，其中这些分离部分中的至少两个部分位于内部区的相对两侧。横向分离部分可以通过低电阻欧姆连接电连接，或者可以连接至不同的电位。
元件区的过渡区形成在内部区与外部区之间，并且可以具有均匀的横向宽度。过渡区可以是部分或完全围绕内部区的单部分结构。可替选地，过渡区可以包括两个或更多个横向分离部分，其中这些分离部分中的至少两个部分位于内部区的相对两侧。过渡区可以将内部区和外部区完全地或至少沿一个或两个水平方向横向隔开。过渡区可以包括轻掺杂延伸区，以用于容纳内部区与外部区之间的电场。
过渡区与内部区之间的界面由第一横向半导体结限定，该第一横向半导体结可以是第一表面处的pn结或单极结。过渡区与外部区之间的界面由第二横向半导体结限定，该第二横向半导体结可以是第一表面处的pn结或单极结。
外部区包括横向分离部分的元件区还可以在元件区的没有外部区直接形成在内部区与元件区的外边缘之间的部分中包括用于电场管理的终止区。
电子元件可以功能性地耦接第一掺杂区和第二掺杂区。例如，电子元件可以是诸如电容器或电阻器的无源部件，例如具有温度相关电阻的电子元件、电路场板或另一场成形结构。可替选地，电子元件可以是有源部件，其被配置成在第一状态下阻断施加在第一掺杂区与第二掺杂区之间的电压，并且在第二状态下在第一掺杂区与第二掺杂区之间传导电流。例如，电子元件可以是半导体二极管，例如保护装置(ESD二极管或缓冲二极管)或肖特基二极管。根据另一示例，电子元件可以是电子开关，例如绝缘栅场效应晶体管，例如nMOSFET(n沟道MOSFET)、pMOSFET(p沟道MOSFET)、LDMOSFET(横向扩散MOSFET)或绝缘栅双极晶体管(IGBT)。例如，电子元件的阻断电压可以是至少48V、至少60V、至少600V、至少650V、至少800V或至少1200V。半导体装置可以包括形成在相同或不同元件区中的一个、两个或更多个电子元件。电子元件可以包括含有两个或更多个功能元件的电路，例如具有串联电连接在内部区与外部区之间的两个或更多个半导体二极管的二极管链。
沟槽隔离结构从半导体层前侧的第一表面延伸到半导体层中。沟槽隔离结构可以仅形成在过渡区中，其中沟槽隔离结构可以与内部区、与外部区或者与内部区和外部区两者横向间隔开。可替选地，沟槽隔离结构可以形成在过渡区和内部区中、或者形成在过渡区和外部区中、或者形成在过渡区、内部区和外部区中的每一者中。
沟槽隔离结构可以以规则的平均距离、以规则的图案布置，例如在具有矩形或六边形网格的网格的节点处布置。沟槽隔离结构可以以相对于内部区旋转对称的图案布置。根据另一示例，沟槽隔离结构可以以看起来随机的不规则图案布置。沿第一表面，沟槽隔离结构的总水平截面面积可以占据元件区或半导体层的总水平面积的2％至20％。
沟槽隔离结构可以具有近似垂直的侧壁。例如，沟槽隔离结构的侧壁可以是垂直的，或者每个侧壁与z轴之间的倾斜角小于15度。
沟槽隔离结构的垂直延伸可以大于从半导体层前侧的第一表面延伸到过渡区、内部区和外部区中的每个注入和/或扩散掺杂区的垂直延伸。
沟槽隔离结构可以包括一层或更多层电介质材料，例如热氧化硅、沉积氧化硅、氮化硅、氮氧化硅、掺杂或未掺杂的硅酸盐玻璃和/或电介质聚合物。可替选地，沟槽隔离结构可以包括一个或更多个导电层。沟槽隔离结构可以完全填充有固体材料或者可以包括刻意设置的气隙。
沟槽隔离结构的表面为电荷载流子提供了额外的复合中心，缩短了移动电荷载流子的寿命，并且以这种方式促进了从半导体层更快地去除电荷载流子。
根据实施方式，半导体装置还可以包括绝缘体层，其中半导体层形成在绝缘体层上。
半导体层和绝缘体层可以形成或可以是SOI结构的一部分。半导体层可以是均匀厚度的层，其中半导体层沿垂直方向的厚度可以在20μm至200μm的范围内。半导体层的材料是单晶半导体，例如单晶硅。
绝缘体层可以是均质层或者可以包括两个或更多个具有不同组成和/或结构的垂直堆叠的子层。例如，绝缘体层可以包括氧化硅层、氮化硅层和/或氧氮化硅层。绝缘体层可以具有500nm至20μm范围内的垂直延伸v2。绝缘体层的电压阻断能力可以在200V至1500V的范围内，例如约300V。
可以在与半导体层相对的绝缘体层的一侧形成没有其他单晶半导体材料的半导体装置。特别地，可以在与半导体层相对的绝缘体层的一侧形成没有任何层的半导体装置。
根据一些示例，绝缘体层可以将半导体层与非绝缘基底隔开。非绝缘基底可以是或可以包括半导体衬底。半导体衬底可以是均匀掺杂的，或者可以包括从与绝缘体层的界面延伸到半导体衬底中的掺杂区。可替选地，可以在与半导体层相对的绝缘体层的一侧形成不包括活性半导体材料的层或叠层，例如包括如多晶硅层的半金属层和/或金属层的层或叠层。可替选地，非绝缘基底不含半导体材料。例如，非绝缘基底可以包括金属板和/或金属层或者由金属板和/或金属层组成。
绝缘体层和半导体层依次沿z轴垂直堆叠在非绝缘基底上。
针对没有单晶半导体材料的非绝缘基底，绝缘体层的垂直延伸可以在500nm至25μm的范围内，并且半导体层的厚度可以在500nm至200μm的范围内。
针对包括单晶半导体材料的非绝缘基底，绝缘体层的垂直延伸可以在50nm至500nm的范围内，并且半导体层的厚度可以在200nm至3μm的范围内。
根据实施方式，外部区可以围绕内部区。
特别地，过渡区可以完全围绕内部区，并且外部区可以完全围绕内部区和过渡区。过渡区的宽度在内部区的整个圆周上可以是均匀的。因此，内部区与外部区之间的距离在过渡区的整个圆周上可以是均匀的。
根据实施方式，半导体装置还可以包括围绕元件区的元件隔离沟槽。
特别地，元件隔离沟槽是部分或完全填充的沟槽，其可以形成绕外部区的封闭的环，例如圆环、椭圆环、矩形环或具有两个半圆形和两个直的部分的环。元件隔离沟槽可以是从半导体层前侧的第一表面延伸到半导体层中的均匀宽度的连续沟槽(德语：Burggraben(沟))。
元件隔离沟槽可以向下延伸到绝缘体层或延伸到绝缘体层中。例如，元件隔离沟槽的垂直延伸可以等于或大于半导体层的垂直延伸v1的50％、大于其60％或80％。元件隔离沟槽显著减小了流入或流出元件区的漏电流。
根据实施方式，半导体装置还可以包括由内部区围绕的另一元件区。
特别地，内部区可以是具有开口的环形，在其中形成另一元件区。内部隔离沟槽和/或内部过渡区可以将内部区与另一元件区隔开。例如，内部隔离沟槽可以是绕另一元件区的环，例如圆环、椭圆环、矩形环或具有两个半圆形和两个直线部分的环。内部隔离沟槽可以是从半导体层前侧的第一表面延伸到半导体层中的沟槽。
根据实施方式，沟槽隔离结构中的至少一些沟槽隔离结构的垂直延伸v6可以大于第一掺杂区的垂直延伸v4和第二掺杂区的垂直延伸v5。以这种方式，沟槽隔离结构的表面的大部分在主体部分中并且可以高度有效地有助于电荷载流子复合。
根据实施方式，沟槽隔离结构的横向面积占用密度可以是均匀的，其中面积占用密度是单位面积中沟槽隔离结构的水平截面所占用的总面积与单位面积的总水平截面面积之比。
根据实施方式，沟槽隔离结构的横向面积占用密度可以随着到内部区的距离的减小而减小。
根据实施方式，沟槽隔离结构的水平截面面积的圆度可以是至少0.4。
圆度是隔离沟槽结构的水平截面面积的内切圆与水平截面面积的外切圆之比。例如，水平截面面积是具有2的长宽比以及具有0.45的圆度的矩形。特别地，圆度为至少0.7，例如正方形(圆度0.71)，或等于1，即圆形(圆度1)。第一表面的平面中的沟槽隔离结构中的每个沟槽隔离结构的平均半径r1可以在100nm至20μm的范围内。
根据实施方式，沟槽隔离结构的水平截面面积是其中横向纵向延伸l1超过平均横向宽度延伸w1的至少两倍的条带。
例如，沟槽隔离结构的水平截面面积可以是楔形的，其中横向宽度在内部区的方向上逐渐变小。
特别地，沟槽隔离结构的横向宽度可以随着到内部区的距离的减小而减小。
可替选地，沟槽隔离结构的水平截面面积可以沿横向纵向延伸具有近似均匀的宽度。
特别地，沟槽隔离结构的水平纵轴线可以沿内部区与外部区之间的直线连接线在径向上延伸。
根据实施方式，沟槽隔离结构中的至少一个沟槽隔离结构形成在内部区或外部区中。
例如，可以在内部区的和内部区与过渡区之间的半导体结相邻的部分中形成附加的沟槽隔离结构。可替选地或另外地，可以在外部区的和外部区与过渡区之间的半导体结相邻的部分中形成附加的沟槽隔离结构。
根据实施方式，半导体装置还可以包括在半导体层中在沿沟槽隔离结构与半导体层之间的界面的层部分中形成的本征复合中心。
本征复合中心可以是或可以包括原子杂质，例如诸如施主原子和受主原子的电活性掺杂剂、另一半导体元件的外来原子、以及诸如铂原子的电活性较低或无活性的杂质。可替选地或另外地，本征复合中心可以包括半导体层中的晶体缺陷，例如主体缺陷、平面缺陷、线缺陷和点缺陷，如间隙缺陷、替代缺陷和空位缺陷。本征复合中心还有助于电荷载流子复合。
根据实施方式，半导体装置还可以包括沿沟槽隔离结构与半导体层之间的界面形成的界面复合中心。
界面复合中心可以与沟槽隔离结构和半导体层两者接触。界面复合中心可以包括金属原子、原子金属簇、金属纳米颗粒或不连续的金属层。界面复合中心还有助于电荷载流子复合。
根据实施方式，沟槽隔离结构可以包括与半导体层直接接触的电介质部分。
特别地，电介质部分可以包括侧壁层，该侧壁层包括一层或更多层电介质材料，例如热氧化硅、沉积氧化硅、氮化硅、氮氧化硅、掺杂或未掺杂的硅酸盐玻璃和/或电介质聚合物。沟槽隔离结构可以由电介质部分组成。可替选地，沟槽隔离结构还可以包括导电填充部分，其中电介质部分将导电填充部分与半导体层隔开。
根据实施方式，电子元件可以是或可以包括半导体二极管，其中第一掺杂区形成半导体二极管的第一电极区的至少一部分，其中第二掺杂区形成半导体二极管的第二电极区的至少一部分，并且其中第一电极区和第二电极区形成pn结。
pn结可以形成在过渡区中。特别地，第一电极区可以包括在内部区中的重掺杂的第一接触区和从重掺杂的第一接触区向第二电极区的方向延伸的轻掺杂的第一延伸区，并且/或者第二电极区可以包括在外部区中的重掺杂的第二接触区和从重掺杂的第二接触区向第一电极区的方向延伸的轻掺杂的第二延伸区。
第一掺杂区可以是n掺杂的并且可以形成半导体二极管的阴极区，第二掺杂区可以是p掺杂的并且可以形成半导体二极管的阳极区。可替选地，第二掺杂区可以是n掺杂的并且可以形成半导体二极管的阴极区，第一掺杂区可以是p掺杂的并且可以形成半导体二极管的阳极区。
根据实施方式，电子元件可以是或可以包括绝缘栅场效应晶体管，其中第一掺杂区形成第一源极/漏极区的至少一部分，其中第二掺杂区形成第二源极/漏极区的至少一部分，并且其中在绝缘栅场效应晶体管的导通状态下，电荷载流子沟道连接第一源极/漏极区和第二源极/漏极区。
绝缘栅场效应晶体管还可以包括轻掺杂漏极延伸区和体区。漏极延伸区与第一源极/漏极区和第二源极/漏极区中的一者形成单极结。体区将漏极延伸区与第一源极/漏极区和第二源极/漏极区中的另一者隔开。
例如，第一电子元件是增强型LDMOSFET，并且体区具有与第一源极/漏极区和第二源极/漏极区的导电类型相反的导电类型。第一掺杂区可以形成完整的第一源极/漏极区或其一部分。第二掺杂区可以形成完整的第二源极/漏极区或其一部分。第一掺杂区和第二掺杂区可以是n掺杂的。可替选地，第一掺杂区和第二掺杂区可以是p掺杂的。
另一实施方式涉及形成半导体装置的方法。形成包括元件区的半导体层，其中元件区包括内部区、在内部区的相对两侧的外部区、以及将内部区和外部区横向隔开的过渡区。该方法还包括形成电子元件，该电子元件包括形成在内部区中的第一掺杂区和形成在外部区中的第二掺杂区，其中，电子元件被配置成暂时阻断施加在第一掺杂区与第二掺杂区之间的电压。该方法还包括形成从半导体层的第一表面延伸到过渡区中的横向分离的沟槽，并且还包括在沟槽中形成沟槽隔离结构。
根据实施方式，该方法还可以包括通过穿过沟槽的侧壁引入原子来形成本征复合中心。
可以通过穿过沟槽侧壁的离子注入和/或通过从固相或从气相的热掺杂，包括例如等离子体辅助沉积技术，来引入原子。掺杂剂可以是电活性施主原子和受主原子、外来半导体原子(例如，Si中的Ge)、金属原子和/或在通过沟槽侧壁离子注入时产生晶体缺陷的损伤原子。
根据实施方式，该方法还可以包括在沟槽的侧壁上形成包含金属的层。
根据实施方式，该方法还可以包括在沟槽的侧壁上形成应力层，其中应力层将机械应力引入到半导体层的沟槽周围的部分中。
图1和图2中的每一个示出了半导体装置500前侧的半导体层100的第一表面101。第一表面101是平面并且沿限定水平方向的两个正交轴(x轴和y轴)延伸。半导体层100具有沿限定垂直于水平方向的垂直方向的z轴的厚度。在下文中，水平方向也称为横向方向。
半导体层100可以是均匀厚度的均质半导体本体，其中，半导体层100沿z轴的厚度可以在50μm至775μm的范围内。可替选地，半导体层100可以是SOI(绝缘体上硅)结构的一部分，其中半导体层100形成在绝缘体层上。半导体层100的材料是单晶元素半导体或化合物半导体，例如硅(Si)或硅锗(SiGe)。
半导体层100包括元件区140，该元件区140具有内部区110、在内部区110的相对两侧的外部区120、以及将内部区110和外部区120横向隔开的过渡区130。过渡区130形成在内部区110与外部区120之间，并且具有均匀的横向宽度。过渡区130与内部区110之间的界面由第一横向半导体结限定，该第一横向半导体结可以是第一表面101处的pn结或单极结。过渡区130与外部区120之间的界面由第二横向半导体结限定，该第二横向半导体结可以是第一表面101处的pn结或单极结。
在图1中，内部区110具有形成矩形的紧凑的水平轮廓，其中内部区110的整个外圆周仅包括直的部分。外部区包括在内部区110的相对两侧的两个横向分离的部分120-1、120-2，其中横向分离的部分120-1、120-2可以通过低电阻欧姆连接电连接。过渡区包括在内部区110的相对两侧的两个横向分离的部分130-1、130-2。过渡区的第一部分130-1沿y轴将内部区110和外部区的第一部分120-1横向隔开。过渡区的第二部分130-2沿y轴将内部区110和外部区的第二部分120-2横向隔开。
用于电场管理的终止区170形成在元件区140的没有外部区直接形成在内部区110与元件区140的外边缘之间的部分中。每个终止区170可以主要包括可以是n导电或p导电的轻掺杂区，或者其可以主要包括两种导电类型的轻掺杂区。
过渡区与内部区110之间的第一横向半导体结具有两个横向分离的部分。过渡区与外部区120之间的第二横向半导体结具有两个横向分离的部分。
在图2中，内部区110的外圆周包括两个平行的直线部分和两个向内界定的部分，例如连接直线部分的半圆形部分。外部区120是完全围绕内部区110的单部分结构。过渡区130是完全围绕内部区110的单部分结构。过渡区130在径向上将内部区110和外部区完全横向隔开。
过渡区130与内部区110之间的第一横向半导体结是连续结构。过渡区130与外部区120之间的第二横向半导体结是连续结构。
对于图1和图2中的两个半导体装置500，过渡区130可以包括轻掺杂延伸区，以用于容纳内部区110与外部区120之间的电场。
在半导体装置的阻断状态下，在外部区120中的导电结构与内部区110中的导电结构之间的过渡区130两端阻断电压下降。过渡区130使内部区110与外部区120之间有效的电场减小，其中，过渡区130的横向延伸和过渡区130中的掺杂剂浓度被选择成使得：对于标称阻断电压，最大电场强度安全地低于过渡区130的击穿场强。
半导体装置500还包括电子元件200，该电子元件200具有形成在内部区110中的第一掺杂区210和形成在外部区120中的第二掺杂区220。
电子元件200可以功能性地耦接第一掺杂区210和第二掺杂区220。例如，电子元件200可以是无源部件，例如电容器或电阻器、具有温度相关电阻的电子元件、电路场板或另一场成形结构。可替选地，电子元件200可以是有源部件，其被配置成在第一状态下阻断施加在第一掺杂区210与第二掺杂区220之间的电压，并且在第二状态下在第一掺杂区210与第二掺杂区220之间传导电流。例如，电子元件200可以是半导体二极管，例如保护装置(ESD二极管或缓冲二极管)或肖特基二极管。根据另一示例，电子元件可以是电子开关，例如绝缘栅场效应晶体管，例如nMOSFET、pMOSFET、LDMOSFET或IGBT。半导体装置500可以包括形成在相同或不同元件区140中的一个、两个或更多个电子元件200。每个电子元件200可以包括包含两个或更多个功能元件的电路，例如具有串联电连接在内部区110与外部区120之间的两个或更多个半导体二极管的二极管链。
在半导体装置500是半桥栅极驱动器的情况下，电子元件210可以是用于向形成在内部区110和外部区120中的HV部分中的至少一者供应电力的自举二极管，或者是电平转换晶体管以针对一个或多个HV部分传送控制信号的信号电平。
在图1中，第二掺杂区包括形成在外部区120的第一部分120-1中的第一部分220-1和形成在外部区120的第二部分120-2中的第二部分220-2。电子元件包括第一部分200-1和第二部分200-2，第一部分200-1包括第二掺杂区的第一部分220-1，第二部分200-2包括第二掺杂区的第二部分220-2。
图1和图2还示出了从半导体层100前侧的第一表面101延伸到半导体层100中的沟槽隔离结构400。沟槽隔离结构400形成在比距内部区110更靠近外部区120的过渡区130中。沟槽隔离结构400的水平截面是圆形。沟槽隔离结构400以均匀的横向距离形成并且具有相同的水平截面面积。沟槽隔离结构400为电荷载流子提供了额外的复合中心。此外，水平截面中的沟槽隔离结构400被过渡区130完全围绕。此外，沟槽隔离结构400被与电子元件200相关联的过渡区130的一部分完全围绕。更具体地，沟槽隔离结构400(在水平截面中)被与电子元件200的相应部分200-1、200-2相关联的过渡区130的相应部分完全围绕。
图3示出了围绕元件区140的元件隔离沟槽410，如参照图1所描述的，该元件区140具有内部区110、包括第一部分130-1和第二部分130-2的过渡区、以及包括第一部分120-1和第二部分120-2的外部区。
图4示出了围绕元件区140的元件隔离沟槽410，如参照图2所描述的，该元件区140具有内部区110、单部分(one-part)过渡区130和单部分外部区120。
在图3和图4两者中，元件隔离沟槽410形成绕外部区120的封闭的矩形环。元件隔离沟槽410是从第一表面101延伸到半导体层100中的具有均匀宽度的连续沟槽。元件隔离沟槽410被完全或部分地填充，并且包含除半导体层100的材料之外的材料，例如一种或更多种电介质材料。
图5A示出了其中内部区110围绕另一元件区140的半导体装置500。特别地，内部区110是环形的并且具有开口，在其中形成另一元件区140。另一元件区140可以包括将内部区110与另一元件区140的半导体部分隔开的内部隔离沟槽430。内部隔离沟槽430是具有两个半圆形和两个直的部分的环。内部隔离沟槽430是从半导体层100前侧的第一表面101延伸到半导体层100中的沟槽。另一元件区140可以与分离的电压域相关联。沟槽隔离结构400均匀地分布在过渡区130内。
如参照图1所描述的，图5B所示的元件区140包括内部区110、包括第一部分130-1和第二部分130-2的过渡区、以及包括第一部分120-1和第二部分120-2的外部区，其中，过渡区的第一部分130-1沿y轴将外部区的第一部分120-1与内部区110隔开，并且其中，过渡区的第二部分130-2沿y轴将外部区的第二部分120-2与内部区110隔开。用于电场管理的半圆形终止区170沿x轴将内部区110、过渡区的第一部分130-1以及过渡区的第二部分130-2与元件区140的边缘隔开。
在图6中，半导体层100是SOI(绝缘体上半导体)结构的一部分。绝缘体层920形成在非绝缘基底910上。半导体层100形成在绝缘体层920上。非绝缘基底910、绝缘体层920和半导体层100彼此垂直堆叠并形成SOI结构。
非绝缘基底910可以是或可以包括半导体衬底，其中，半导体衬底可以是均匀掺杂的或者可以包括从与绝缘体层920的界面延伸到半导体衬底中的掺杂区。可替选地或另外地，非绝缘基底910可以包括金属板或金属层。
绝缘体层920将半导体层100与非绝缘基底910隔开。绝缘体层920具有均匀的垂直延伸v2并且可以是均质电介质层，例如氧化硅层。可替选地，绝缘体层920可以包括两个或更多个具有不同组成和/或结构的垂直堆叠的子层。垂直延伸v2可以在200nm至800nm(例如，350nm至450nm)的范围内。可替选地，例如在不存在非绝缘基底910的情况下，垂直延伸v2在1μm至20μm(例如，1μm至10μm)的范围内。绝缘体层920的电压阻断能力可以在200V至1500V的范围内，例如约300V。
半导体层100可以是具有均匀厚度的层，其中，半导体层100沿z轴的垂直延伸v1可以在50nm至20μm的范围内，例如在100nm至1μm的范围内。
具体地，半导体装置500可以是PDSOI(部分耗尽SOI)装置，其中电子元件的掺杂区210、220形成为从半导体层100前侧的第一表面101延伸到半导体层100的上部部分中的掺杂阱。第一表面101处的第一掺杂区210和第二掺杂区220的pn结的内边缘限定了过渡区130的边缘。半导体层100的主体部分119将掺杂区210、220与绝缘体层920隔开。PDSOI装置的半导体层100的垂直延伸v1在10μm至220μm的范围内，例如在20μm至140μm的范围内。
根据另一示例(未示出)，半导体装置是FDSOI(全耗尽SOI)装置，其中，电子元件的掺杂区210、220从第一表面101向下延伸到绝缘体层920。FDSOI装置的半导体层100的垂直延伸v1可以在20nm至500nm的范围内。
所示的沟槽隔离结构400具有垂直侧壁。具有相同尺寸和材料配置的更多沟槽隔离结构可以从第一表面101延伸到半导体层100中。
沟槽隔离结构400可以向下延伸到绝缘体层920或延伸到绝缘体层920中，或者可以在距绝缘体层920一定距离处终止于半导体层100中。特别地，沟槽隔离结构400终止于第一掺杂区210和第二掺杂区220的下边缘与绝缘体层920之间的主体部分119中。沟槽隔离结构400中的至少一些沟槽隔离结构的垂直延伸v6可以小于半导体层100的垂直延伸v1，例如等于或小于半导体层100的垂直延伸v1的80％、小于其60％或小于其50％。
沟槽隔离结构400中的至少一些沟槽隔离结构的垂直延伸v6可以大于从第一表面101注入和/或扩散到过渡区130、内部区110和外部区120中的任何掺杂区的垂直延伸。具体地，沟槽隔离结构400中的至少一些沟槽隔离结构的垂直延伸v6可以等于或大于更深地延伸到半导体层100中的掺杂区210、220的垂直延伸的150％、大于其200％或大于其300％。
在半导体装置包括沿第一表面101形成并部分延伸到半导体层100中的浅沟槽隔离(STI)的情况下，沟槽隔离结构400比浅沟槽隔离更深地延伸到半导体层100中，例如至少两倍深。
沟槽隔离结构400可以具有不同的垂直延伸，其中可以通过沟槽隔离结构的截面面积的大小结合沟槽蚀刻方法来调整垂直延伸，所蚀刻的沟槽的截面面积越大，沟槽蚀刻方法越有效。
在沟槽隔离结构400的截面面积和元件隔离沟槽410的截面面积的适当比率下，沟槽隔离结构400和元件隔离沟槽410两者的沟槽可以在同一蚀刻工艺中同时形成，其中元件隔离沟槽410的沟槽暴露绝缘体层920，并且沟槽隔离结构400的沟槽在距绝缘体层920一定距离处终止于半导体层100中。
图7至图12示出了圆形元件区140，圆形元件区140具有圆形内部区110、环形外部区120以及将内部区110和外部区120横向隔开的环形过渡区130。如果示出了沟槽隔离结构400的不规则横向分布，则可以用规则分布来代替，并且如果示出了规则横向分布，则可以用不规则分布来代替。水平截面中的沟槽隔离结构400中的至少一些沟槽隔离结构被过渡区130完全围绕。更具体地，沟槽隔离结构400中的至少一些沟槽隔离结构(在水平截面中)被作为特定电子元件200的一部分或与特定电子元件200相关联的过渡区130的一部分完全围绕。
在图7中，沟槽隔离结构400具有相同大小的圆形水平截面面积。沟槽隔离结构400仅形成在过渡区130中并且大致均匀分布。
在图8中，沟槽隔离结构400的横向面积占用密度随着到内部区110的距离的减小而减小。
图9和图10示出了具有以下水平截面面积的沟槽隔离结构400，水平截面面积形成其中横向纵向延伸l1超过平均横向宽度延伸w1至少两倍的条带。条带在径向上以纵向延伸l1取向。沟槽隔离结构400可以与内部区110和外部区120分离，或者沟槽隔离结构400中的至少一些沟槽隔离结构可以与内部区110、外部区120或两者接触。沟槽隔离结构400的数目和/或宽度可以随着到内部区110的距离的增加而增加，使得横向面积占用密度沿径向大致恒定。
在图9中，沟槽隔离结构400的水平截面面积是楔形的，其中横向宽度在内部区110的方向上逐渐变小。在水平电荷载流子沿径向流动的情况下，平均电流密度可以沿径向近似均匀。
在图10中，沟槽隔离结构400的水平截面面积沿整个纵向延伸l1具有近似均匀的横向宽度延伸w1，其中沟槽隔离结构400在横向端部处可以是圆形的。沟槽隔离结构400的纵轴线平行于径向取向。沟槽隔离结构400的数目可以随着到内部区110的距离的增加而增加。
图11示出了形成在过渡区130和内部区110两者中，特别是形成在内部区110的面向过渡区130的部分中的沟槽隔离结构400。
图12示出了形成在过渡区130和外部区120两者中，特别是形成在外部区120的面向过渡区130的部分中的沟槽隔离结构400。
图13示出了主要形成在半导体层100的沿沟槽隔离结构400与半导体层100之间的界面495的层部分480中的本征复合中心491。
层部分480以平行于界面495的近似均匀的宽度延伸。层部分480的厚度a1可以小于层部分480沿其延伸的沟槽隔离结构400的垂直延伸v6。至少对于大多数本征复合中心491，本征复合中心491与最近的沟槽隔离结构400之间的横向距离小于同一本征复合中心491与第一表面101之间的垂直距离。
本征复合中心491可以是或可以包括原子杂质，例如诸如施主原子和受主原子的电活性掺杂剂、另一半导体元件的外来原子、和/或电活性较低或无活性的杂质。可替选地或另外地，本征复合中心491可以包括半导体层100中的晶体缺陷，例如主体缺陷、平面缺陷、线缺陷和点缺陷，如间隙缺陷、替代缺陷和空位缺陷。
本征复合中心491的形成与沟槽隔离结构400的形成相结合。
沟槽隔离结构400的形成包括形成从第一表面101延伸到半导体层100中的沟槽的工艺，例如反应离子束蚀刻工艺。杂质原子如受主原子、施主原子和/或其他元件的原子可以通过沟槽侧壁被离子注入、从气相或固相扩散、和/或等离子体掺杂。
通常的受主原子和/或施主原子，如硼(B)、铟(In)、磷(P)和砷(As)，会局部降低电荷载流子寿命并形成掺杂区，有助于局部电荷平衡并改善击穿电压和其他装置特性。诸如锗(Ge)的其他半导体元件的原子、如氩(Ar)、氙(Xe)的用于产生晶体缺陷的原子、和/或如碳(C)的对电状态有影响的原子、或者如铂(Pt)和/或铝(Al)的金属原子可以直接形成电荷载流子的陷阱或者可以产生电荷载流子的陷阱，例如晶体缺陷。例如，浅施主如Pt原子选择性地增加复合并限制电荷载流子的产生。
热处理，例如炉内退火或RTA(快速热退火)，可以在杂质原子插入半导体层100之后进行，以完成本征复合中心491和层部分480的形成。随后可以进行清洁工艺和用于封闭沟槽的工艺，其中沟槽隔离结构400被完成。
在图13所示的示例中，沟槽隔离结构400包括具有一种或更多种电介质材料的侧壁层441，电介质材料例如热氧化硅、沉积氧化硅、氮化硅、氮氧化硅、掺杂或未掺杂的硅酸盐玻璃和/或电介质聚合物，其中侧壁层441衬在形成沟槽隔离结构400的沟槽的内表面上。沟槽隔离结构400还包括下部电介质填充部分421和在下部电介质填充部分421上的上部电介质填充部分422。下部电介质填充部分421和上部电介质填充部分422的材料可以不同。根据另一示例，沟槽隔离结构400可以包括一个均质填充部分。侧壁层441、下部电介质填充部分421和上部电介质填充部分422形成与半导体层100直接接触的电介质部分440。
在图14中，界面复合中心492主要沿沟槽隔离结构400与半导体层100之间的界面495形成。界面复合中心492可以与参照图13描述的本征复合中心491结合。
界面复合中心492与沟槽隔离结构400和半导体层100两者接触。界面复合中心492可以包括金属原子、原子金属簇、金属纳米颗粒或不连续的金属层。
界面复合中心492的形成与其中形成沟槽隔离结构400的沟槽的形成相结合。特别地，可以通过离子注入、从气相或固相扩散和/或等离子体掺杂(PLAD)将杂质原子如受主原子、施主原子和/或其他元件的原子置于沟槽侧壁上来形成界面复合中心492。
可替选地，形成界面复合中心492可以包括在沟槽侧壁上沉积薄金属层或金属氧化物层，并将所沉积的层转化成金属氧化物层，或者转化成包含金属氧化物和金属簇的混合相的层。
形成界面复合中心492可以将沟槽侧壁暴露于等离子体(例如，氩气(Ag)等离子体、氮气(N2)等离子体或氧气(O2)等离子体)、暴露于反应性气体环境(例如，空气、氢气(H2)或氧气(O2))。可替选地，沟槽侧壁可以暴露于液体(例如，水、酸、溶剂)或蒸气(例如，水蒸气)，其包括化学附着至沟槽侧壁的表面活性剂或化学物质。
形成本征复合中心491和/或界面复合中心492还可以包括形成将拉伸或压缩机械应力引入到半导体层100中的应力层。例如，沉积氧化物衬垫、氮化物衬垫和/或硅层，并且使所沉积的衬垫经受热处理或UV照射。随后可以进行清洁工艺和用于封闭沟槽的工艺，其中沟槽隔离结构400被完成。
在图14所示的示例中，最终的沟槽隔离结构400包括具有一种或更多种电介质材料的侧壁层441，电介质材料例如热氧化硅、沉积氧化硅、氮化硅、氮氧化硅、掺杂或未掺杂的硅酸盐玻璃和/或电介质聚合物，其中侧壁层441衬在形成沟槽隔离结构400的沟槽的内表面上。沟槽隔离结构400还包括导电填充部分420，其中侧壁层441将导电填充部分420和半导体层100隔开。
在图15中，电子元件200是半导体二极管280。例如，在具有半桥栅极驱动器功能的半导体装置的情况下，半导体二极管230可以是自举二极管。
第一掺杂区210形成了在内部区110中从半导体层100的第一表面101延伸到半导体层100中的第一电极区281。第二掺杂区220形成第二电极区的接触部分282a，并且在外部区120中从第一表面101延伸到半导体层100中。半导体层100的主体部分119将第一掺杂区210和第二掺杂区220与绝缘体层920隔开。
在所示实施方式中，第二电极区的轻掺杂延伸区282b在过渡区130中从第一表面101延伸到半导体层100中，并且与第一电极区281和第二电极区的接触部分282a横向接触。根据另一示例(未示出)，第一掺杂区210和第二掺杂区220通过主体部分119的表面部分连接。
在所示示例中，第一电极区281形成p掺杂二极管阳极区，并且第二电极区形成n掺杂二极管阴极区。根据另一示例，第一电极区281形成n掺杂二极管阴极区，并且第二电极区形成p掺杂二极管阳极区。在第一表面101上形成的层间电介质380覆盖延伸区282b。
第一金属化部310形成在第一掺杂区210上方的层间电介质380上。第一接触结构311从第一金属化部310通过层间电介质380中的开口延伸到第一掺杂区210。第一接触结构311与第一掺杂区210形成欧姆接触。
第二金属化部320形成在第二掺杂区220上方的层间电介质380上。第二接触结构321从第二金属化部320通过层间电介质380中的开口延伸到第二掺杂区220。第二接触结构321与第二掺杂区212形成欧姆接触。
沟槽隔离结构400从第一表面101通过轻掺杂延伸区282b延伸到半导体层100的主体部分119中。沟槽隔离结构400增加了主体部分119中存在的电荷载流子的复合率，特别是当二极管正向电流停止时，例如当半导体二极管280两端的电压换向时。较高的复合率减少了反向恢复时间并改善了换向行为。
在图16中，电子元件200是IGFET，例如MOSFET 290。在具有半桥栅极驱动器功能的半导体装置的情况下，MOSFET 290可以是电平转换晶体管。
第一掺杂区210形成了在内部区110中从半导体层100的第一表面101延伸到半导体层100中的第一源极/漏极区291。第二掺杂区220形成第二源极/漏极区的接触部分292a，并且在外部区120中从第一表面101延伸到半导体层100中。
第二源极/漏极区的轻掺杂漏极延伸区292b在过渡区130中从第一表面101延伸到半导体层100中，并且与接触部分292a横向接触。从第一表面101延伸到半导体层100中的主体/体接触区293可以形成在内部区110中。
半导体层100的主体部分119将第一源极/漏极区291、第二源极/漏极区和主体/体接触区293与绝缘体层920隔开。
所示的MOSFET 290是具有n掺杂源极/漏极区291、292a、292b、p掺杂主体区119和p掺杂主体/体接触区293的n沟道MOSFET。另一示例可以是具有p掺杂源极/漏极区291、292a、292b、n掺杂主体区119和n掺杂主体/体接触区293的p沟道MOSFET。
栅极结构150在过渡区130中形成在漏极延伸区292b与第一源极/漏极区291之间的第一表面101上。栅极结构150包括导电栅极电极155和将栅极电极155与半导体层100隔开的栅极电介质159。
在所示实施方式中，主体部分119的表面部分形成MOSFET 290的体区。在MOSFET290的导通状态下，导电电荷载流子沟道形成在栅极电介质159正下方的体区中，并且将第一源极/漏极区291与第二源极/漏极区的轻掺杂漏极延伸区292b连接。根据另一示例(未示出)，从第一表面101延伸到半导体层100中的p掺杂阱可以形成体区。
在第一表面101上形成的层间电介质380覆盖栅极结构150和漏极延伸区292b。
第一金属化部310形成在第一掺杂区210上方的层间电介质380上。第一接触结构311从第一金属化部310通过层间电介质380中的开口延伸到第一掺杂区210。第一接触结构311与第一掺杂区210形成欧姆接触，并且另外，第一接触结构311与主体/体接触区293可以形成欧姆接触。
第二金属化部320形成在第二掺杂区220上方的层间电介质380上。第二接触结构321从第二金属化部320通过层间电介质380中的开口延伸到第二掺杂区220。第二接触结构321与第二掺杂区220形成欧姆接触。
沟槽隔离结构400从第一表面101通过轻掺杂漏极延伸区292b延伸到半导体层100的主体部分119中。当晶体管电流停止时，即，当晶体管关断时，沟槽隔离结构400增加主体部分119中存在的电荷载流子的复合率。较高的复合速率降低了开关损耗。
图17示出了包括若干横向分离的元件区140的半导体层100，其中如参照图6所描述的，半导体层100是SOI结构的一部分。从第一表面101向下延伸到绝缘体层920或延伸到绝缘体层920中的元件隔离沟槽410形成将元件区140横向隔开的框架。
每个元件区140包括隔离的半导体岛。右边的元件区140包括类似于参考图16所描述的电子元件的电子元件200，其中电子元件200还包括从第一表面101延伸到半导体层100中的p掺杂阱294，并且其中p掺杂阱294的一部分形成晶体管体区。另外，电子元件200包括场板结构295，该场板结构295包括漏极延伸区292b的更重掺杂部分和连接至重掺杂部分的导电结构。电子元件200可以是具有大于200V的电压阻断能力的HV MOSFET。
在其他元件区140中，可以形成在小于5V的电源电压下工作的逻辑电路。
图18示出了沟槽隔离结构对具有矩形有源面积的1200V半导体二极管的换向行为的影响的模拟结果。平均正向电流密度为0.05A/mm2。
所有沟槽隔离结构具有大致相同的形状和大小，其中沟槽隔离结构是具有90μm的横向长度延伸和3μm的横向宽度延伸的条形。沟槽隔离结构以平行于阳极接触区与阴极接触区之间的连接线的纵轴线取向，并且以10μm的规则的中心到中心距离彼此平行地布置。
在t＝t1时，半导体二极管从正向导通状态改变为反向阻断状态。
线701示出了施加于没有沟槽隔离结构的比较半导体二极管的快速电压斜坡。线703示出了施加于比较半导体二极管的快速电压斜坡的对应二极管电流。线711示出了施加于比较半导体二极管的慢电压斜坡。线713示出了施加于比较半导体二极管的慢电压斜坡的对应二极管电流。
线702示出了施加于包括沟槽隔离结构的半导体二极管的快速电压斜坡。线704示出了施加于具有沟槽隔离结构的半导体二极管的快速电压斜坡的对应二极管电流。线712示出了施加于具有沟槽隔离结构的半导体二极管的慢电压斜坡。线714示出了施加于具有沟槽隔离结构的半导体二极管的慢电压斜坡的对应二极管电流。
箭头705指示由沟槽隔离结构针对快速电压斜坡实现的反向恢复电流减小。箭头715指示由沟槽隔离结构针对慢电压斜坡实现的反向恢复电流减小。
图19A和图19B示意性地示出了使用从第一表面101延伸到如上面参照图6所描述的SOI结构的半导体层100中的沟槽490来形成本征复合中心和/或界面复合中心的一些示例。根据所示实施方式，沟槽490延伸到绝缘体层920，但是沟槽490可以恰好容易地终止于绝缘体层920上方。为了简明起见，将各种示例组合成一个图。
在图19A左侧的沟槽490部分地填充有辅助结构481，该辅助结构481有助于形成本征复合中心和/或界面复合中心的工艺的深度选择性。例如，辅助结构481可以掩蔽沟槽侧壁的下部部分和沟槽底部，以防止离子注入或杂质原子从气相向内扩散，以及/或者防止暴露于等离子体、大气或改变沟槽侧壁的化学反应物。可替选地，辅助结构481可以包含杂质原子，并且可以用作杂质源，以用于使杂质原子选择性地通过沟槽底部和下部沟槽部分中的沟槽侧壁部分扩散。例如，辅助结构481可以包括含有硼原子和/或磷原子的旋涂硅酸盐玻璃。辅助结构481可以在完成沟槽隔离结构的形成之前被去除，或者可以成为最终沟槽隔离结构的一部分。
图19A中的第二沟槽490包括凹陷衬垫482，其有助于形成本征复合中心和/或界面复合中心的工艺的深度选择性。形成凹陷衬垫可以包括保形沉积工艺和/或氧化工艺以及随后的各向异性蚀刻。凹陷衬垫482可以掩蔽沟槽侧壁的下部部分，以防止离子注入或杂质原子从气相向内扩散，以及/或者防止暴露于等离子体、大气或改变沟槽侧壁的化学反应物。可替选地，凹陷衬垫482可以包含杂质原子，并且可以用作杂质源，以用于使杂质原子选择性地通过由凹陷衬垫482覆盖的沟槽侧壁部分扩散。
离子注入工艺通过沟槽侧壁，并且如果适用的话，通过图19A中的第三沟槽490的沟槽底部注入杂质原子，例如损伤原子、施主原子和/或受主原子。注入的杂质和/或由注入的损伤原子产生的晶体缺陷主要在半导体层100的层部分480中形成本征复合中心，其中层部分480平行于沟槽侧壁延伸。
在图19A右侧的沟槽490衬有应力层483，该应力层483将压缩应力的拉伸引入半导体层100的层部分480中。应力层483可以包括在沉积之后经受热处理或UV照射的氧化物衬垫、氮化物衬垫和/或硅层。
在图19B中左侧的沟槽490包括辅助衬垫484，该辅助衬垫484包含杂质原子并且用作杂质源，以用于使杂质原子通过沟槽侧壁扩散到半导体层100的层部分480中。
在图19B中间的沟槽490包括金属簇485或金属纳米颗粒，金属簇485或金属纳米颗粒可以通过沉积薄金属衬垫并使所沉积的金属衬垫经受热处理和/或将所沉积的金属衬垫暴露于蚀刻剂来形成。
在图19B中右侧的沟槽490包括通过将沟槽侧壁暴露于等离子体(例如，氩气(Ag)等离子体、氮气(N2)等离子体或氧气(O2)等离子体)、反应性气态环境(例如，空气、氢气(H2)或氧气(O2))、液体(例如，水、酸、溶剂)或蒸气(例如，水蒸气)而获得的经调节的表面层486，该经调节的表面层486包括对沟槽侧壁进行化学改性或附着到沟槽侧壁的表面活性剂或化学物质。
图20示出了栅极驱动器电路800的构造块。栅极驱动器电路800使得微控制器或数字信号处理器能够有效地导通和关断电力转换电路和电机控制应用中的功率半导体开关，例如IGBT或MOSFET。
栅极驱动器电路800被配置为半桥栅极驱动器装置，其包括第一电压域中的第一栅极驱动器级820、第二电压域中的第二栅极驱动器级830和第三电压域中的输入级810。输入级810在一个或更多个输入端子INP处接收输入信号。输入信号可以包括方波脉冲，并且可以从脉宽调制器电路接收。输入级810可以对输入信号进行预处理，并且可以将预处理后的输入信号传送到第一栅极驱动器级820和第二栅极驱动器级830，第一栅极驱动器级820和第二栅极驱动器级830可以与输入级810电分离。输入级810可以包括以至多5V的电源电压工作的逻辑电路。
第一栅极驱动器级820包括第一缓冲级821。响应于接收到的经预处理的输入信号，第一缓冲级生成并驱动用于第一压控开关装置(例如，半桥组件的低侧开关)的第一栅极信号，并且在第一栅极输出端子GOUTL处输出第一栅极信号。
第二栅极驱动器级830包括第二缓冲级831。响应于接收到的经预处理的输入信号，第二栅极驱动器级830生成并驱动用于第二压控开关装置(例如，半桥组件的高侧开关)的第二栅极信号，并且在第二栅极输出端子GOUTH处输出第二栅极信号。
第一缓冲级821和/或第二缓冲级831包括具有串联电连接在各级的高电位线V1H、V2H与低电位线V1L、V2L之间的p-MOSFET 822、832和n-MOSFET 823、833的源极/漏极路径的反相器级，例如推挽驱动器。
第一缓冲级821的p-MOSFET 822与n-MOSFET 823之间的网络节点与第一栅极输出端子GOUTL电连接。第二缓冲级831的p-MOSFET 832与n-MOSFET 833之间的网络节点与第二栅极输出端子GOUTH电连接。
在每个缓冲级821、831中，p-MOSFET 822、832和n-MOSFET 823、833交替地导通和关断，其中，在每个时间点处，同一缓冲级821、831的p-MOSFET 822、832和n-MOSFET 823、833中的仅一个处于导通状态。
栅极驱动器电路800还可以包括用于向第二栅极驱动器级830供电的自举二极管。
栅极驱动器电路800可以在输入级810与第一栅极驱动器级820之间和/或在输入级810与第二栅极驱动器级830之间和/或在第一栅极驱动器级820与第二栅极驱动器级830之间包括一个或更多个电平转换晶体管。
高压半导体装置可以是具有第一电压域中的第一HV部分、第二电压域中的第二HV部分以及具有CMOS部分的半桥栅极驱动器电路。CMOS部分包括用于接收和预处理低电压电平输入信号的输入电路。每个HV部分包括具有串联电连接在高压线与参考电压线之间的两个MOSFET的驱动器级，例如推挽级或反相器级。
CMOS部分和HV部分的电子元件，例如自举二极管和/或电平转换晶体管，可以形成在如参照先前附图所描述的分离的元件区140中。

Claims (18)

1.一种半导体装置，包括：
半导体层(100)，其包括元件区(140)，其中，所述元件区(140)包括内部区(110)、在所述内部区(110)的相对侧上的外部区(120)、以及将所述内部区(110)和所述外部区(120)横向隔开的过渡区(130)；
电子元件(200)，其包括形成在所述内部区(110)中的第一掺杂区(210)和形成在所述外部区(120)中的第二掺杂区(220)；以及
至少在所述过渡区(130)中的横向分离的沟槽隔离结构(400)，其中，每个沟槽隔离结构(400)从所述半导体层(100)的第一表面(101)延伸到所述半导体层(100)中。
2.根据权利要求1所述的半导体装置，还包括：
绝缘体层(920)，其中，所述半导体层(100)形成在所述绝缘体层(920)上。
3.根据前述权利要求中任一项所述的半导体装置，
其中，所述外部区(120)围绕所述内部区(110)。
4.根据前述权利要求中任一项所述的半导体装置，还包括：
围绕所述元件区(140)的元件隔离沟槽(410)。
5.根据前述权利要求中任一项所述的半导体装置，还包括：
被所述内部区(110)围绕的另一元件区(140)。
6.根据前述权利要求中任一项所述的半导体装置，
其中，所述沟槽隔离结构(400)中的至少一些沟槽隔离结构的垂直延伸大于所述第一掺杂区(210)的垂直延伸和所述第二掺杂区(220)的垂直延伸。
7.根据权利要求1至6中任一项所述的半导体装置，
其中，所述沟槽隔离结构(400)的水平截面面积的圆度为至少0.4。
8.根据权利要求1至6中任一项所述的半导体装置，
其中，所述沟槽隔离结构(400)的水平截面面积是横向纵向延伸超过平均横向宽度延伸的至少两倍的条带。
9.根据前述权利要求中任一项所述的半导体装置，
其中，所述沟槽隔离结构(400)中的至少一个沟槽隔离结构形成在所述内部区(110)中或所述外部区(120)中。
10.根据前述权利要求中任一项所述的半导体装置，还包括：
本征复合中心(491)，其形成在所述半导体层(100)中的沿所述沟槽隔离结构(400)与所述半导体层(100)之间的界面(495)的层部分中。
11.根据前述权利要求中任一项所述的半导体装置，还包括：
界面复合中心(492)，其沿所述沟槽隔离结构(400)与所述半导体层(100)之间的界面(495)而形成。
12.根据前述权利要求中任一项所述的半导体装置，
其中，所述沟槽隔离结构(400)包括与所述半导体层(100)直接接触的电介质部分(440)。
13.根据前述权利要求中任一项所述的半导体装置，
其中，至少一些分离的沟槽隔离结构(400)被所述过渡区(130)完全围绕。
14.根据前述权利要求中任一项所述的半导体装置，
其中，所述电子元件(200)包括所述过渡区(130)的从所述第一掺杂区(210)延伸到所述第二掺杂区(220)的部分，并且其中，所述分离的沟槽隔离结构(400)中的至少一些沟槽隔离结构被所述过渡区(130)的所述部分完全围绕。
15.一种形成半导体装置的方法，所述方法包括：
形成包括元件区(140)的半导体层(100)，其中，所述元件区(140)包括内部区(110)、在所述内部区(110)的相对侧上的外部区(120)、以及将所述内部区(110)和所述外部区(120)横向隔开的过渡区(130)；
形成电子元件(200)，所述电子元件(200)包括形成在所述内部区(110)中的第一掺杂区(210)和形成在所述外部区(120)中的第二掺杂区(220)，其中，所述电子元件(210)被配置成暂时阻断施加在所述第一掺杂区(210)与所述第二掺杂区(220)之间的电压；
形成横向分离的沟槽(490)，所述沟槽(490)从所述半导体层(100)的第一表面(101)延伸到所述过渡区(110)中；以及
在所述沟槽(490)中形成沟槽隔离结构(400)。
16.根据权利要求15所述的方法，还包括：
通过穿过所述沟槽(490)的侧壁引入原子来形成本征复合中心(491)。
17.根据权利要求15和16中任一项所述的方法，还包括：
在所述沟槽(490)的侧壁上形成包括金属的层。
18.根据权利要求15和16中任一项所述的方法，还包括：
在所述沟槽(490)的侧壁上形成应力层，其中，所述应力层将机械应力引入所述半导体层(100)的在所述沟槽(490)周围的部分中。
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JP4471480B2 (ja) * 2000-10-18 2010-06-02 三菱電機株式会社 半導体装置
KR100810411B1 (ko) * 2006-09-21 2008-03-04 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성방법
JP6244177B2 (ja) * 2013-11-12 2017-12-06 日立オートモティブシステムズ株式会社 半導体装置
KR102663165B1 (ko) * 2019-01-07 2024-05-09 삼성전자주식회사 이미지 센서의 제조 방법
KR102233049B1 (ko) * 2019-07-24 2021-03-26 주식회사 키 파운드리 채널 길이 조정이 용이한 반도체 소자 및 그 제조방법
US11935918B2 (en) * 2021-06-21 2024-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage device with boosted breakdown voltage

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