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CN116469836A - 集成电路结构及其制造方法 - Google Patents

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CN116469836A
CN116469836A CN202210825459.XA CN202210825459A CN116469836A CN 116469836 A CN116469836 A CN 116469836A CN 202210825459 A CN202210825459 A CN 202210825459A CN 116469836 A CN116469836 A CN 116469836A
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work function
gate
semiconductor region
gate stack
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CN202210825459.XA
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李欣怡
董彦佃
陈智城
张文
徐志安
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Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本公开涉及集成电路结构及其制造方法。一种方法，包括：在半导体区域之上形成虚设栅极堆叠；在虚设栅极堆叠的侧面形成源极/漏极区域；去除虚设栅极堆叠以形成沟槽，其中半导体区域暴露于沟槽；形成延伸进入沟槽内的栅极电介质层；以及在栅极电介质层上沉积功函数调整层。功函数调整层包括铝和碳。该方法还包括：在功函数调整层之上沉积p型功函数层；以及执行平坦化工艺以去除p型功函数层、功函数调整层和栅极电介质层的多余部分，以形成栅极堆叠。

Description

集成电路结构及其制造方法
技术领域
本公开涉及集成电路结构及其制造方法。
背景技术
晶体管是集成电路中的基本构建元件。在集成电路的先前开发中，已经形成了鳍式场效应晶体管(Fin Field-Effect Transistor，FinFET)和栅极全环绕(Gate-All-Around，GAA)晶体管来替换平面晶体管。在FinFET或GAA晶体管的形成中，形成半导体鳍或半导体片，并且在半导体鳍/片上形成虚设栅极。虚设栅极的形成可以包括沉积诸如多晶硅层之类的虚设层，并且然后将虚设层图案化为虚设栅极。栅极间隔件形成在虚设栅极堆叠的侧壁上。然后去除虚设栅极堆叠以在栅极间隔件之间形成沟槽。然后在沟槽中形成替换栅极。
在形成替换栅极时，选择不同的材料来形成n型晶体管和p型晶体管。例如，n型晶体管可以在其替换栅极中采用TiAl，而p型晶体管可以在其替换栅极中采用TiN。
发明内容
根据本公开的一个方面，提供了一种制造集成电路结构的方法，包括：在半导体区域之上形成虚设栅极堆叠；在所述虚设栅极堆叠的侧面形成源极/漏极区域；去除所述虚设栅极堆叠以形成沟槽，其中，所述半导体区域暴露于所述沟槽；形成延伸进入所述沟槽内的栅极电介质层；在所述栅极电介质层上沉积功函数调整层，其中，所述功函数调整层包括铝和碳；在所述功函数调整层之上沉积p型功函数层；以及执行平坦化工艺以去除所述p型功函数层、所述功函数调整层和所述栅极电介质层的多余部分，以形成栅极堆叠。
根据本公开的另一方面，提供了一种集成电路结构，包括：半导体区域；栅极堆叠，在所述半导体区域之上，所述栅极堆叠包括：高k栅极电介质层；功函数调整层，在所述高k栅极电介质层上，其中，所述功函数调整层包括铝和碳；以及p型功函数层，在所述功函数调整层之上；以及p型源极/漏极区域，在所述栅极堆叠的侧面。
根据本公开的又一方面，提供了一种集成电路结构，包括：第一晶体管，包括：第一半导体区域；第一栅极间隔件和第二栅极间隔件，在所述第一半导体区域之上；以及第一栅极堆叠，在所述第一半导体区域之上并且在所述第一栅极间隔件和所述第二栅极间隔件之间，所述第一栅极堆叠包括：第一高k电介质层，在所述第一半导体区域上；n型功函数层，在所述第一高k电介质层之上并实体接触所述第一高k电介质层；第一p型功函数层，在所述n型功函数层之上并接触所述n型功函数层；以及金属区域，在所述第一p型功函数层之上并接触所述第一p型功函数层；以及p型源极/漏极区域，在所述第一栅极堆叠的侧面。
附图说明
在结合附图阅读时，可以从下面的具体实施方式中最佳地理解本公开的各方面。应当注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1-图4、图5A、图5B、图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、图10C、图11A、图11B、图12A、图12B、图12C、图13A、图13B、图13C、图14A、图14B、图14C、图15A、图15B、图16A、图16B、图17A、图17B、图17C、图17D、图17E、图18A、图18B、图18C、图19A、图19B和图19C示出了根据一些实施例的在形成栅极全环绕(GAA)晶体管的中间阶段的各种视图。
图20示出了根据一些实施例的具有不同栅极堆叠的若干晶体管的栅极堆叠。
图21示出了根据一些实施例的一些栅极堆叠中的若干元素的原子百分比分布。
图22示出了根据一些实施例的用于形成GAA晶体管的工艺流程。
具体实施方式
以下公开提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体实施例或示例以简化本公开。当然，这些仅是示例而不意图是限制性的。例如，在下面的描述中，在第二特征之上或上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各种示例中重复参考数字和/或字母。这种重复是为了简单和清楚的目的，并且其本身并不规定所讨论的各种实施例和/或配置之间的关系。
此外，本文中可以使用空间相关术语(例如，“之下”、“下方”、“下”、“上方”、“上”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。器件可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可被相应地解释。
提供了一种通过插入含铝和碳的功函数层来形成替换栅极堆叠的方法。根据一些实施例，在半导体纳米结构上形成虚设栅极堆叠，并且然后去除虚设栅极堆叠，从而露出半导体纳米结构。在半导体纳米结构上形成包括界面层和高k电介质层的栅极电介质。在高k电介质层上沉积包括铝和/或碳的层作为功函数层的一部分，随后形成p型功函数层。通过在沉积另一个功函数层之前插入含铝和碳的功函数层，提高了功函数层的整体功函数。在本公开的描述中，讨论了GAA晶体管来解释本公开的概念。本公开的实施例还可以应用于其他类型的晶体管，例如，FinFET、平面晶体管等。本文讨论的实施例是为了提供示例以使得实现或使用本公开的主题，并且本领域普通技术人员将容易理解在保持在不同实施例的预期范围内的同时所能够进行的修改。在各个视图和说明性实施例中，相同的附图标记用于表示相同的元件。虽然可以将方法实施例讨论为以特定顺序执行，但是其他方法实施例可以以任何逻辑顺序执行。
图1-图4、图5A、图5B、图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、图10C、图11A、图11B、图12A、图12B、图12C、图13A、图13B、图13C、图14A、图14B、图14C、图15A、图15B、图16A、图16B、图17A、图17B、图17C、图17D、图17E、图18A、图18B、图18C、图19A、图19B和图19C示出了根据一些实施例的在形成GAA晶体管的中间阶段的各种视图。相应工艺还示意性地反映在图22所示的工艺流程200中。
参考图1，示出了晶圆10的透视图。晶圆10包括多层结构，该多层结构包括在衬底20上的多层堆叠22。根据一些实施例，衬底20是半导体衬底，其可以是硅衬底、硅锗(SiGe)衬底等，并且可以使用其它衬底和/或结构，例如绝缘体上半导体(SOI)、应变SOI、绝缘体上硅锗等。衬底20可以被掺杂为p型半导体，但在其他实施例中，其可以被掺杂为n型半导体。
根据一些实施例，多层堆叠22是通过用于沉积交替材料的一系列沉积工艺来形成的。相应工艺被示出为图22所示的工艺流程200中的工艺202。根据一些实施例，多层堆叠22包括由第一半导体材料形成的第一层22A和由不同于第一半导体材料的第二半导体材料形成的第二层22B。
根据一些实施例，第一层22A的第一半导体材料由SiGe、Ge、Si、GaAs、InSb、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb等形成，或包括SiGe、Ge、Si、GaAs、InSb、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb等。根据一些实施例，第一层22A(例如，SiGe)的沉积是通过外延生长进行的，并且相应的沉积方法可以是气相外延(VPE)、分子束外延(MBE)、化学气相沉积(CVD)、低压CVD(LPCVD)、原子层沉积(ALD)、超高真空CVD(UHVCVD)、减压CVD(RPCVD)等。根据一些实施例，第一层22A被形成为在约和约之间的范围内的第一厚度。然而，可以使用任何合适的厚度，同时保持在实施例的范围内。
一旦第一层22A已经沉积在衬底20之上，则在第一层22A之上沉积第二层22B。根据一些实施例，第二层22B由第二半导体材料形成或包括第二半导体材料，例如Si、SiGe、Ge、GaAs、InSb、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、其组合等，其中第二半导体材料不同于第一层22A的第一半导体材料。例如，根据其中第一层22A是硅锗的一些实施例，第二层22B可以由硅形成，反之亦然。可以理解，任何合适的材料组合都可以用于第一层22A和第二层22B。
根据一些实施例，第二层22B使用类似于用于形成第一层22A的沉积技术在第一层22A上外延生长。根据一些实施例，第二层22B被形成为与第一层22A相似的厚度。第二层22B还可以被形成为与第一层22A不同的厚度。根据一些实施例，第二层22B可以被形成为例如在约和约之间的范围内的第二厚度。
一旦已经在第一层22A之上形成第二层22B，则重复沉积工艺以形成多层堆叠22中的其余层，直到已经形成多层堆叠22的期望最顶层为止。根据一些实施例，第一层22A具有彼此相同或相似的厚度，并且第二层22B具有彼此相同或相似的厚度。第一层22A还可以具有与第二层22B相同或不同的厚度。根据一些实施例，第一层22A在后续工艺中被去除，并且在整个说明书中被替代地称为牺牲层22A。根据替代实施例，第二层22B是牺牲的，并且在后续工艺中被去除。
根据一些实施例，在多层堆叠22之上形成一些衬垫氧化物层和硬掩模层(未示出)。这些层被图案化，并且用于对多层堆叠22进行后续图案化。
参考图2，在(一个或多个)蚀刻工艺中图案化多层堆叠22和下面的衬底20的一部分，从而形成沟槽23。相应工艺被示出为图22所示的工艺流程200中的工艺204。沟槽23延伸到衬底20中。多层堆叠的其余部分在下文中被称为多层堆叠22’。在多层堆叠22’的下方，衬底20的一些部分被留下，并且在下文中被称为衬底条带20’。多层堆叠22’包括半导体层22A和22B。在下文中，半导体层22A替代地称为牺牲层，并且半导体层22B替代地称为纳米结构。多层堆叠22’的部分和下面的衬底条带20’统称为半导体条带24。
在上述实施例中，GAA晶体管结构可以通过任何合适的方法来图案化。例如，可以使用一种或多种光刻工艺来对结构进行图案化，包括双图案化或多图案化工艺。通常，双图案或多图案工艺组合了光刻和自对准工艺，从而允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底之上形成牺牲层，并且使用光刻工艺来图案化牺牲层。使用自对准工艺在经图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件来图案化GAA结构。
图3示出了隔离区域26的形成，该隔离区域26在整个说明书中也被称为浅沟槽隔离(STI)区域。相应工艺被示出为图22所示的工艺流程200中的工艺206。STI区域26可以包括衬里氧化物(未示出)，其可以是通过衬底20的表面层的热氧化而形成的热氧化物。衬里氧化物还可以是使用例如ALD、高密度等离子体化学气相沉积(HDPCVD)、CVD等形成的沉积氧化硅层。STI区域26还可以包括在衬里氧化物之上的电介质材料，其中可以使用可流动化学气相沉积(FCVD)、旋涂、HDPCVD等来形成电介质材料。然后可以执行诸如化学机械抛光(CMP)工艺或机械研磨工艺之类的平坦化工艺，以平整电介质材料的顶表面，并且电介质材料的剩余部分是STI区域26。
然后使STI区域26凹陷，使得半导体条带24的顶部突出高于STI区域26的剩余部分的顶表面26T，以形成突出鳍28。突出鳍28包括衬底条带20’的顶部和多层堆叠22’。STI区域26的凹陷可以是通过干法蚀刻工艺执行的，其中例如NF3和NH3被用作蚀刻气体。在蚀刻工艺期间，可以生成等离子体。还可以包括氩。根据本公开的替代实施例，STI区域26的凹陷是通过湿法蚀刻工艺执行的。例如，蚀刻化学品可以包括HF。
参考图4，在(突出)鳍28的顶表面和侧壁上形成虚设栅极堆叠30和栅极间隔件38。相应工艺被示出为图22所示的工艺流程200中的工艺208。虚设栅极堆叠30可以包括虚设栅极电介质32和在虚设栅极电介质32之上的虚设栅极电极34。虚设栅极电介质32可以通过下列方式形成：氧化突出鳍28的表面部分以形成氧化物层，或者沉积诸如氧化硅层之类的电介质层。例如，可以使用多晶硅或非晶硅来形成虚设栅极电极34，并且还可以使用诸如非晶碳之类的其他材料。每个虚设栅极堆叠30还可以包括在虚设栅极电极34之上的一个(或多个)硬掩模层36。硬掩模层36可以由氮化硅、氧化硅、碳氮化硅、氧碳氮化硅、或其多层形成。虚设栅极堆叠30可以跨越单个或多个突出鳍28和位于突出鳍28之间的STI区域26。虚设栅极堆叠30的长度方向垂直于突出鳍28的长度方向。虚设栅极堆叠30的形成包括：形成虚设栅极电介质层，在虚设栅极电介质层之上沉积虚设栅极电极层，沉积一个或多个硬掩模层，并且然后通过(一个或多个)图案化工艺对形成的层进行图案化。
接下来，在虚设栅极堆叠30的侧壁上形成栅极间隔件38。根据本公开的一些实施例，栅极间隔件38由诸如氮化硅(SiN)、氧化硅(SiO2)、碳氮化硅(SiCN)、氧氮化硅(SiON)、氧碳氮化硅(SiOCN)等之类的电介质材料形成，并且可以具有单层结构或包括多个电介质层的多层结构。栅极间隔件38的形成工艺可以包括：沉积一个或多个电介质层，并且然后对(一个或多个)电介质层执行(一个或多个)各向异性蚀刻工艺。(一个或多个)电介质层的剩余部分是栅极间隔件38。
图5A和图5B示出了图4所示的结构的横截面视图。图5A示出了图4中的参考横截面A1-A1，该横截面切开突出鳍28的未被虚设栅极堆叠30和栅极间隔件38覆盖的部分，并且垂直于栅极长度方向。还示出了位于突出鳍28的侧壁上的鳍间隔件38。图5B示出了图4中的参考横截面B-B，该参考横截面平行于突出鳍28的长度方向。
参考图6A和图6B，突出鳍28的不位于虚设栅极堆叠30和栅极间隔件38正下方的部分通过蚀刻工艺被凹陷，以形成凹部42。相应工艺被示出为图22所示的工艺流程200中的工艺210。例如，可以使用C2F6，CF4，SO2，HBr、Cl2和O2的混合物，HBr、Cl2、O2和CH2F2的混合物等来执行干法蚀刻工艺，以蚀刻多层半导体堆叠22’和下面的衬底条带20’。凹部42的底部至少与多层半导体堆叠22’的底部齐平，或者可以低于多层半导体堆叠22’的底部(如图6B所示)。蚀刻可以是各向异性的，使得多层半导体堆叠22’的面向凹部42的侧壁是垂直且笔直的，如图6B所示。
参考图7A和图7B，牺牲半导体层22A被横向凹陷以形成横向凹部41，该横向凹部41从相应的上层和下层纳米结构22B的边缘凹陷。相应工艺被示出为图22所示的工艺流程200中的工艺212。对牺牲半导体层22A的横向凹陷可以通过使用与纳米结构22B和衬底20的材料(例如，硅(Si))相比对牺牲半导体层22A的材料(例如，硅锗(SiGe))更具选择性的蚀刻剂的湿法蚀刻工艺来实现。例如，在牺牲半导体层22A由硅锗形成并且纳米结构22B由硅形成的实施例中，湿法刻蚀工艺可以使用诸如盐酸(HCl)之类的蚀刻剂来执行。湿法蚀刻工艺可以使用浸渍工艺、喷涂工艺等来执行，并且可以使用任何合适的工艺温度(例如，在约400℃和约600℃之间)和合适的工艺时间(例如，在约100秒和约1000秒之间)来执行。根据替代实施例，对牺牲半导体层22A的横向凹陷是通过各向同性干法蚀刻工艺、或干法蚀刻工艺和湿蚀刻工艺的组合来执行的。
图8A和图8B示出了内部间隔件44的形成。相应工艺被示出为图22所示的工艺流程200中的工艺214。形成工艺包括：沉积延伸到凹部41中的内部间隔件层，并执行蚀刻工艺以去除内部间隔件层的在凹部41外部的部分，从而在凹部41中留下内部间隔件44。内部间隔件44可以由SiOCN、SiON、SiOC、SiCN等形成，或包括SiOCN、SiON、SiOC、SiCN等。内部间隔件44还可以是多孔的，使得它们具有低于例如约3.5的较低k值。根据一些实施例，可以通过湿法蚀刻工艺来执行对内部间隔件层的蚀刻，其中蚀刻化学品可以包括H2SO4、稀释的HF、氨溶液(NH4OH，水中的氨)等、或其组合。
参考图9A和图9B，在凹部42中形成外延源极/漏极区域48。相应工艺被示出为图22所示的工艺流程200中的工艺216。根据一些实施例，源极/漏极区域48可以对用作相应GAA晶体管的沟道的纳米结构22B施加应力，从而提高性能。根据一些实施例，相应晶体管是p型晶体管，并且外延源极/漏极区域48通过掺杂p型掺杂剂被相应地形成为p型。例如，可以生长硅锗硼(SiGeB)、硅硼(SiB)等以形成p型外延源极/漏极区域48。在凹部42被外延区域48填充之后，外延区域48的进一步生长还可以使得相邻的外延区域48彼此合并。
图10A、图10B和图10C至图19A、图19B和图19C中的后续图号可以具有后面跟随有字母A、B或C的相应数字。除非另有说明，否则字母A表示相应附图示出了与图4中的横截面A2-A2相同的横截面，字母B表示相应附图示出了与图4中的参考横截面B-B相同的参考横截面，并且字母C表示相应附图(除了图12C、图13C、图14C和图17C)示出了与图4中的横截面A1-A1相同的横截面。
图10A、图10B和图10C示出了在形成接触蚀刻停止层(CESL)50和层间电介质(ILD)52之后的结构的横截面视图。相应工艺被示出为图22所示的工艺流程200中的工艺218。CESL 50可以由氧化硅、氮化硅、碳氮化硅等形成，并且可以使用CVD、ALD等形成。ILD 52可以包括使用例如FCVD、旋涂、CVD或任何其他合适的沉积方法而形成的电介质材料。ILD 52可以由含氧电介质材料形成，该含氧电介质材料可以是使用原硅酸四乙酯(TEOS)作为前体而形成的氧化硅基材料、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。
图11A和图11B至图17A、图17B、图17C、图17D和图17E示出了用于形成替换栅极堆叠的工艺。在图11A和图11B中，执行诸如CMP工艺或机械研磨工艺之类的平坦化工艺以平整ILD 52的顶表面。相应工艺被示出为图22所示的工艺流程200中的工艺220。根据一些实施例，平坦化工艺可以去除硬掩模36以露出虚设栅极电极34，如图11B所示。根据替代实施例，平坦化工艺可以露出硬掩模36，并且在硬掩模36上停止。根据一些实施例，在平坦化工艺之后，虚设栅极电极34(或硬掩模36)、栅极间隔件38和ILD 52的顶表面在工艺变化内彼此齐平。
接下来，在一个或多个蚀刻工艺中去除虚设栅极电极34(和硬掩模36，如果有的话)，从而形成凹部58，如图12A、图12B和图12C所示。相应工艺被示出为图22所示的工艺流程200中的工艺222。图12C示出了该结构的透视图，并且图12A和图12B分别示出了图12C中的横截面视图12A-12A和12B-12B。虚设栅极电介质32在凹部58中的部分也被去除。根据一些实施例，虚设栅极电极34和虚设栅极电介质32通过干法蚀刻工艺被去除。例如，可以使用以比蚀刻ILD 52更快的速率选择性地蚀刻虚设栅极电极34的(一种或多种)反应气体来执行蚀刻工艺。每个凹部58暴露和/或覆盖多层堆叠22’的包括后续完成的纳米FET中的未来沟道区域的部分。多层堆叠22’的相应部分位于外延源极/漏极区域48的相邻对之间。
然后去除牺牲层22A以在纳米结构22B之间延伸凹部58，并且图13A、图13B和图13C示出了所得结构。相应工艺被示出为图22所示的工艺流程200中的工艺224。图13C示出了该结构的透视图，并且图13A和图13B分别示出了图13C中的横截面视图13A-13A和13B-13B。牺牲层22A可以通过使用对牺牲层22A的材料具有选择性的蚀刻剂执行各向同性蚀刻工艺(例如，湿法蚀刻工艺)来去除。与牺牲层22A相比，纳米结构22B、衬底20、STI区域26保持相对未蚀刻。根据其中牺牲层22A包括例如SiGe并且纳米结构22B包括例如Si或碳掺杂的硅的一些实施例，可以使用四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)等去除牺牲层22A。应当理解，虽然图13A和后续附图将纳米结构22B的横截面示出为矩形，但是纳米结构22B可以具有圆角，如图13A中的虚线所示。
参考图14A、图14B和图14C，形成栅极电介质62。相应工艺被示出为图22所示的工艺流程200中的工艺226。示例栅极电介质62的细节在图14C中示出。根据一些实施例，每个栅极电介质62包括界面层62A和在界面层62A上的高k电介质层62B。界面层62A可以由氧化硅形成或包括氧化硅，其可以通过诸如ALD或CVD之类的共形沉积工艺来沉积。根据一些实施例，高k电介质层62B包括一个或多个电介质层。例如，高k电介质层62B可以包括铪、铝、锆、镧、锰、钡、钛、铅或其组合的金属氧化物或硅酸盐。
参考图15A和图15B，沉积功函数层64，其包括功函数调整层64A和在功函数调整层64A之上的功函数层64B。由于功函数调整层64A和功函数层64B组合确定了所得栅极电极的功函数，功函数调整层64A也是栅极电极的功函数层的一部分。另一方面，功函数层64整体具有p型功函数，而功函数调整层64A可以具有n型功函数(用于调整功函数层64的整体功函数)，因此其被称为功函数调整层。
根据一些实施例，功函数调整层64A包括铝和/或碳。例如，功函数调整层64A可以包括铝碳(AlC)。功函数调整层64A可以包括其他元素，例如钛和/或氮。替代地，功函数调整层64A可以不含钛和氮。
根据一些实施例，功函数调整层64A中的铝原子百分比与碳原子百分比的比率在约0.1和约4之间的范围内。功函数调整层64A可以具有n型功函数，其低于中间禁带(mid-gap)功函数。中间禁带功函数可以等于或接近约4.55eV，并且在Si导带(～4.1eV)和Si价带(～5eV)之间的中间。根据一些实施例，功函数调整层64A的功函数可以在约4.1eV和约4.45eV之间的范围内。
功函数调整层64A是通过共形沉积工艺形成的。相应工艺被示出为图22所示的工艺流程200中的工艺228。功函数调整层64A可以通过热浸泡工艺沉积，还可以使用诸如ALD、CVD等之类的其他工艺。根据使用热浸泡工艺的一些实施例，工艺气体可以包括铝和碳两者。例如，工艺气体可以包括三甲基铝(TMA，Al2(CH3)6)、三乙基铝(TEAL，Al2(C2H5)6)等、或其组合。工艺气体的流速可以在约50sccm和约7000sccm之间的范围内。还可以包括诸如氩、氮(N2)等之类的载气。浸泡时间可以在约0.1秒和约1800秒之间的范围内。
根据替代实施例，用于形成功函数调整层64A的工艺包括使用含碳工艺气体的第一热浸泡工艺，从而形成含碳层。用于形成功函数调整层64A的工艺还包括使用含铝工艺气体的第二热浸泡工艺，从而形成含铝层。例如，含碳工艺气体可以包括四(二甲基氨基)钛(TDMAT，C8H24N4Ti)等。除了TDMAT之外，第一工艺气体还可以包括TMA和/或TEAL或其组合。除了TDMAT之外添加TMA和/或TEAL具有调节所得的功函数调整层64A中的碳和铝的原子百分比的功能。还可以使用其中包含或不包含铝的其他含碳工艺气体。含碳层的厚度与含铝层的厚度的厚度比可以在约0.3和约3之间的范围内。用于第二热浸泡工艺的含铝工艺气体可以包括TMA、TEAL或其组合。还可以使用其中包含或不包含碳的其他含铝工艺气体。含碳工艺气体和含铝工艺气体各自的流速可以在约50sccm和约7000sccm之间的范围内。还可以包括诸如氩、氮(N2)等之类的载气。使用含碳工艺气体的热浸泡工艺和使用含铝工艺气体的热浸泡工艺的顺序可以颠倒。
第一热浸泡工艺产生含碳层的沉积，该含碳层可以包括或不包括铝，并且可以包括或不包括钛，这取决于相应的工艺气体。第二热浸泡工艺产生含铝层的沉积，该含铝层可以包括或不包括碳，这取决于相应的工艺气体。由于含碳层和含铝层都非常薄，它们可以相互扩散以形成含铝和碳的层。根据一些实施例，存在使用含碳工艺气体的单一热浸泡工艺和使用含铝工艺气体的单一热浸泡工艺。根据替代实施例，功函数调整层64A的形成包括多个循环，每个循环包括使用含碳工艺气体的一个热浸泡工艺和使用含铝工艺气体的一个热浸泡工艺。
在沉积功函数调整层64A期间的晶圆温度被控制在一定范围内。当晶圆温度太低时，工艺气体中的键可能无法断裂，并且可能无法沉积功函数调整层64A。当晶圆温度太高时，会产生较大的铝和碳粒子，并且会对功函数调整层64A的均匀性产生不利影响。根据一些实施例，晶圆温度在约150℃和约550℃之间的范围内。
用于沉积功函数调整层64A的腔室中的腔室压力也被控制在一定范围内。当腔室压力太低或太高时，将不会沉积功函数调整层64A。根据一些实施例，腔室压力在约0.1Torr和约50Torr之间的范围内。
根据一些实施例，功函数层64B包括p型功函数材料，例如TiN、TaN、W等、其组合和/或其多层。p型功函数材料具有高于中间禁带功函数的功函数。功函数层64B是在共形沉积工艺中形成的。相应工艺被示出为图22所示的工艺流程200中的工艺230。当功函数层64B包括TiN时，使用含钛前体和含氮前体来执行沉积。含钛前体可以包括TiCl4、TiCl5等或其组合。含氮前体可以包括NH3。可以执行多个ALD循环，每个ALD循环包括脉送和吹扫含钛前体，以及脉送和吹扫含氮前体。
根据一些实施例，其中使用TiCl4和NH3作为工艺气体来执行功函数层64B的TiN的沉积，并且当使用ALD时，晶圆10的温度可以在约270℃和约550℃之间的范围内。腔室压力可以在约0.5Torr和约50Torr之间的范围内。
当功函数层64B包括TaN时，使用含钽前体和含氮前体来执行沉积。含钽前体可以包括TaCl4、TaCl5等或其组合。含氮前体可以包括NH3。可以执行多个ALD循环，每个ALD循环包括脉送和吹扫含钽前体，以及脉送和吹扫含氮前体。
与功函数层64包括功函数层64B并且不包括功函数调整层64A的情况相比，通过在高k电介质层62B和功函数层64B之间插入功函数调整层64A，功函数层64的功函数出人意料地增加。由于所得晶体管为p型晶体管，随着功函数的增加，所得晶体管的阈值电压降低。阈值电压的降低可能是由于碳原子与高k栅极电介质层62B形成偶极子，并且可能是由于功函数调整层64A与功函数层64B和高k栅极电介质层62B的相互作用。根据一些实施例，通过调整功函数调整层64A中的铝和碳的原子百分比，并且通过选择功函数调整层64A的厚度，与未形成功函数调整层64A的情况相比，所得晶体管的阈值电压可以降低大于约20mV的差异，并且该差异可以在约20mV和约250mV之间的范围内。
功函数调整层64A可以是薄层，并且不能太薄或太厚。当功函数调整层64A太薄时，其调整所得功函数层64的功函数的功能太弱，并且不能充分降低所得晶体管的阈值电压。当功函数调整层64A太厚时，由于功函数调整层64A的材料具有n型功函数，并非增加功函数层64的功函数，其将会降低功函数层64的功函数。因此，当功函数调整层64A太厚时，并非改进(降低)所得p型晶体管的阈值电压，其实际上将会劣化(增加)所得p型晶体管的阈值电压。事实上，当功函数调整层64A的厚度从逐渐增加时，功函数层64的功函数最初将会逐渐增加，并且所得p型晶体管的阈值电压将会逐渐降低。当功函数调整层64A的厚度达到阈值时，功函数调整层64A的厚度进一步增加将使得功函数层64的功函数减小，并且使得所得p型晶体管的阈值电压增加。功函数调整层64A的阈值厚度(在该阈值厚度处，阈值电压的趋势是相反的)可能受到各种因素的影响，例如材料以及上覆和下覆材料的厚度。根据一些实施例，功函数调整层64A的阈值厚度可以在约和约之间的范围内。因此，功函数调整层64A的厚度可以选择在约和约之间的范围内。
功函数层64的总厚度可以在约和约之间的范围内。根据一些实施例，功函数调整层64A的厚度可以在约和约之间的范围内。功函数调整层64A的厚度与高k电介质层62B的厚度的厚度比率可以在约0.08和约2.5之间的范围内。
图16A和图16B示出了导电填充层66的沉积以完全填充剩余的凹部58。导电填充层66远离半导体区域(即纳米结构22B)足够远，使得导电填充层66不充当功函数层。导电填充层66的沉积可以包括CVD、ALD等。根据一些实施例，导电填充层66包括胶层66A(图16B)和在胶层66A之上的填充材料66B。胶层66A可以由TiN、TaN、WN、WCN、TiCN等或其组合形成，或包括TiN、TaN、WN、WCN、TiCN等或其组合。相应工艺被示出为图22所示的工艺流程200中的工艺232。胶层66A可以与功函数层64B实体接触。填充材料66B可以包括钨、钴、铝等。
根据其中功函数层64B和胶层66A都包括TiN的一些实施例，功函数层64B延伸进入相邻纳米结构22B之间的空间，而胶层66A完全在该空间之外。功函数层64B和胶层66A的形成可以通过真空破坏工艺而彼此分离。功函数层64B和胶层66A可以能够彼此区分，也可以不能彼此区分。例如，功函数层64B的钛原子百分比和碳原子百分比可以与胶层66A中的相应钛原子百分比和碳原子百分比相同或不同。
在沉积胶层66A之后，沉积填充材料66B。然后，执行诸如CMP工艺或机械研磨工艺之类的平坦化工艺以去除栅极电介质62、功函数层64和导电填充层66的多余部分，这些多余部分高于ILD 52的顶表面。相应工艺被示出为图22所示的工艺流程200中的工艺234。所得结构如图17A和图17B所示。剩余的导电填充层66和功函数层64统称为栅极电极68。栅极电极68和栅极电介质62统称为所得纳米FET的栅极堆叠70。
图17C示出了图17A和图17B所示结构的透视图，其中图17A和图17B所示的横截面视图是分别从图17C中的横截面17A-17A和17B-17B获得的。图17D和图17E示出了图17A、图17B和图17C所示结构的水平横截面视图，其中这些水平横截面视图是分别从图17B中的水平面17D-17D和17E-17E获得的。
在图18A、图18B和图18C所示的工艺中，使栅极堆叠70(包括栅极电介质62和相应的上覆栅极电极68)凹陷，从而在栅极堆叠70的正上方并且栅极间隔件38的相对部分之间形成凹部。包括一层或多层电介质材料(例如，氮化硅、氮氧化硅等)的栅极掩模74被填充在每个凹部中，随后进行平坦化工艺以去除电介质材料的延伸高于ILD 52的多余部分。相应工艺被示出为图22所示的工艺流程200中的工艺236。随后形成的栅极接触件(例如，栅极接触件插塞80，如在下文相对于图19A和图19B讨论的)穿过栅极掩模74，以接触经凹陷的栅极电极68的顶表面。
如图18A、图18B和图18C进一步所示，ILD 76沉积在ILD 52之上和栅极掩模74之上。相应工艺被示出为图22所示的工艺流程200中的工艺238。蚀刻停止层(未示出)可以在形成ILD 76之前被沉积(或者不沉积)。根据一些实施例，ILD 76是通过FCVD、CVD、PECVD等形成的。ILD 76由可以选自氧化硅、PSG、BSG、BPSG、USG等的电介质材料形成。
在图19A、图19B和图19C中，ILD 76、ILD 52、CESL 50和栅极掩模74被蚀刻以形成暴露出外延源极/漏极区域48和/或栅极堆叠70的凹部(被接触件插塞80A和80B占据)。可以通过使用诸如RIE、NBE等之类的各向异性蚀刻工艺进行蚀刻来形成凹部。根据一些实施例，可以通过使用第一蚀刻工艺蚀刻穿过ILD 76和ILD 52、使用第二蚀刻工艺蚀刻穿过栅极掩模74、以及可能地使用第三蚀刻工艺蚀刻穿过CESL 50，来形成凹部。虽然图19B示出了接触件插塞80A和80B在同一横截面中，但是在各种实施例中，接触件插塞80A和80B可以形成在不同的横截面中，从而降低彼此短路的风险。
在形成凹部之后，在外延源极/漏极区域48之上形成硅化物区域78(图19B和图19C)。相应工艺被示出为图22所示的工艺流程200中的工艺240。根据一些实施例，硅化物区域78是通过下列方式形成的：首先沉积金属层(未示出)，该金属层能够与下面的外延源极/漏极区域48的半导体材料(例如，硅、硅锗、锗)反应以形成硅化物和/或锗化物区域；然后执行热退火工艺以形成硅化物区域78。金属可以包括镍、钴、钛、钽、铂、钨等。然后例如通过蚀刻工艺去除沉积金属的未反应部分。
然后在硅化物区域78之上形成接触件插塞80B。此外，接触件插塞80A(也可以称为栅极接触件插塞)也形成在凹部中，并且在栅极电极68之上并与栅极电极68接触。相应工艺被示出为图22所示的工艺流程200中的工艺242。接触件插塞80A和80B可以各自包括一个或多个层，例如阻挡层、扩散层和填充材料。例如，根据一些实施例，接触件插塞80A和80B各自包括阻挡层和导电材料，并且电耦合到下面的导电特征(例如，所示实施例中的栅极堆叠70和/或硅化物区域78)。阻挡层可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行诸如CMP工艺之类的平坦化工艺，以从ILD 76的表面去除多余的材料。由此形成作为P形晶体管的纳米FET 82。
图20示出了四个p型晶体管82-1、82-2、82-3和82-4的详细纳米结构和栅极堆叠的截面图，该四个p型晶体管82-1、82-2、82-3和82-4分别包括栅极堆叠70-1、70-2、70-3和70-4。P型晶体管82-1、82-2、82-3和82-4具有p型源极/漏极区域48(如图19B和图19C所示)。晶体管82-1、82-2、82-3和82-4形成在同一器件管芯中和同一半导体衬底上。根据一些实施例，功函数调整层64A-1、64A-2和64A-3彼此不同，而栅极堆叠70-1、70-2和70-3中的其他相应层彼此相同(并且可以共享共同的工艺来形成)。例如，功函数调整层64A-1和64A-2、64A-3可以具有不同的厚度、和/或不同的碳和/或铝原子百分比。因此，晶体管82-1、82-2和82-3的阈值电压可以彼此不同。根据一些实施例，相应功函数调整层64A-1和64A-2、64A-3的厚度T1、T2和T3具有关系T1＜T2＜T3，其中功函数调整层64A-1、64A-2和64A-3可以具有相同的组成。根据一些实施例，晶体管82-2的阈值电压低于晶体管82-1和82-3两者的阈值电压。另一方面，虽然T1＜T3，但是晶体管82-1的阈值电压可以小于、等于或大于晶体管82-3的阈值电压。
图20还示出了p型晶体管82-4，其栅极堆叠70-4类似于栅极堆叠70-1和70-2，不同在于没有形成功函数调整层。因此，p型晶体管82-4的阈值电压可以大于p型晶体管82-1和82-2的阈值电压。另一方面，p型晶体管82-4的阈值电压可以小于、等于或大于p型晶体管82-3的阈值电压。
图21示意性地示出了栅极堆叠70(图19B)中的一些元素根据距纳米结构22B的垂直距离的分布。所示分布包括碳原子百分比和铝原子百分比(功函数调整层64A中)、钛原子百分比(功函数层64B和胶层66A中)、以及铪原子百分比(高k电介质层62B中)。X轴表示图19B中箭头84方向上的垂直距离。Y轴表示原子百分比值。根据一些实施例，虽然栅极堆叠70中的元素从它们沉积的地方扩散开，但是碳原子百分比和/或铝原子百分比可以在功函数调整层64A中具有峰值。假设功函数层64B和胶层66A都包括钛，钛原子百分比在功函数层64B或胶层66A中、或者在功函数层64B和胶层66A之间的界面处具有峰值。假设高k电介质层62B包括铪，铪原子百分比在高k电介质层62B中具有峰值。
本公开的实施例具有一些有利特征。通过在功函数层和相应的下面的高k电介质层之间插入功函数调整层(其可以包括铝和碳)，可以调整并且可以降低所得p型晶体管的阈值电压。通过选择性地形成或不形成功函数调整层，并且通过调整功函数调整层的厚度和组成，可以形成具有不同功函数的多个p型晶体管。
根据本公开的一些实施例，一种方法，包括：在半导体区域之上形成虚设栅极堆叠；在虚设栅极堆叠的侧面形成源极/漏极区域；去除虚设栅极堆叠以形成沟槽，其中半导体区域暴露于沟槽；形成延伸进入沟槽内的栅极电介质层；在栅极电介质层上沉积功函数调整层，其中，功函数调整层包括铝和碳；在功函数调整层之上沉积p型功函数层；以及执行平坦化工艺以去除p型功函数层、功函数调整层和栅极电介质层的多余部分，以形成栅极堆叠。在实施例中，沉积功函数调整层包括：使用包含铝和碳的工艺气体的热浸泡工艺。在实施例中，工艺气体选自由三甲基铝(TMA，Al2(CH3)6)、三乙基铝(TEAL，Al2(C2H5)6)以及其组合组成的组。
在实施例中，热浸泡工艺是在约150℃和约550℃之间的范围内的晶圆温度下执行的。在实施例中，沉积功函数调整层包括：使用包含铝的第一工艺气体和包含碳的第二工艺气体的热浸泡工艺。在实施例中，第一工艺气体选自由三甲基铝(TMA，Al2(CH3)6)、三乙基铝(TEAL，Al2(C2H5)6)以及其组合组成的组，并且第二工艺气体包括四(二甲基氨基)钛(TDMAT，C8H24N4Ti)。在实施例中，形成栅极电介质层包括：沉积高k电介质层，并且其中，功函数调整层与高k电介质层实体接触。
在实施例中，栅极电介质层包括围绕半导体区域的第一部分、以及围绕与半导体区域交叠的附加半导体区域的第二部分，并且其中，p型功函数层包括围绕第一部分的第三部分、以及围绕第二部分的第四部分，并且其中，第三部分实体连接第四部分。在实施例中，功函数调整层具有n型功函数，功函数调整层和p型功函数层组合具有p型功函数，并且其中，源极/漏极区域是p型。在实施例中，方法还包括：在p型功函数层之上并与p型功函数层接触地沉积含钛层。在实施例中，功函数调整层中的铝原子百分比与碳原子百分比的比率在约0.1和约4之间的范围内。
根据本公开的一些实施例，一种集成电路结构，包括：半导体区域；栅极堆叠，在半导体区域之上，该栅极堆叠包括：高k栅极电介质层；功函数调整层，在高k栅极电介质层上，其中，功函数调整层包括铝和碳；以及p型功函数层，在功函数调整层之上；以及p型源极/漏极区域，在栅极堆叠的侧面。在实施例中，功函数调整层中没有钛和氮的峰值。在实施例中，功函数调整层中的铝原子百分比与碳原子百分比的比率在约0.1和约4之间的范围内。在实施例中，功函数调整层的第一厚度与高k栅极电介质层的第二厚度的比率在约0.08和约2.5之间的范围内。在实施例中，p型功函数层包括氮化钛。
根据本公开的一些实施例，一种集成电路结构，包括：第一晶体管，包括：第一半导体区域；第一栅极间隔件和第二栅极间隔件，在第一半导体区域之上；以及第一栅极堆叠，在第一半导体区域之上并且在第一栅极间隔件和第二栅极间隔件之间，第一栅极堆叠包括：第一高k电介质层，在第一半导体区域上；n型功函数层，在第一高k电介质层之上并实体接触第一高k电介质层；第一p型功函数层，在n型功函数层之上并接触n型功函数层；以及金属区域，在第一p型功函数层之上并接触第一p型功函数层；以及p型源极/漏极区域，在第一栅极堆叠的侧面。在实施例中，集成电路结构还包括第二晶体管，第二晶体管包括：第二半导体区域；以及第二栅极堆叠，包括：第二高k电介质层，在第二半导体区域上；以及第二p型功函数层，实体接触第二高k电介质层。在实施例中，n型功函数层中的铝原子百分比与碳原子百分比的比率在约0.1和约4之间的范围内。
以上概述了若干实施例或示例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例或示例的相同目的和/或实现本文介绍的实施例或示例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1.一种制造集成电路结构的方法，包括：在半导体区域之上形成虚设栅极堆叠；在所述虚设栅极堆叠的侧面形成源极/漏极区域；去除所述虚设栅极堆叠以形成沟槽，其中，所述半导体区域暴露于所述沟槽；形成延伸进入所述沟槽内的栅极电介质层；在所述栅极电介质层上沉积功函数调整层，其中，所述功函数调整层包括铝和碳；在所述功函数调整层之上沉积p型功函数层；以及执行平坦化工艺以去除所述p型功函数层、所述功函数调整层和所述栅极电介质层的多余部分，以形成栅极堆叠。
示例2.根据示例1所述的方法，其中，沉积所述功函数调整层包括：使用包含铝和碳两者的工艺气体的热浸泡工艺。
示例3.根据示例2所述的方法，其中，所述工艺气体选自由三甲基铝(TMA，Al2(CH3)6)、三乙基铝(TEAL，Al2(C2H5)6)以及其组合组成的组。
示例4.根据示例2所述的方法，其中，所述热浸泡工艺是在150℃和550℃之间的范围内的晶圆温度下执行的。
示例5.根据示例1所述的方法，其中，沉积所述功函数调整层包括：使用包含铝的第一工艺气体和包含碳的第二工艺气体的热浸泡工艺。
示例6.根据示例5所述的方法，其中，所述第一工艺气体选自由三甲基铝(TMA，Al2(CH3)6)、三乙基铝(TEAL，Al2(C2H5)6)以及其组合组成的组，并且所述第二工艺气体包括四(二甲基氨基)钛(TDMAT，C8H24N4Ti)。
示例7.根据示例1所述的方法，其中，形成所述栅极电介质层包括：沉积高k电介质层，并且其中，所述功函数调整层与所述高k电介质层实体接触。
示例8.根据示例1所述的方法，其中，所述栅极电介质层包括围绕所述半导体区域的第一部分、以及围绕与所述半导体区域交叠的附加半导体区域的第二部分，并且其中，所述p型功函数层包括围绕所述第一部分的第三部分、以及围绕所述第二部分的第四部分，并且其中，所述第三部分实体连接所述第四部分。
示例9.根据示例1所述的方法，其中，所述功函数调整层具有n型功函数，所述功函数调整层和所述p型功函数层组合具有p型功函数，并且其中，所述源极/漏极区域是p型。
示例10.根据示例1所述的方法，还包括：在所述p型功函数层之上并与所述p型功函数层接触地沉积含钛层。
示例11.根据示例1所述的方法，其中，所述功函数调整层中的铝原子百分比与碳原子百分比的比率在0.1和4之间的范围内。
示例12.一种集成电路结构，包括：半导体区域；栅极堆叠，在所述半导体区域之上，所述栅极堆叠包括：高k栅极电介质层；功函数调整层，在所述高k栅极电介质层上，其中，所述功函数调整层包括铝和碳；以及p型功函数层，在所述功函数调整层之上；以及p型源极/漏极区域，在所述栅极堆叠的侧面。
示例13.根据示例12所述的集成电路结构，其中，所述功函数调整层中没有钛和氮的峰值。
示例14.根据示例12所述的集成电路结构，其中，所述功函数调整层中的铝原子百分比与碳原子百分比的比率在0.1和4之间的范围内。
示例15.根据示例12所述的集成电路结构，其中，所述功函数调整层的第一厚度与所述高k栅极电介质层的第二厚度的比率在0.08和2.5之间的范围内。
示例16.根据示例12所述的集成电路结构，其中，所述p型功函数层包括氮化钛。
示例17.一种集成电路结构，包括：第一晶体管，包括：第一半导体区域；第一栅极间隔件和第二栅极间隔件，在所述第一半导体区域之上；以及第一栅极堆叠，在所述第一半导体区域之上并且在所述第一栅极间隔件和所述第二栅极间隔件之间，所述第一栅极堆叠包括：第一高k电介质层，在所述第一半导体区域上；n型功函数层，在所述第一高k电介质层之上并实体接触所述第一高k电介质层；第一p型功函数层，在所述n型功函数层之上并接触所述n型功函数层；以及金属区域，在所述第一p型功函数层之上并接触所述第一p型功函数层；以及p型源极/漏极区域，在所述第一栅极堆叠的侧面。
示例18.根据示例17所述的集成电路结构，还包括第二晶体管，所述第二晶体管包括：第二半导体区域；以及第二栅极堆叠，包括：第二高k电介质层，在所述第二半导体区域上；以及第二p型功函数层，实体接触所述第二高k电介质层。
示例19.根据示例17所述的集成电路结构，其中，所述n型功函数层包括铝和碳。
示例20.根据示例17所述的集成电路结构，其中，所述n型功函数层中的铝原子百分比与碳原子百分比的比率在0.1和4之间的范围内。

Claims (10)

1.一种制造集成电路结构的方法，包括：
在半导体区域之上形成虚设栅极堆叠；
在所述虚设栅极堆叠的侧面形成源极/漏极区域；
去除所述虚设栅极堆叠以形成沟槽，其中，所述半导体区域暴露于所述沟槽；
形成延伸进入所述沟槽内的栅极电介质层；
在所述栅极电介质层上沉积功函数调整层，其中，所述功函数调整层包括铝和碳；
在所述功函数调整层之上沉积p型功函数层；以及
执行平坦化工艺以去除所述p型功函数层、所述功函数调整层和所述栅极电介质层的多余部分，以形成栅极堆叠。
2.根据权利要求1所述的方法，其中，沉积所述功函数调整层包括：使用包含铝和碳两者的工艺气体的热浸泡工艺。
3.根据权利要求2所述的方法，其中，所述工艺气体选自由三甲基铝(TMA，Al2(CH3)6)、三乙基铝(TEAL，Al2(C2H5)6)以及其组合组成的组。
4.根据权利要求2所述的方法，其中，所述热浸泡工艺是在150℃和550℃之间的范围内的晶圆温度下执行的。
5.根据权利要求1所述的方法，其中，沉积所述功函数调整层包括：使用包含铝的第一工艺气体和包含碳的第二工艺气体的热浸泡工艺。
6.根据权利要求5所述的方法，其中，所述第一工艺气体选自由三甲基铝(TMA，Al2(CH3)6)、三乙基铝(TEAL，Al2(C2H5)6)以及其组合组成的组，并且所述第二工艺气体包括四(二甲基氨基)钛(TDMAT，C8H24N4Ti)。
7.根据权利要求1所述的方法，其中，形成所述栅极电介质层包括：沉积高k电介质层，并且其中，所述功函数调整层与所述高k电介质层实体接触。
8.根据权利要求1所述的方法，其中，所述栅极电介质层包括围绕所述半导体区域的第一部分、以及围绕与所述半导体区域交叠的附加半导体区域的第二部分，并且其中，所述p型功函数层包括围绕所述第一部分的第三部分、以及围绕所述第二部分的第四部分，并且其中，所述第三部分实体连接所述第四部分。
9.一种集成电路结构，包括：
半导体区域；
栅极堆叠，在所述半导体区域之上，所述栅极堆叠包括：
高k栅极电介质层；
功函数调整层，在所述高k栅极电介质层上，其中，所述功函数调整层包括铝和碳；以及
p型功函数层，在所述功函数调整层之上；以及
p型源极/漏极区域，在所述栅极堆叠的侧面。
10.一种集成电路结构，包括：
第一晶体管，包括：
第一半导体区域；
第一栅极间隔件和第二栅极间隔件，在所述第一半导体区域之上；以及
第一栅极堆叠，在所述第一半导体区域之上并且在所述第一栅极间隔件和所述第二栅极间隔件之间，所述第一栅极堆叠包括：
第一高k电介质层，在所述第一半导体区域上；
n型功函数层，在所述第一高k电介质层之上并实体接触所述第一高k电介质层；
第一p型功函数层，在所述n型功函数层之上并接触所述n型功函数层；以及
金属区域，在所述第一p型功函数层之上并接触所述第一p型功函数层；以及
p型源极/漏极区域，在所述第一栅极堆叠的侧面。
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