CN116416909A - 发光显示设备 - Google Patents

Abstract

一种发光显示设备，包括：包括设置在基板中的级的栅极驱动器；以及连接至级的多条栅极线。级的每一个包括移位寄存器和连接至移位寄存器的两个缓冲器，在第n水平部分中设置构成第n级的两个缓冲器中的第1‑1缓冲器和构成第n级的第一移位寄存器，在第n+2水平部分中设置第1‑2缓冲器，其中n是奇数，在第n+3水平部分中设置构成第n+1级的两个缓冲器中的第2‑2缓冲器和构成第n+1级的第二移位寄存器，在第n+1水平部分中设置第2‑1缓冲器，第n、n+1、n+2和n+3水平部分分别是包括沿第4n‑3和第4n‑2栅极线、第4n‑1和第4n栅极线、第4n+1和第4n+2栅极线、第4n+3和第4n+4栅极线布置的像素的区域。因此，可以减少一个级中包括的晶体管的数量和连接至一个级的信号线的数量。

Description

发光显示设备

相关申请的交叉引用

本申请要求于2021年12月31日提交的韩国专利申请第10-2021-0194754号的权益，通过引用将该专利申请并入本文，如同在此完全阐述一样。

技术领域

本公开内容涉及一种发光显示设备。

背景技术

基于面板内栅极(GIP)类型，可以在构成发光显示设备的发光显示面板的非显示区域中直接设置栅极驱动器。

近来，为了实现高分辨率并且增加用户的沉浸感，非显示区域的宽度逐渐减小，并且提出了不包括非显示区域的发光显示设备。然而，在减少栅极驱动器中所包括的晶体管的面积方面存在限制。

因此，已提出在显示区域中设置构成栅极驱动器的晶体管的发光显示面板。在这种情况下，构成栅极驱动器的信号线沿栅极线布置。

然而，随着发光显示面板的分辨率的增加，设置信号线的区域逐渐减小。

因此，需要一种减少沿栅极线设置的信号线的数量的方法。

发明内容

因此，本公开内容旨在提供一种基本上消除了由于相关技术的限制和缺点而引起的一个或多个问题的发光显示设备。

本公开内容的一个方面旨在提供这样一种发光显示设备，在该发光显示设备中，在第n水平部分中设置构成一个级的两个缓冲器中的一个缓冲器和构成该级的移位寄存器，并且在第n+2水平部分中设置另一个缓冲器。

在下面的描述中将部分列出本公开内容的附加优点和特征，这些优点和特征的一部分根据本领域普通技术人员对下文的研究将变得显而易见或者可通过本公开内容的实践领会到。通过书面的说明书及其权利要求书以及附图中具体指出的结构可实现和获得本发明的这些目的和其他优点。

为了实现这些和其他优点，并根据本公开内容的目的，如在此所体现和广泛说明的具体化和概括描述的，提供了一种发光显示设备，该发光显示设备包括：栅极驱动器，所述栅极驱动器包括设置在基板中的级；以及连接至所述级的多条栅极线。所述级的每一个包括移位寄存器和连接至移位寄存器的两个缓冲器，在第n水平部分中设置构成第n级的两个缓冲器中的第1-1缓冲器和构成所述第n级的第一移位寄存器，并且在第n+2水平部分中设置所述两个缓冲器中的第1-2缓冲器，其中n是奇数，在第n+3水平部分中设置构成第n+1级的两个缓冲器中的第2-2缓冲器和构成所述第n+1级的第二移位寄存器，并且在第n+1水平部分中设置所述两个缓冲器中的第2-1缓冲器，并且所述第n水平部分是包括沿第4n-3栅极线和第4n-2栅极线布置的像素的区域，所述第n+1水平部分是包括沿第4n-1栅极线和第4n栅极线布置的像素的区域，所述第n+2水平部分是包括沿第4n+1栅极线和第4n+2栅极线布置的像素的区域，并且所述第n+3水平部分是包括沿第4n+3栅极线和第4n+4栅极线布置的像素的区域。此外，还提供了一种发光显示设备，包括：栅极驱动器，所述栅极驱动器包括设置在基板中的级；连接至所述级的多条栅极线；与所述多条栅极线交叉的数据线；以及沿所述数据线和所述栅极线布置的像素，其中第n级配置为输出第4n-3栅极脉冲、第4n-1栅极脉冲、第4n+1栅极脉冲和第4n+3栅极脉冲，其中n是奇数，其中第n+1级配置为输出第4n-2栅极脉冲、第4n栅极脉冲、第4n+2栅极脉冲和第4n+4栅极脉冲，并且其中所述第4n-3栅极脉冲、所述第4n-1栅极脉冲、所述第4n-2栅极脉冲、所述第4n栅极脉冲、所述第4n+1栅极脉冲、所述第4n+3栅极脉冲、所述第4n+2栅极脉冲和所述第4n+4栅极脉冲分别输出至顺序布置的第4n-3栅极线、第4n-2栅极线、第4n-1栅极线、第4n栅极线、第4n+1栅极线、第4n+2栅极线、第4n+3栅极线和第4n+4栅极线，使得沿相同数据线布置的所述像素以之字形形式驱动。

应当理解，本公开内容的上述大体性描述和下面的详细描述都是示例性的和解释性的，旨在对要求保护的本公开内容提供进一步的解释。

附图说明

给本公开内容提供进一步理解并且并入本申请构成本申请一部分的附图图解了本公开内容的实施方式，并与说明书一起用于解释本公开内容的原理。在附图中：

图1是图解根据本公开内容的发光显示设备的构造的示例图；

图2是图解应用于根据本公开内容的发光显示设备的像素的结构的示例图；

图3是图解应用于根据本公开内容的发光显示设备的栅极驱动器的结构的示例图；

图4是示意性地图解图3中所示的每个级的结构的示例图；

图5是图解图4中所示的第一信号输出单元和第二信号输出单元的每一个的结构的示例图；

图6是详细图解上面参照图3至图5描述的级的示例图；

图7是图解应用于根据本公开内容的发光显示设备的发光显示面板的结构的示例图；

图8是图解应用于根据本公开内容的发光显示设备的级的布置结构的示例图；

图9是图解设置在图8中所示的水平部分中的信号线的示例图；

图10是图解应用于根据本公开内容的发光显示设备的级的布置结构的另一示例图；

图11是图解应用于根据本公开内容的发光显示设备的级的布置结构的另一示例图；

图12是图解应用于根据本公开内容的发光显示设备的级的布置结构的另一示例图；

图13是用于描述图5中所示的级的驱动方法的波形图；

图14是图解图4中所示的第一信号输出单元和第二信号输出单元的每一个的结构的示例图；并且

图15是用于描述图14中所示的级的驱动方法的波形图。

具体实施方式

现在将详细参照本公开内容的示例性实施方式，附图中图解了这些实施方式的示例。尽可能地将在整个附图中使用相同的附图标记表示相同或相似的部分。

将通过参照附图描述的下列实施方式阐明本公开内容的优点和特点及其实现方法。然而，本公开内容可以以不同的形式实施，不应被解释为限于在此阐述的实施方式。而是，提供这些实施方式是为了使本公开内容全面和完整，并将本公开内容的范围充分传达给本领域技术人员。

为了描述本公开内容的实施方式而在附图中公开的形状、尺寸、比例、角度和数量仅仅是示例，因此，本公开内容不限于图示的细节。相似的附图标记通篇表示相似的要素。在下面的描述中，当确定对相关已知技术的详细描述会不必要地使本公开内容的重点模糊不清时，将省略该详细描述。当在本申请中使用“包含”、“具有”和“包括”进行描述时，可以添加其他部分，除非使用了“仅”。单数形式的术语可以包括复数形式，除非另有说明。

在解释一要素时，该要素被解释为包含误差或公差范围，尽管没有明确描述这种误差或公差范围。

在描述位置关系时，例如，当两部分之间的位置关系被描述为例如“在……上”、“在……上方”、“在……下方”和“在……之后”时，可以在这两个部分之间设置一个或多个其他部分，除非使用了诸如“仅”或“直接”之类的更多限制的术语。

在描述时间关系时，例如当时间顺序被描述为例如“在……之后”、“随后”、“接下来”和“在……之前”时，可以包括不连续的情况，除非使用了诸如“正好”、“立即”或“直接”之类的更多限制的术语。

将理解到，尽管在此可使用术语“第一”、“第二”等来描述各种要素，但这些要素不应受到这些术语的限制。这些术语仅用于区分一个要素和另一个要素。例如，在不被离本公开内容的范围的情况下，第一要素可以称为第二要素，类似地，第二要素可以称为第一要素。

在描述本公开内容的要素时，可以使用术语“第一”、“第二”、“A”、“B”、“(a)”、“(b)”等。这些术语旨在将相应要素与其他要素区分开来，相应要素的基础、顺序或数量不应受到这些术语的限制。一要素“连接”、“结合”或“粘附”到另一要素或层，该要素或层不仅可以直接连接或粘附到另一要素或层，还可以在这些要素或层之间“设置”或“插置”一个或多个中间要素或层的情况下间接连接或粘附到另一要素和层，除非另有规定。

术语“至少一个”应理解为包括相关所列项目中的一个或多个的任意和所有组合。例如，“第一个项目、第二项目和第三项目中的至少一个”的含义表示从第一项目、第二项目和第三项目中的两个或更多个项目提出的所有项目的组合以及第一项目、第二项目或第三项目。

在将附图标记添加到每个附图的要素中时，尽管在其他附图中示出了相同的要素，但相同的附图标记可以表示相同的要素。此外，为了便于描述，附图中所示的每个要素的尺度与实际尺度不同，因此，不限于附图中所述的尺度。

下文中，将参照附图详细描述本公开内容的实施方式。

图1是图解根据本公开内容的发光显示设备的构造的示例图，图2是图解应用于根据本公开内容的发光显示设备的像素的结构的示例图。

根据本公开内容的发光显示设备可以构成各种电子设备。电子设备例如可以包括智能手机、平板个人电脑(PC)、电视机(TV)和监测器。

如图1中所示，根据本公开内容的发光显示设备可以包括：发光显示面板100，发光显示面板100包括显示图像的显示区域120和设置在显示区域120外侧的非显示区域130；栅极驱动器200，栅极驱动器200向设置在发光显示面板100的显示区域120中的多条栅极线GL1至GLg提供栅极信号；数据驱动器300，数据驱动器300向设置在发光显示面板100中的多条数据线DL1至DLd提供数据电压；控制器400，控制器400控制栅极驱动器200和数据驱动器300的驱动；以及电源，电源向控制器、栅极驱动器、数据驱动器和发光显示面板供电。具体地，在根据本公开内容的发光显示设备中，可以在显示区域120中设置栅极驱动器200中包括的级，并且可以在发光显示面板100中设置连接至级的栅极线GL1至GLg。

首先，发光显示面板100可以包括显示区域120和非显示区域130。

可以在显示区域120中设置显示图像的多个像素110，并且非显示区域130可以围绕显示区域120。

在本公开内容中，由于栅极驱动器200中包括的级设置在显示区域120中，因此可以最小化非显示区域130的宽度。

特别是，在本公开内容中，可以省略非显示区域130。也就是说，显示区域120可以设置在发光显示面板100的前表面的整个表面上。在这种情况下，如上所述，因为连接至栅极线的栅极驱动器200设置在显示区域中，所以可以省略栅极驱动器200的非显示区域。此外，例如，连接至数据驱动器300的数据线的端部可以通过与图1中所示的发光显示面板100的上端部连接的侧面延伸到该上端部和发光显示面板的后表面，并且可以连接至在发光显示面板的后表面处的数据驱动器300。因此，可以不在发光显示面板100的前表面中设置用于栅极驱动器200和数据驱动器300的非显示区域以及用于将栅极线和数据线连接至栅极驱动器200和数据驱动器300的焊盘。因此，在本公开内容中，可以省略非显示区域130。

然而，本公开内容不限于此。因此，可在显示区域120外侧设置用于布置各种线的非显示区域130。

可以在显示区域120中设置栅极线GL1至GLg、数据线DL1至DLd和像素110。因此，显示区域120可以显示图像。在此，g和d各自可以是自然数。

如图2中所示，发光显示面板100中包括的像素110可以包括像素驱动电路PDC和发光单元，像素驱动电路PDC包括开关晶体管Tsw1、存储电容Cst、驱动晶体管Tdr和感测晶体管Tsw2，发光单元包括发光器件ED。

驱动晶体管Tdr的第一端可以连接至通过其提供高电压EVDD的高电压电源线PLA，驱动晶体管Tdr的第二端可以连接至发光器件ED。

开关晶体管Tsw1的第一端可连接至数据线DL，开关晶体管Tsw1的第二端可连接至驱动晶体管Tdr的栅极，并且开关晶体管Tsw1的栅极可连接至栅极线GL。

可以向数据线DL提供数据电压Vdata，并且可以向栅极线GL提供栅极信号GS。

感测晶体管Tsw2可设置为测量驱动晶体管的阈值电压或迁移率。感测晶体管Tsw2的第一端可以连接至驱动晶体管Tdr的第二端和发光器件ED，感测晶体管Tsw2的第二端可以连接至通过其提供基准电压Vref的基准电压线RL，并且感测晶体管Tsw2的栅极可以连接至通过其提供感测控制信号SS的感测控制线SCL。

发光显示面板100中包括的像素110的结构不限于图2中所示的结构。因此，像素110的结构可以改变为各种形状。

可在诸如玻璃基板或膜之类的基底基板(以下简称为基板)上设置绝缘层和构成像素110的各种电极。也就是说，发光显示面板100可以包括基板、设置在基板上的多个绝缘层以及设置在基板上的多个电极。

数据驱动器300可以设置在附接在发光显示面板100上的膜上芯片(COF)上。在这种情况下，数据驱动器300可连接至发光显示面板100中包括的数据线DL1到DLd以及主板中包括的控制器400。

数据驱动器300可以直接配备在发光显示面板100中，然后可以连接至主板中包括的控制器400。在这种情况下，数据驱动器300可以用发光显示面板100中包括的晶体管构成。

数据驱动器300可以与控制器400一起实现为一个集成电路(IC)。在这种情况下，IC可以安装在COF上，或者可以直接配备在发光显示面板100中。

此外，如上所述，数据驱动器300可以在发光显示面板100的后表面经由通过与发光显示面板100的上端部连接的侧面延伸到发光显示板100的后表面的数据线连接至发光显示面板100的上端部。

控制器400可通过使用从外部系统传输的时序同步信号来重新对准从外部系统传输的输入视频数据，并且可以产生要提供给数据驱动器300的数据控制信号DCS和要提供给栅极驱动器200的栅极控制信号GCS。

为此，控制器400可包括：数据对准器，数据对准器重新对准输入视频数据以产生图像数据Data并且将图像数据Data提供给数据驱动器300；控制信号发生器，控制信号发生器通过使用时序同步信号产生栅极控制信号GCS和数据控制信号DCS；输入单元，输入单元接收从外部系统传输的时序同步信号和输入视频数据并且将输入视频数据和时序同步信号分别传输到数据对准器和控制信号发生器；以及输出单元，输出单元向数据驱动器300提供由数据对准器产生的图像数据Data和由控制信号发生器产生的数据控制信号DCS，并且向栅极驱动器200提供由控制信号发生器产生的栅极控制信号GCS。

外部系统可以执行驱动控制器400和电子装置的功能。例如，当电子装置是TV时，外部系统可以通过通信网络接收各种声音信息、视频信息和文字信息，并可以将接收到的视频信息传输到控制器400。在这种情况下，图像信息可以包括输入的视频信息。

电源可产生各种电力，并且可以将产生的电力提供给控制器400、栅极驱动器200、数据驱动器300和发光显示面板100。

栅极驱动器200可向栅极线GL1至GLg提供栅极脉冲。当由栅极驱动器200产生的栅极脉冲被提供给像素110中包括的开关晶体管Tsw1的栅极时，开关晶体管Tsw1可以导通。当开关晶体管Tsw1导通时，可以向像素110提供通过数据线提供的数据电压。当由栅极驱动器200产生的栅极截止信号被提供给开关晶体管Tsw1时，开关晶体管Tsw1可以截止。当开关晶体管Tsw1截止时，数据电压不会再提供给像素110。提供给栅极线GL的栅极信号GS可以包括栅极脉冲和栅极截止信号。

栅极驱动器200可以包括多个级，并且这些级可以连接至栅极线GL1至GLg。

这些级可以包括在构成发光显示面板100的基板中，具体地，可以设置在显示区域120中。

下文中，将参照附图描述栅极驱动器200的构造和功能。

图3是图解应用于根据本公开内容的发光显示设备的栅极驱动器的结构的示例图。在图3中，n可以是小于g的奇数。

栅极驱动器200可以包括第一级Stage 1至第g/4级Stage g/4。第一级Stage 1至第g/4级Stage g/4中的每个级可以输出四个栅极脉冲。在下面的描述中，在描述所有栅极脉冲的情况下、在不需要栅极脉冲的顺序的情况下或在不需要限制输出栅极脉冲的栅极驱动器的情况下，可以使用栅极脉冲作为简单的表达。在需要所有级的通用名称或不需要级的顺序的情况下，可以使用级作为简单的表达。在需要所有栅极截止信号的通用名称或不需要栅极截止信号的顺序的情况下，可以使用栅极截止信号作为简单的表达。

第一级Stage 1可连接第一栅极线GL1、第二栅极线GL2、第五栅极线GL5和第六栅极线GL6，并且第二级Stage 2可连接第三栅极线GL3、第四栅极线CL4、第七栅极线GL7和第八栅极线GL8。

在这种情况下，从第一级输出的第一栅极脉冲GP1可以输出至第一栅极线GL1，从第二级输出的第二栅极脉冲GP2可以输出至第三栅极线GL3，从第一级输出的第三栅极脉冲GP3可以输出至第二栅极线GL2，从第二级输出的第四栅极脉冲GP4可以输出至第四栅极线GL4，从第一级输出的第五栅极脉冲GP5可以输出至第五栅极线GL5，从第二级输出的第六栅极脉冲GP6可以输出至七栅极线GL7，从第一级输出的第七栅极脉冲GP7可以输出至六栅极线GL6，并且从第二级输出的第八栅极脉冲GP8可以输出至第八栅极线GL8。

在此，GL1至GL8可以是栅极线的布置顺序，并且GP1至GP8可以是栅极脉冲的输出顺序。也就是说，在本公开内容中，栅极线可以按照第一栅极线GL1至第八栅极线GL8的顺序布置，栅极脉冲可以按照第一栅极线GL1、第三栅极线GL3、第二栅极线GL2、第四栅极线GL4、第五栅极线GL5、第七栅极线GL7、第六栅极线GL6和第八栅极线GL8的顺序输出。以下，这种顺序可以称为之字形。

栅极脉冲可以按上述顺序每两级和八条栅极线输出。

图4是示意性地图解图3中所示的每个级的结构的示例图，具体地，是示意性地图解第n级和第n+1级的示例图。在此，n可以是小于g的奇数。图5是图解图4中所示的第一信号输出单元和第二信号输出单元的每一个的结构的示例图。

每个级可包括多个晶体管，并且栅极控制信号GCS可分别提供给各级。每个级都可以通过使用各种信号和电压来产生栅极脉冲，并且可以顺序地将栅极脉冲提供给栅极线GL1至GLg。

为此，每个级可以包括移位寄存器和两个连接至移位寄存器的缓冲器。

例如，如图4中所示，第n级Stage n(其中n是奇数)可以包括第一移位寄存器210a和第一信号输出单元220a，第一信号输出单元220a基于第一移位寄存器210产生的控制信号输出栅极脉冲GP4n-3、GP4n-1、GP4n+1和GP4n+3，并且第一信号输出单元220a可以包括第1-1缓冲器220a_1和第1-2缓冲器220a_2。

如图4中所示，第n+1级Stage n+1可以包括第二移位寄存器210b和第二信号输出单元220b，第二信号输出单元220b基于第二移位寄存器210b产生的控制信号输出栅极脉冲GP4n-2、GP4n、GP4n+2和GP4n+4，并且第二信号输出单元220b可以包括第2-1缓冲器220b_1和第2-2缓冲器220b_2。

第一，第一移位寄存器210a可以包括多个晶体管。为了描述应用于本公开内容的第一移位寄存器210a的基本结构和基本功能，图4中图解了包括两个晶体管Tst和Trs以及反相器IN的第一移位寄存器210a。也就是说，图4示意性地图解了应用于本公开内容的第一移位寄存器210a的示例。

在第一移位寄存器210a中，起始晶体管Tst可由起始信号Vst导通，并且可通过Q节点Q将高电压VD传输到第1-1缓冲器220a_1和第1-2缓冲器220a_2。因此，栅极脉冲可从第1-1缓冲器220a_1和第1-2缓冲器220a_2输出。经过起始晶体管Tst的高电压VD可由反相器IN转换为低于高电压的电压，并且可被传输至Qb节点Qb。

当起始晶体管Tst截止并且复位晶体管Trs由复位信号Rest导通时，可通过复位晶体管Tr向Q节点Q提供低电压GVSS。低电压GVSS可由反相器IN转换为高于低电压GVSS的电压，并且可被传输至Qb节点Qb。因此，栅极截止信号可以输出至第1-1缓冲器220a_1和第1-2缓冲器220a_2。

反相器IN可以形成为包括至少一个晶体管的各种结构，以便执行上述功能。也就是说，第一移位寄存器210a可以形成为包括至少三个晶体管的各种结构，以便执行上述功能。

第二，第二移位寄存器210b可以以与第一移位寄存器210a相同的结构形成。因此，第二移位寄存器210b也可以形成为包括至少三个晶体管的各种结构，以便执行上述功能。

第三，如图5中所示，第1-1缓冲器220a_1可以包括：用于将栅极脉冲和栅极截止信号输出至第4n-3栅极线GL4n-3的第一上拉晶体管Pu1和第一下拉晶体管；以及用于将栅极脉冲和栅极截止信号输出至第4n-2栅极线GL4n-2的第二上拉晶体管Pu2和第二下拉晶体管。第一上拉晶体管Pu1和第二上拉晶体管Pu2可以连接至第一移位寄存器210a的Q节点Q，并且第一下拉晶体管和第二下拉晶体管可以连接至第一移位寄存器210a的Qb节点Qb。

第四，如图5中所示，第1-2缓冲器220a_2可以包括：用于将栅极脉冲和栅极截止信号输出至第4n+1栅极线GL4n+1的第三上拉晶体管Pu3和第三下拉晶体管；以及用于栅极脉冲和栅极截止信号输出至第4n+2栅极线GL4n+2的第四上拉晶体管Pu4和第四下拉晶体管。第三上拉晶体管Pu3和第四上拉晶体管Pu4可以连接至第一移位寄存器210a的Q节点Q，并且第三下拉晶体管和第四下拉晶体管可以连接至第一移位寄存器210a的Qb节点Qb。

基于第1-1缓冲器220a_1和第1-2缓冲器220a_2中的每一个的布置位置，可以在第1-1缓冲器220a_1中包括用于将施加至Q节点Q的信号同时提供给第一上拉晶体管Pu1至第四上拉晶体管Pu4的开关晶体管TA7c，并且可以将开关时钟CRCLK1提供到开关晶体管TA7c。在这种情况下，为了稳定地执行开关晶体管TA7c和第一上拉晶体管Pu1至第四上拉晶体管Pu4的操作，可以将电容器连接至开关晶体管TA7c和第一上拉晶体管Pu1至第四上拉晶体管Pu4中的每一个。

第五，如图5中所示，第2-1缓冲器220b_1可以包括：用于将栅极脉冲和栅极截止信号输出至第4n-1栅极线GL4n-1的第五上拉晶体管Pu5和第五下拉晶体管；以及用于将栅极脉冲和栅极截止信号输出至第四栅极线GL4n的第六上拉晶体管Pu6和第六下拉晶体管。第五上拉晶体管Pu5和第六上拉晶体管Pu6可以连接至第二移位寄存器210b的Q节点Q，并且第五下拉晶体管和第六下拉晶体管可以连接至第二移位寄存器210b的Qb节点Qb。

第六，如图5中所示，第2-2缓冲器220b_2可以包括：用于将栅极脉冲和栅极截止信号输出至第4n+3栅极线GL4n+3的第七上拉晶体管Pu7和第七下拉晶体管；以及用于将栅极脉冲和栅极截止信号输出至第4n+4栅极线GL4n+4的第八上拉晶体管Pu8和第八下拉晶体管。第七上拉晶体管Pu7和第八上拉晶体管Pu8可以连接至第二移位寄存器210b的Q节点Q，并且第七下拉晶体管和第八下拉晶体管可以连接至第二移位寄存器210b的Qb节点Qb。

基于第2-1缓冲器220b_1和第2-2缓冲器220b_2中的每一个的布置位置，可以在第2-1缓冲器220b_1中包括用于将施加至Q节点Q的信号同时提供给第五上拉晶体管Pu5至第八上拉晶体管Pu8的开关晶体管T7c，并且可以将开关时钟CRCLK1提供到开关晶体管T7c。在这种情况下，为了稳定地执行开关晶体管T7c和第五上拉晶体管Pu5至第八上拉晶体管Pu8的操作，可以将电容器连接至开关晶体管T7c和第五上拉晶体管Pu5至第八上拉晶体管Pu8中的每一个。

也就是说，第1-1缓冲器220a_1和第2-1缓冲器220b_1可以交替输出栅极脉冲，并且第1-2缓冲器220a_2和第2-2缓冲器220b_2可以交替输出栅极脉冲。

在这种情况下，基于提供给第n级和第n+1级的第一栅极时钟SCCLK1至第八栅极时钟SCCLK8，可以顺序输出第4n-3栅极脉冲GP4n-3至第4n+4栅极脉冲GP4n+4，并且第4n-3栅极脉冲GP4n-3至第4n+4栅极脉冲GP4n+4可以被提供给第4n-3栅极线GL4n-3、第4n-1栅极线GL4n-1、第4n-2栅极线GL4n-2、第4n栅极线CL4n、第4n+1栅极线GL4n+1、第4n+3栅极线GL4n+3、第4n+2栅极线GL4n+2和第4n+4栅极线GL4n+4。

因此，如图5中的虚线箭头A所示，沿数据线DL布置的像素可以以之字形形式驱动。

也就是说，根据本公开内容，在给第一红色像素R1提供数据电压之后，可以给第二红色像素R2提供数据电压，并且在给第一白色像素W1提供数据电压之后，可以给第二白色像素W2提供数据电压。

因此，根据本公开内容，数据切换(toggling)可以减少1/2。当数据切换减少时，可以解决在构成数据驱动器的IC中产生热量的问题。因此，可以提高根据本公开内容的显示设备的质量。

图6是详细图解上面参照图3至图5的描述的级的示例图。级的详细结构不是本公开内容的特征，因此省略了对图6中所示的每个晶体管的详细结构和功能的详细描述，并且将参照图6描述级的基本结构和功能。下文中，将参照图6描述第n级，并且下面的描述可应用于第n+1级。

例如，在构成图6中所示的第n级Stage n的第一移位寄存器210a中，当起始晶体管Tst由起始信号Vst导通时，高电压VD可以通过Q节点Q提供给第1-1缓冲器220a_1和第1-2缓冲器220a_2。设置在第1-1缓冲器220a_1和第2缓冲器220a_2的前端的开关晶体管T7c和电容器Ca可以执行将提供给Q节点Q的高电压VD稳定地提供给第1-1缓冲器220a_1和第1-2缓冲器220a_2的功能。

在这种情况下，通过顺序地输入的第一栅极时钟SCCLK1、第三栅极时钟SCCLK3、第五栅极时钟SCCLK5和第七栅极时钟SCCLK7，第一上拉晶体管Tu1至第四上拉晶体管Tu4可以顺序地导通，并且可以将第4n-3栅极脉冲GP4n-3、第4n-1栅极脉冲GP4n-1、第4n+1栅极脉冲GP4n+1和第4n+3栅极脉冲GL4n+3顺序地输出至第4n-3栅极线GL4n-3、第4n-1栅极线GL4n-1、第4n+1栅极线GL4n+1和第4n+3栅极线GL4n+3。

此外，当起始晶体管Tst截止并且复位晶体管Trs被复位信号Rest导通时，可通过复位晶体管Tr向Q节点Q提供低电压GVSS。在这种情况下，因为第一上拉晶体管Tu1至第四上拉晶体管Tu4被低电压GVSS截止，所以第1-1缓冲器220a_1和第1-2缓冲器220a_2可以不再输出栅极脉冲。

在这种情况下，通过构成反相器In的电路，低电压GVSS可被转换为高于低电压GVSS的电压，并且可被提供给Qb节点Qb。因此，可以通过第1-1缓冲器220a_1和第1-2缓冲器220a_2中包括的第一下拉晶体管Td1至第四下拉晶体管Td4将栅极截止信号输出。在图6中，可以给Qb节点Qb和Qb_e节点Qb_e交替地提供高于低电压GVSS的电压。也就是说，在一个帧周期中的除输出栅极脉冲的时序以外的所有时段中，可将栅极截止信号连续输出至栅极线。在这种情况下，当通过一个下拉晶体管将输出至一条栅极线的栅极截止信号输出时，该一个下拉晶体管可能会在短时间内劣化。为了解决这种问题，如图6中所示，可以在一条栅极线中设置两个下拉晶体管，并且可以交替地给Qb节点Qb和Qb_e节点Qb_e提供高于低电压GVSS的电压。例如，在第一帧中，第一下拉晶体管Td1可以导通并且可以通过第一下拉晶体管Td1将栅极截止信号输出至第4n-3栅极线GL4n-3，在第二帧中，第1-1下拉晶体管Td1a可以导通并且可以通过第1-1下拉晶体管Td1a将栅极截止信号输出至第4n-3栅极线GL4n-3。此外，第2-1晶体管Td2a至第4-1晶体管Td4a以及第二下拉晶体管Td2至第四下拉晶体管Td4可以交替地导通。

如上面参照图4所描述的，图6中所示的第一移位寄存器210a可以包括起始晶体管Tst、复位晶体管Trs和构成反相器IN的各种晶体管。

在这种情况下，构成第n+1级的第二移位寄存器210b、第2-1缓冲器220b_1和第2-2缓冲器220b_2可以配置为与构成第n级的第一移位寄存器210a、第1-1缓冲器220a_1和第1-2缓冲器220a_2相同的形式。

图7是图解应用于根据本公开内容的发光显示设备的发光显示面板的结构的示例图，图8是示出应用于根据本公开内容的发光显示设备的级的布置结构的示例图，图9是图解设置在图8中所示的水平部分中的信号线的示例图，图10是图解应用于根据本公开内容的发光显示设备的级的布置结构的另一示例图。在下面的描述中，将省略或简要说明与上面参照图1至图6描述的细节相同或相似的细节。

根据本公开内容的发光显示设备可以包括栅极驱动器300，栅极驱动器300包括基板101中包括的级Stage 1至Stage g/4、以及连接至级Stage 1至Stage g/4的栅极线GL1至GLg。

如上面参照图3至图6描述的级Stage 1至Stage g/4中的每个级可包括移位寄存器和连接至该移位寄存器的两个缓冲器。

首先，可以在第n水平部分Hn中设置构成第n级Stage n的两个缓冲器中的第1-1缓冲器220a_1以及构成第n级Stage n的第一移位寄存器210a，并且可以在第n+2水平部分Hn+2(其中，n是奇数)中设置两个缓冲器中的第1-2缓冲器220a_2。

此外，可以在第n+3水平部分Hn+3中设置构成第n+1级Stage n+1的两个缓冲器中的第2-2缓冲器220b_2以及构成第n+1级Stage n+1的第二移位寄存器210b，并且可以在第n+1水平部分Hn+1中设置两个缓冲器中的第2-1缓冲器220b_1。

第n水平部分Hn可以是包括沿第4n-3栅极线和第4n-2栅极线布置的像素的区域，第n+1水平部分Hn+1可以是包括沿第4n-1栅极线和第4n栅极线布置的像素的区域，第n+2水平部分Hn+2可以是包括沿第4n+1栅极线和第4n+2栅极线布置的像素的区域，并且第n+3水平部分Hn+3可以是包括沿第4n+3栅极线和第4n+4栅极线布置的像素的区域。

例如，当n为1时，如图7和图8中所示，可以在第一水平部分H1中设置构成第一级Stage 1的两个缓冲器中的第1-1缓冲器220a_1和构成第一级Stage 1的第一移位寄存器210a，可以在第三水平部分H3中设置两个缓冲器中的第1-2缓冲器220a_2。

此外，可以在第四水平部分H4中设置构成第二级Stage 2的两个缓冲器中的第2-2缓冲器220b_2以及构成第二级Stage 2的第二移位寄存器210b，并且可以在第二水平部分H2中设置两个缓冲器中的第2-1缓冲器220b_1。

第一水平部分H1可以是包括沿第一栅极线GL1和第二栅极线GL2布置的像素的区域，第二水平部分H2可以是包括沿第三栅极线GL3和第四栅极线GL4布置的像素的区域，第三水平部分H3可以是包括沿第五栅极线GL5和第六栅极线GL6布置的像素的区域，并且第四水平部分H4可以是包括沿第七栅极线GL7和第八栅极线GL8布置的像素的区域。

也就是说，在本公开内容中，每个水平部分可以包括分支电路单元BC，分支电路单元BC包括至少一个构成级的晶体管。如图7中所示，分支电路单元BC可以设置在像素110之间。特别是，分支电路单元BC可以设置在沿彼此相邻的两条栅极线布置的单位像素110a之间。

例如，如图7中所示，当单位像素110a包括红色像素R、蓝色像素B、白色像素W和绿色像素G时，四个像素110可以沿彼此相邻的两条栅极线(例如，GL1和GL2)布置。特别是，红色像素R和蓝色像素B可以沿一条栅极线(例如，GL1)彼此相邻地布置，白色像素W和绿色像素G可以沿着另一条栅极线(例如，GL2)彼此相邻地布置，并且红色像素R、蓝色像素B、白色像素W以及绿色像素G也可以彼此相邻地布置。

在这种情况下，单位像素110a和分支电路单元BC可以沿彼此相邻的两条栅极线(例如，GL1和GL2)交替地布置。

然而，当单位像素110a的数量大于设置在一个水平部分H中的晶体管的数量时，可不在分支电路单元BC中设置晶体管。也就是说，可以存在不包括晶体管的分支电路单元BC。下文中，不包括晶体管的分支电路单元BC可以简单地称为虚拟分支电路。

为了提供附加描述，图6中所示的第一移位寄存器210a中可以包括三十个晶体管，可以在第1-1缓冲器220a_1中设置九个晶体管，并且可以在第1-2缓冲器220a_2中设置六个晶体管。

在这种情况下，第一移位寄存器210a和第1-1缓冲器220a_1中可以包括三十九个晶体管。因此，可以在其中设置有第一移位寄存器210a和第1-1缓冲器220a_1的水平部分中包括三十九个第一分支电路单元BC1，并且可以在其中设置有第1-2缓冲器220a_2的水平部分中包括六个第一分支电路单元BC1。

因此，可以在其中设置有第二移位寄存器210b和第2-2缓冲器220b_2的水平部分中包括三十九个第二分支电路单元BC2，并且可以在其中设置有第2-1缓冲器220b_1的水平部分中包括六个第二分支电路单元BC2。

构成第n级Stage n的第1-1缓冲器220a_1可以连接至第4n-3栅极线GL4n-3和第4n-2栅极线GL4n-2，并且构成第n级Stage n的第1-2缓冲器220a_2可以连接至第4n+1栅极线GL4n+1和第4n+2栅极线GL4n+2。

例如，当n为1时，如图3至图8中所示，构成第一级Stage 1的第1-1缓冲器220a_1可以连接至第一栅极线GL1和第二栅极线GL2，并且构成第一级Stage 1的第1-2缓冲器220a_2可以连接至第五栅极线GL5和第六栅极线CL6。

构成第n+1级Stage n+1的第2-2缓冲器220b_2可以连接至第4n+3栅极线GL4n+3和第4n+4栅极线GL4n+4，并且构成第n+1级Stage n+1的第2-1缓冲器220b_1可以连接至第4n-1栅极线GL4n-1和第4n栅极线GL4n。

例如，如图3至图8中所示，当n为1时，构成第二级Stage 2的第2-2缓冲器220b_2可以连接至第七栅极线GL7和第八栅极线GL8，并且构成第二级Stage 2的第2-1缓冲器220b_1可以连接至第三栅极线GL3和第四栅极线GL4。

可以在第n水平部分Hn与第n+1水平部分Hn+1之间的第n信号线部分SLn中设置连接至第1-1缓冲器220a_1和第一移位寄存器210a的至少一条第n信号线203以及连接至第2-1缓冲器220b_1的三条第n+1信号线204。

至少一条第n信号线203中的三条第n信号线可以延伸到在第n+2水平部分Hn+2与第n+3水平部分Hn+3之间的第n+2信号线部分SLn+2。

三条第n+1信号线204可以延伸到第n+2信号线部分SLn+2。

可以在第n+2信号线部分SLn+2中进一步设置连接至第2-2缓冲器220b_2和第二移位寄存器210b的至少一条第n+1信号线。

例如，当n为1时，如图7至图9中所示，可以在第一水平部分H1与第二水平部分H2之间的第一信号线部分SL1中设置连接至第1-1缓冲器220a_1和第一移位寄存器210a的至少一条第一信号线203以及连接至第2-1缓冲器220b_1的三条第二信号线204。

至少一条第n信号线203中的三条第一信号线203可以延伸到在第三水平部分H3与第四水平部分H4之间的第三信号线部分SL3。

三条第二信号线204可以延伸到第三信号线部分SL3。

可以在至少一条第二信号线204中进一步设置连接至第2-2缓冲器220b_2和第二移位寄存器210b的至少一条第二信号线204。

在此，第n信号线203或第一信号线203可以表示第n级Stage n中包括的线，并且第n+1信号线204或第二信号线204可以表示第n+1级Stage n+1中包括的线。

例如，在应用于本公开内容的级实现为如图6中所示的情况下，如图9中所示，可以在第n水平部分Hn中包括七条第n信号线203和三条第n+1信号线204。

七条第n信号线203可以包括线LQ、LQb、LQb_e和L4到L7，线LQ、LQb、LQb_e和L4到L7连接至Q节点Q、Qb节点Qb、Qb_e节点Qb_e以及图6中所示的第n级Stage n中包括的第四节点N4到第七节点N7。

三条第n+1信号线204可以包括线LQ、LQb和LQb_e，线LQ、LQb和LQb_e连接至第n+1级Stage n+1中包括的Q节点Q、Qb节点Qb和Qb_e节点Qb_e。

如图7至图9中所示，为了提供附加描述，可以在第一水平部分H1与第二水平部分H2之间的第一信号线部分SL1中设置连接至第1-1缓冲器220a_1和第一移位寄存器210a的七条第一信号线203以及连接至第2-1缓冲器220b_1的三条第二信号线204。

然而，第一信号线203的数量和第二信号线204的数量可以根据级Stage的结构进行各种改变。

连接至第n级中包括的Q节点的线LQ、连接至Qb节点的线LQb和连接至Qb_e节点的线LQb_e可以共同连接至第1-1缓冲器220a_1和第1-2缓冲器220a_2。

此外，连接至第n+1级中包括的Q节点的线LQ、连接至Qb节点的线LQb和连接至Qb_e节点的线LQb_e可以共同连接至第2-1缓冲器220b_1和第2-2缓冲器220b_2。

因此，第n+2信号线部分SLn+2中包括的三条第n信号线203可以连接至第1-2缓冲器220a_2，第n+2信号线部分SLn+2中包括的三条第n+1信号线204可以连接至第2-2缓冲器220b_2和第二移位寄存器210b。

例如，在图9中，连接至第1-1缓冲器220a_1的三条线(即，连接至Q节点的线LQ、连接至Qb节点的线LQb和连接至Qb_e节点的线LQb_e)可以延伸到第3信号线部分SL3，并且可以连接至第1-2缓冲器220a_2。

此外，在图9中，连接至第2-1缓冲器220b_1的三条线(即，连接至Q节点的线LQ、连接至Qb节点的线LQb和连接至Qb_e节点的线LQb_e)可以延伸到第三信号线部分SL3，并且可以连接至第2-1缓冲器220b_1和第二移位寄存器210b。

在这种情况下，可以在第三信号线部分SL3中包括从第一信号线部分SL1延伸的三条第n信号线203、从第一信号线部分SL1延伸的三条第n+1信号线204、以及连接至第2-1缓冲器220b_1和第二移位寄存器210b的四条第n+1信号线。

因此，第一信号线部分SL1和第三信号线部分SL3中的每一个可以包括十条信号线。

也就是说，在图6中所示的第n级Stage n中，第一移位寄存器210a、第1-1缓冲器220a_1和第1-2缓冲器220a_2可以由七条信号线连接，并且第1-1缓冲器220a_1和第1-2缓冲器220a_2可以由三条信号线连接。

因此，在以与第n级Stage n相同的结构实现的第n+1级Stage n+1中，第二移位寄存器210b、第2-1缓冲器220b_1和第2-2缓冲器220b_2可以由七条信号线连接，并且第2-1缓冲器220b_1与第2-2缓冲器220b_2可以通过三条信号线连接。

当第n级和第n+1级的每一个的结构改变时，每个信号线部分中包括的信号线的数量可以改变。

在这种情况下，可以不在第一水平部分H1的上端、第二水平部分H2与第三水平部分H3之间的第二信号线部分、以及第四水平部分H4与第五水平部分H5之间的第四信号线部分设置信号线。

然而，第一水平部分H1的上端的宽度、每个水平部分的宽度以及第g/2水平部分Hg/2的下端的宽度可以相等地形成。因此，发光显示面板的所有区域可以形成为相同的结构。

此外，图9中所示的金属线ML可以是提供图6中所示的高电压VD、GVDD_o和GVDD_e、低电压GVSS以及时钟CRCLK1、SCCLK1，SCCLK3，SCCLK5和SCCLK7的线。在图9中所示的金属线ML之中，可以有未提供任何信号的虚拟金属线。

如上所述，三条第n信号线203和三条第n+1信号线204应延伸到相同的信号线部分SL。

在这种情况下，第n条信号线部分SLn中包括的3条第n信号线203的一侧的端部和第n+1条信号线部分SLn+1中包括的3条第n+1信号线204的一侧的端部可以通过图7和图8中所示的相同区域延伸到第n+2信号线部分SLn+2。

为了提供附加说明，第n信号线部分SLn中包括的3条第n信号线203的一侧的端部可以通过其中设置有第n+1水平部分Hn+1和第n+2水平部分Hn+2中包括的栅极线的一侧的端部的第一区域延伸到第n+2信号线部分SLn+2，并且第n信号线部分SLn中包括的三条第n+1信号线204的一侧的端部可以通过第一区域延伸到第n+2信号线部分SLn+2。在此，第一区域可以是发光显示面板的左端部，也可以是发光显示面板的右端部。

也就是说，在图7和图8中所示的发光显示面板中，第n条信号线部分SLn中包括的3条第n信号线203的一侧的端部和第n+1信号线部分SLn+1中包括的3条第n+1信号线204的一侧的端部可以通过发光显示面板的左端部延伸到第n+2信号线部分SLn+2。

然而，第n信号线部分SLn中包括的3条第n信号线203的一侧的端部和第n+1条信号线部分SLn+1中包括的3条第n+1信号线204的一侧的端部可以通过发光显示面板的右端部延伸到第n+2信号线部分SLn+2。

最后，第n信号线部分SLn中包括的3条第n信号线203的一侧的端部和第n+1信号线部分SLn+1中包括的3条第n+1信号线204的一侧的端部可以通过不同的区域延伸到第n+2信号线部分SLn+2。

为了提供附加的说明，第n信号线部分SLn中包括的3条第n信号线203的一侧的端部可以通过其中设置有第n+1水平部分Hn+1和第n+2水平部分Hn+2中包括的栅极线的一侧的端部的第一区域延伸到第n+2信号线部分SLn+2，并且第n信号线部分SLn中包括的3条第n信号线203的一侧的端部可以通过其中设置有第n+1水平部分Hn+1和第n+2水平部分Hn+2中包括的栅极线的另一侧的端部的第二区域延伸到第n+2信号线部分SLn+2。在此，第一区域和第二区域可以表示彼此面对的相对区域。例如，在图7中，第一区域可以在栅极线GL的左端部与发光显示面板的端部之间，并且第二区域可以在栅极线GL的右端部与发光显示面板的端部之间。

也就是说，在图10中所示的发光显示面板中，第n信号线部分SLn中包括的3条第n信号线203的一侧的端部可以通过发光显示面板的左端部延伸到第n+2信号线部分SLn+2，并且第n+1信号线部分SLn+1中包括的三条第n+1信号线204的一侧的端部可以通过发光显示面板的右端部延伸到第n+2信号线部分SLn+2。

图11是图解应用于根据本公开内容的发光显示设备的级的布置结构的另一示例图。在下面的描述中，将省略或简要描述与上面参照图1至图10描述的细节相同或相似的细节。

当发光显示面板的宽度增加时，栅极线的长度可以增加，因此栅极脉冲传输速度会降低。在这种情况下，栅极脉冲的大小和相位可以根据栅极线的位置而改变。

为了解决这样的问题，在本公开内容中，如图11中所示，可以在发光显示面板的左侧区域和右侧区域中的每一个中设置级。

在这种情况下，构成发光显示面板的基板101可以以与垂直于栅极线的方向对应的边界为基准分为左侧区域和右侧区域。也就是说，基板101可以以穿过基板101中心的边界线BL为基准分为左侧区域和右侧区域。

首先，可以在左侧区域中设置上面参照图1至图10描述的第n级Stage n和第n+1级Stage n+1。

可以在右侧区域中设置与第n级Stage n对应的第n右级Stage n_R和与第n+1级Stage n+1对应的第n+1右级Stage n+1_R。第n右级Stage n_R和第n+1右级Stage n+1_R可以实现为与第n级Stage n和第n+1级Stage n+1相同的结构。

例如，如图11中所示，可以在左侧区域中设置第一级Stage 1和第二级Stage 2，可以在右侧区域中设置与第一级stage 1对应的第一右级Stage 1_R和第二右级stage 2_R。可以在第一右级Stage 1_R中包括第一右侧分支电路单元BC1_R，可以在第二右级Stage 2_R中包括第二右侧分支电路单元BC2_R。

可以在第n+2水平部分Hn+2中设置构成第n右级Stage n_R的两个缓冲器中的第3-2缓冲器R220a_2和构成第n右级的第三移位寄存器R210a，可以在第n水平部分Hn中设置两个缓冲器中的第3-1缓冲器R220a_1，可以在n+1水平部分Hn+1中设置构成第n+1右级Stagen+1_R的两个缓冲器中的第4-1缓冲器R220b_1和构成第n+1右级的第三移位寄存器R210b，并且可以在第n+3水平部分Hn+3中设置两个缓冲器中的第4-2缓冲器R220b_2。

如上所述，第一移位寄存器210a和第二移位寄存器210b中包括的晶体管的数量可以大于第1-1缓冲器220a_1、第1-2缓冲器220a_2、第2-1缓冲器220b_1和第2-2缓冲器220b_2中包括的晶体管的数量。

因此，当两个移位寄存器设置在相同的水平部分中时，两个移位寄存器中包括的晶体管可不设置在水平部分中。

因此，可以在一个水平部分中设置一个移位寄存器和两个缓冲器。

在这种情况下，第3-2缓冲器R220a_2可以连接至第4n+1栅极线GL4n+1和第4n+2栅极线GL4n+2，并且第3-1缓冲器R220a_1可以连接至第4n-3栅极线GL4n-3和第4n-2栅极线GL4n-2。第4-1缓冲器R220b_1可以连接至第4n-1栅极线GL4n-1和第4栅极线GL4n，并且第4-2缓冲器R220b_2可以连接至第4n+3栅极线GL4n+3和第4n+4栅极线GL4n+4。

因此，第1-1缓冲器220a_1和第3-1缓冲器R220a_1可以输出相同的栅极脉冲，第1-2缓冲器220a_2和第3-2缓冲器R220a_2可以输出相同的栅极脉冲，第2-1缓冲器220b_1和第4-1缓冲器R220b_1可以输出相同的栅极脉冲，并且第2-2缓冲器220b_2和第4-2缓冲器R220b_2可以输出相同的栅极脉冲。

也就是说，第一移位寄存器210a可以实现为与第三移位寄存器R210a相同的结构，第二移位寄存器210b可以实现为与第四移位寄存器R210b相同的结构，第1-1缓冲器220a_1和第3-1缓冲器R220a_1可以实现为相同的结构，第1-2缓冲器220a_2和第3-2缓冲器R220a_2可以实现为相同的结构，第2-1缓冲器220b_1和第4-1缓冲器R220b_1可以实现为相同的结构，并且第2-2缓冲器220b_1与第4-2缓冲器R220b_2可以实现为相同的结构。

第n水平部分Hn中包括的第4n-3栅极线GL4n-3和第4n-2栅极线GL4n-2以及第n+2水平部分Hn+2中包括的第4n+1栅极线GL4n+1和第4n+2栅极线GL4n+2可以连接至第n级Stage n和第n右级Stage n_R。例如，在图11中，第一级Stage 1和第一右级Stage 1_R可以连接至相同的栅极线。

此外，第n+1水平部分Hn+1中包括的第4n-1栅极线GL4n-1和第4栅极线GL4n以及第n+3水平部分Hn+3中包括的第4n+3栅极线GL4n+3和第4n+4栅极线GL4n+4可以连接至第n+1级Stage n+1和第n+1右级Stage n+1_R。例如，在图11中，第二级Stage 2和第二右级Stage2_R可以连接至相同的栅极线。

也就是说，第n级Stage n和第n右级Stage n_R可以连接至相同的栅极线，并且第n+1级Stage n+1和第n+1右级Stage n+1_R可以连接至相同的栅极线。

最后，如图11中所示，可以在第一区域(例如，经过发光显示面板的左端部的不同的信号线部分)中设置将第1-1缓冲器220a_1连接至第1-2缓冲器220a_2的三条第n信号线203以及将第2-1缓冲器220b_1连接至第2-2缓冲器220b_2的三条第n+1信号线204。

在这种情况下，如图11中所示，可以在与第一区域相对的第二区域(例如，经过发光显示面板的右端部的不同的信号线部分)中设置将第3-1缓冲器R220a_1连接至第3-2缓冲器R220a_2的三条第n右信号线203a以及将第4-1缓冲器R220b_1连接至第4-2缓冲器R220b_2的三条第n+1右信号线204a。

当信号线203、203a、204和204a与栅极线重叠时，可对栅极线施加噪声，从而导致每个开关晶体管Tsw1的异常操作，因此，信号线203、203a、204和204a可以设置在不与栅极线重叠的位置。

图12是图解应用于根据本公开内容的发光显示设备的级的布置结构的另一示例图。除栅极线以边界线BL为基准彼此分开之外，图12中所示的发光显示面板可以具有与图11中所示的发光显示面板相同的结构。因此，下文中，仅将描述图12与图11不同的特征。

首先，可以在基板的右侧区域中设置与设置在基板的左侧区域中的第4n-3栅极线GL4n-3至第4n+4栅极线GL4n+4对应的第4n-3右栅极线GL4-3a至第4n+4右栅极线GL4n+4a。

在这种情况下，第4n-3栅极线GL4n-3至第4n+4栅极线GL4n+4可以与第4n-3右栅极线GL4-3a至第4n+4右栅极线GL4n+4a分开。

第4n-3栅极线GL4n-3、第4n-2栅极线GL4n-2、第4n+1栅极线GL4n+1和第4n+2栅极线GL4n+2可以连接至第n级Stage n，并且第4n-3右栅极线GL4n-3a、第4n-2右栅极线GL4n-2a、第4n+1右栅极线GL4n+1a和第4n+2右栅极线GL4n+2a可以连接至第n右级Stage n_R。

第4n-1栅极线GL4n-1、第4n栅极线GL4n、第4n+3栅极线GL4n+3以及第4n+4栅极线GL4n+4可以连接至第n+1级Stage n+1，并且第4n-1右栅极线GL4n-1a、第4n右栅极线GL4na、第4n+3右栅极线GL4n+3a和第4n+4右栅极线GL4n+4a可以连接至第n+1右级Stage n+1_R。

最后，如图12中所示，可以在第一区域(例如，经过发光显示面板的左端部的不同的信号线部分)中设置将第1-1缓冲器220a_1连接至第1-2缓冲器220a_2的三条第n信号线203，可以在与第一区域相对的第三区域(例如，经过与边界线BL的左侧相邻的区域的不同的信号线部分)中设置将第2-1缓冲器220b_1连接至第2-2缓冲器220b_2的三条第n+1信号线204。

也就是说，在图12中所示的发光显示面板中，因为栅极线以边界线BL为基准彼此分开，所以即使在第n+1信号线204布置为临近边界线BL时，第n+1信号线204也不会与栅极线重叠。因此，不会发生由第n+1信号线204和栅极线重叠而引起的问题。

在这种情况下，如图12中所示，可以在与第一区域相对的第二区域(例如，经过发光显示面板的右端部的不同信号线部分)中设置将第三缓冲器R220a_1连接至第三缓冲器R220a_2的三条第n信号线203a，可以在与第二区域相反的第四区域(例如，经过与边界线BL的右侧相邻的区域的不同信号线部分)中设置将第4-1缓冲器R220b_1连接至第4-2缓冲器R220b_2的三条第n+1右信号线204a。

然而，第n信号线203和第n右信号线203a可以设置在边界线BL的左侧和右侧，并且第n+1信号线204和第n+1右侧信号线204a可以设置在发光显示面板的左侧和右侧。

图13是用于描述图5中所示的级的驱动方法的波形图，图14是图解图4中所示的第一信号输出单元和第二信号输出单元的每一个的结构的示例图，并且图15是用于描述图14中所示的级的驱动方法的波形图。

如上所述，栅极脉冲可以顺序输出至第4n-3栅极线、第4n-1栅极线、第4n-2栅极线、第4n栅极线、第4n+1栅极线、第4n+3栅极线、第4n+2栅极线以及第4n+4栅极线，并且这种输出形式可以表示为之字形。可以基于下面描述的栅极时钟SCCLK1到SCCLK8来产生栅极脉冲GP1至GP8。也就是说，提供给第1-1缓冲器、第1-2缓冲器和第2-2缓冲器的第一栅极时钟SCCLK1至第八栅极时钟SCCLK8可以是第一栅极脉冲GP1至第八栅极脉冲GP8。

为此，如图5和图13中所示，第一栅极时钟SCCLK1和第三栅极时钟SCCLK3可提供给第1-1缓冲器220a_1，第五栅极时钟SCCLK5和第七栅极时钟SCCRK7可提供给第1-2缓冲器220a_2，第二栅极时钟SCCLK2和第四栅极时钟SCCLK4可提供给第2-1缓冲器220b_1，并且第六栅极时钟SCCLK6和第八栅极时钟SCCLK8可以提供给第2-2缓冲器220b_2。

在这种情况下，施加至第n级Stage n的Q节点Q的第一Q节点信号Q1可以与第一栅极时钟SCCLK1、第三栅极时钟SCCLK3、第五栅极时钟SCCLK5和第七栅极时钟SCCLK7的下降一起下降，并且可以与第一栅极时钟SCCLK1、第三栅极时钟SCCLK3、第五栅极时钟SCCLK5和第七栅极时钟SCCLK7的上升一起上升。

此外，施加至第n+1级Stage n+1的Q节点Q的第二Q节点信号Q2可以与第二栅极时钟SCCLK2、第四栅极时钟SCCLK4、第六栅极时钟SCCLK6和第八栅极时钟SCCLK8的下降一起下降，并且可以与第二栅极时钟SCCLK2、第四栅极时钟SCCLK4、第六栅极时钟SCCLK6和第八栅极时钟SCCLK8的上升一起上升。

也就是说，如图13中所示，当栅极时钟不重叠时，所有栅极时钟上升时的条件可以与所有栅极时钟下降时的条件相同。

因此，基于栅极时钟产生的所有栅极脉冲的波形可以保持为相同的形式。

然而，因为随着发光显示设备的分辨率的增加，应同时向更多栅极线提供栅极脉冲，所以栅极时钟之间的间隔可以减小。

因此，栅极时钟可以重叠。

在这种情况下，因为第一栅极时钟下降的影响被第三栅极时钟上升的影响所抵消，并且第三栅极时钟下降的影响被第五栅极时钟上升的影响所抵消，所以施加至第n级Stage n的Q节点Q的第一Q节点信号Q1可以在提供第一栅极时钟、第三栅极时钟和第五栅极时钟的同时保持在与第一栅极时钟相同的电平。因此，可以以相同的形式输出第一栅极时钟、第三栅极时钟和第五栅极时钟。

然而，因为没有在第七栅极时钟下降的时序处上升的信号，所以第一Q节点信号Q1可以下降。因此，第七栅极时钟输出第七栅极脉冲时的条件可以与基于第一栅极时钟、第三栅极时钟和第五栅极时钟输出第一栅极脉冲、第二栅极脉冲和第五栅极脉冲时的条件不同。

因此，基于第七栅极时钟的第七栅极脉冲的波形可以与第一栅极脉冲、第二栅极脉冲和第五栅极脉冲的波形不同。

在施加至第n+1级Stage n+1的Q节点Q的第二Q节点信号Q2中也可以出现上述现象。因此，基于第八栅极时钟的第八栅极脉冲的波形可以与基于第二栅极时钟、第四栅极时钟和第六栅极时钟的第二栅极脉冲、第四栅极脉冲和第六栅极脉冲的波形不同。

为了防止这种问题，如图14中所示，第一稳定电容器C1可以连接至第n级Stage n的Q节点Q，并且第二稳定电容器C2可以连接至第n+1级Stage n+1的Q节点Q。

在这种情况下，可以向第一稳定电容器C1提供第九栅极时钟SCCLK9，并且可以向第二稳定电容器C2提供第十栅极时钟SCCLK10。

例如，第九栅极时钟SCCLK9可以在第七栅极时钟SCCLK7下降时上升，并且第十栅极时钟SCCLK10可以在第八栅极时钟SCCLK8下降时上升。

因此，因为第七栅极时钟SCCLK7下降的影响被第九栅极时钟SCCLK9上升的影响抵消，所以当第七栅极时钟SCCLK7下降时的第一Q节点信号Q1的电平可以与当第一栅极时钟SCCLK1、第三栅极时钟SCCLK3和第五栅极时钟SCCLK5下降时的第一Q节点信号Q1的电平相同。

因此，基于第七栅极时钟SCCLK7的第七栅极脉冲GP7的波形可以与基于第一栅极时钟SCCLK1、第三栅极时钟SCCLK3和第五栅极时钟SCCLK5的第一栅极脉冲GP1、第三栅极脉冲GP3和第五栅极脉冲GP5的波形相同。

此外，因为第八栅极时钟SCCLK8下降的影响被第十栅极时钟SCCLK10上升的影响抵消，所以当第八栅极时钟SCCLK8下降时的第二Q节点信号Q2的电平可以与当第二栅极时钟SCCLK2、第四栅极时钟SCCRK4和第六栅极时钟SCCLK6下降时的第二Q节点信号Q2的电平相同。

因此，基于第八栅极时钟SCCLK8的第八栅极脉冲GP8的波形可以与基于第二栅极时钟SCCLK2、第四栅极时钟SCCLK4和第六栅极时钟SCCLK6的第二栅极脉冲GP2、第四栅极脉冲GP4和第六栅极脉冲GP6的波形相同。

因此，可以给所有栅极线输出具有相同形式的栅极脉冲。

因此，可以提高发光显示设备的质量。

根据本公开内容，与相关技术的发光显示面板相比，可以减少一个级中包括的晶体管的数量和连接至一个级的信号线的数量。

因此，即使在发光显示面板的分辨率增加时，连接至级的信号线也可以被全部包括在显示区域中。

此外，根据本公开内容，因为从一个级输出四个栅极脉冲，所以可以减少级的数量，因此，与相关技术的发光显示面板相比，可以减少设置级的区域。

此外，根据本公开内容，数据切换可减少1/2。当数据切换减少时，可解决构成数据驱动器的IC发热的问题。因此，可以提高根据本公开内容的显示装置的质量。

根据本公开内容实施方式的发光显示面板可包括：在第一方向上延伸的多条数据线DL1、…、DLd；在不同于所述第一方向的第二方向上延伸的g条栅极线GL1、…、GLg，所述g条栅极线GL1、…、GLg被分组成g/2个相邻栅极线对，g是4的倍数；多个子像素，其中每个子像素布置在相应栅极线GL与相应数据线DL的交叉部分处并且与相应栅极线GL和相应数据线DL连接；多个水平部分H，其中每个水平部分H是包括与所述相邻栅极线对中的一个连接的子像素的区域，并且包括多个分支电路单元BC；多个信号线部分SL，每个信号线部分是两个相邻的水平部分H之间的区域；用于驱动所述栅极线的栅极驱动器，所述栅极驱动器包括g/4个级Stage1、…、Stage g/4，其中所述g/4个级被分组成n个级对(Stage n、Stage n+1)，n是奇数，每个级对(Stage n、Stage n+1)包括第n级Stage n和第n+1级Stage n+1；第一级Stage 1包括：第一移位寄存器210a、第1-1缓冲器220a_1和第1-2缓冲器220a_2，其中两个缓冲器220a_1、220a_2连接至所述第一移位寄存器210a；其中所述第一移位寄存器210a以及所述第1-1缓冲器220a_1和所述第1-2缓冲器220a_2各自包括沉积在所述分支电路单元BC中的多个晶体管T，其中所述第1-1缓冲器220a_1进一步连接至第一相邻栅极线对(GL4n-3、GL4n-2)，并且所述第一移位寄存器210a和所述第1-1缓冲器220a_1中包括的晶体管T沉积在与所述第一相邻栅极线对(GL4n-3、GL4n-2)对应的第一水平部分H1包括的分支电路单元BC中，并且通过布置在第一信号线部分SL1中的第一信号线203连接，所述第一信号线部分SL1位于所述第一水平部分H1和与第二相邻栅极线对(GL4n-1、GL4n)对应的第二水平部分H2之间；并且所述第1-2缓冲器220a_2进一步连接至第三相邻栅极线对(GL4n+1、GL4n+2)，并且所述第1-2缓冲器220a_2中包括的晶体管T沉积在与所述第三相邻栅极线对(GL4n+1、GL4n+2)对应的第三水平部分H3包括的分支电路单元BC中，并且通过布置在第三信号线部分SL3中的另外的第一信号线203连接，所述第三信号线部分SL3位于所述第三水平部分H3和与第四相邻栅极线对(GL4n+3、GL4n+4)对应的第四水平部分H4之间；其中每条所述另外的第一信号线203包括相应的延伸经过在所述发光显示面板的右端部或左端部处的区域的第一延伸部，所述第一延伸部连接至所述第一信号线203中对应的一条第一信号线203。

在本公开内容的一些实施方式中，第二级Stage 2包括：第二移位寄存器210b、第2-1缓冲器220b_1和第2-2缓冲器220b_2，其中两个缓冲器220b_1、220b_2连接至所述第二移位寄存器210b；其中所述第二移位寄存器210b以及所述第2-1缓冲器220b_1和所述第2-2缓冲器220b_2各自包括沉积在所述分支电路单元BC中的多个晶体管T，其中所述第2-2缓冲器220b_2进一步连接至所述第四相邻栅极线对(GL4n+3、GL4n+4)，并且所述第二移位寄存器210b和所述第2-2缓冲器220b_2中包括的晶体管T沉积在所述第四水平部分H4包括的分支电路单元BC中；并且所述第2-1缓冲器220b_1进一步连接至所述第二相邻栅极线对(GL4n-1、GL4n)，并且所述第2-1缓冲器220b_1中包括的晶体管T沉积在所述第二水平部分H2包括的分支电路单元BC中。

在本公开内容的一些实施方式中，所述第二移位寄存器210b和所述第2-2缓冲器220b_2中包括的晶体管T通过布置在所述第三信号线部分SL3中的第二信号线204连接；并且所述第2-1缓冲器220b_1中包括的晶体管T通过布置在第一信号线部分SL1中的另外的第二信号线204连接。

在本公开内容的一些实施方式中，所述另外的第二信号线204每条包括相应的延伸经过在所述发光显示面板的右端部或左端部处的区域的第二延伸部，所述第二延伸部连接至所述第二信号线204中对应的一条第二信号线204；其中，优选地，所述第一延伸部延伸经过位于与所述第二延伸部延伸经过的区域所在的一侧相对于所述第一方向来说相反的一侧上的区域。

在本公开内容的一些实施方式中，所述发光显示面板包括：左显示区域、以及与所述左显示区域不重叠的、在所述第二方向上与所述左显示区域相邻的右显示区域，所述栅极驱动器对应于所述左显示区域，所述第一延伸部延伸经过在所述发光显示面板的左端部处的区域；右栅极驱动器，所述右栅极驱动器对应于所述右显示区域，所述右栅极驱动器包括g/4个级，所述g/4级被分组成g/8个相邻右级对，其中每个相邻右级对包括右第一级Stage1_R和右第二级Stage2_R；所述右第一级Stage1_R包括：右第一移位寄存器R210a、右第1-1缓冲器R220a_1和右第1-2缓冲器R220a_2，其中两个缓冲器R220a_1、R220a_2连接至所述右第一移位寄存器R210a；其中所述右第一移位寄存器R210a以及所述右1-1缓冲器R220a_1和所述右1-2缓冲器R220a_2各自包括沉积在对应于所述右显示区域的分支电路单元BC_R中的多个晶体管T。

在本公开内容的一些实施方式中，所述右第1-1缓冲器R220a_1进一步连接至所述第一相邻栅极线对(GL4n-3、GL4n-2)，并且所述右第1-1缓冲器R220a_1中包括的晶体管T沉积在所述第一水平部分H1包括的分支电路单元BC_R中；并且其中所述右第1-2缓冲器R220a_2进一步连接至所述第三相邻栅极线对(GL4n+1、GL4n+2)，并且所述右第一移位寄存器R210a和所述右第1-2缓冲器R220a_2中包括的晶体管T沉积在所述第三水平部分H3包括的分支电路单元BC_R中。

在本公开内容的一些实施方式中，所述右第1-2缓冲器R220a_2和所述右第一移位寄存器R210a中包括的晶体管T通过布置在所述第三信号线部分SL3中的右第一信号线203R连接；所述右第1-1缓冲器R220a_1中包括的晶体管T通过布置在所述第一信号线部分SL1中的右第一信号线203R连接；其中每条所述右第一信号线203R包括相应的延伸经过在所述发光显示面板的右端部处的区域的右第一延伸部，所述右第一延伸部连接至所述右第一信号线203R中对应的一条右第一信号线203R。

在本公开内容的一些实施方式中，所述右第二级Stage2_R包括：右第二移位寄存器R210b、右第2-1缓冲器R220b_1和右第2-2缓冲器R220b_2，其中两个缓冲器R220b_1、R220b_2连接至所述右第二移位寄存器R210b；其中所述右第二移位寄存器R210b以及所述右第2-1缓冲器R220b_1和右第2-2缓冲器R220b_2各自包括沉积在对应于所述右显示区域的分支电路单元BC_R中的多个晶体管T。

在本公开内容的一些实施方式中，所述右第2-2缓冲器R220b_2进一步连接至所述第四相邻栅线对(GL4n+3、GL4n+4)，并且所述右第2-2缓冲器R220b_2中包括的晶体管T沉积在所述第四水平部分H4包括的分支电路单元BC_R中；并且其中所述右第2-1缓冲器R220b_1进一步连接至所述第二相邻栅极线对(GL4n-1、GL4n)，并且所述右第二移位寄存器R210b和所述右第2-1缓冲器R220b_1中包括的晶体管T沉积在所述第二水平部分H2包括的分支电路单元BC_R中。

在本公开内容的一些实施方式中，所述右第2-1缓冲器R220b_1和所述右第二移位寄存器R210b中包括的晶体管T通过布置在所述第一信号线部分SL1中的右第二信号线204R连接；所述右第2-2缓冲器R220b_2中包括的晶体管T通过布置在所述第三信号线部分SL3中的另外的右第二信号线204R连接；其中，优选地，每条所述另外的右第二信号线204R包括相应的延伸经过在所述发光显示面板的右端部处的区域的右第二延伸部，所述右第二延伸部连接至所述右第二信号线204R中对应的一条右第二信号线204R。

在本公开内容的一些实施方式中，栅极线GL1、…、GLg各自包括在所述左显示区域与所述右显示区域之间的边界线BL处的断开部；其中，优选地，每条所述另外的第二信号线204包括相应的延伸经过所述左显示区域中的邻近所述边界线BL的区域的第二延伸部，所述第二延伸部连接至所述第二信号线204中对应的一条第二信号线204；并且每条所述另外的右第二信号线204R包括相应的延伸经过所述右显示区域中的邻近所述边界线BL的区域的右第二延伸部，所述右第二延伸部连接至所述右第二信号线R204中对应的一条右第二信号线204R。

在本公开内容的一些实施方式中，所述第1-1缓冲器220a_1包括连接在第一栅极时钟(SCCLK1)线与所述第一相邻栅极线对中的第一栅极线GL4n-3之间的第一晶体管Pu1，并且包括连接在第三栅极时钟(SCCLK3)线与所述第一相邻栅极线对中的第二栅极线GL4n-2之间的第二晶体管Pu2；其中所述第1-2缓冲器220a_2包括连接在第五栅极时钟(SCCLK5)线与所述第三相邻栅极线对中的第五栅极线GL4n+1之间的第三晶体管(Pu3)，并且包括连接在第七栅极时钟(SCCLK7)线与所述第三相邻栅极线对中的第六栅极线GL4n+2之间的第四晶体管Pu4。

在本公开内容的一些实施方式中，所述第一晶体管Pu1、所述第二晶体管Pu2、所述第三晶体管Pu3和所述第四晶体管Pu4包括连接至所述第一移位寄存器210a的输出信号线Q的栅极端子，所述输出信号线Q包括在所述第一信号线203和所述另外的第一信号线203中并且经由电容器C1耦合至第九栅极时钟(SCCLK9)线。

在本公开内容的一些实施方式中，所述第2-1缓冲器(220b_1)包括连接在第二栅极时钟(SCCLK2)线与所述第二相邻栅极线对中的第三栅极线GL4n-1之间的第五晶体管Pu5，并且包括连接在第四栅极时钟(SCCLK4)线与所述第二相邻栅极线对中的第四栅极线GL4n之间的第六晶体管Pu6；并且其中所述第2-2缓冲器220b_2包括连接在第六栅极时钟(SSCLK6)线与所述第四相邻栅极线对中的第七栅极线GL4n+3之间的第七晶体管Pu7，并且包括连接在第八栅极时钟(SCCLK8)线与所述第四相邻栅极线对中的第八栅极线GL4n+4之间的第八晶体管Pu8。

在根据本公开内容的实施方式的用于发光显示面板的栅极驱动器的驱动方法中，第一级Stage 1和第二级Stage 2经由相应的时钟线从控制器400接收多个栅极时钟；其中所述栅极时钟包括至少八个栅极时钟SCCLK1、…、SCCLK8，所述至少八个栅极时钟SCCLK1、…、SCCLK8随后以从第一至第八栅极时钟SCCLK1、…、SCCLK8的时间顺序被供应在相应的时钟线上；其中所述第1-1缓冲器220a_1接收输出至所述第一相邻栅极线对中的第一栅极线GL4n-3的第一栅极时钟SSCLK1和输出至所述第一相邻栅极线对中的第二栅极线GL4n-2的第三栅极时钟SCCLK3；所述第1-2缓冲器220a_2接收输出至所述第三相邻栅极线对中的第五栅极线GL4n+1的第五栅极时钟SCCLK5和输出至所述第三相邻栅极线对中的第六栅极线GL4n+2的第七栅极时钟SCCLK7；所述第2-1缓冲器220b_1接收输出至所述第二相邻栅极线对中的第三栅极线GL4n-1的第二栅极时钟SCCLK2和输出至所述第二相邻栅极线对中的第四栅极线GL4n的第四栅极时钟SCCLK4；并且所述第2-2缓冲器220b_2接收输出至所述第四相邻栅极线对中的第七栅极线GL4n+3的第六栅极时钟SSCLK6和输出至所述第四相邻栅极线对中的第八栅极线GL4n+4的第八栅极时钟SCCLK8。

本公开内容的上述特征、结构和效果包括在本公开内容的至少一个实施方式中，但不限于仅一个实施方式。此外，本公开内容的至少一个实施方式中描述的特征、结构和效果可以由本领域技术人员通过组合或修改其他实施方式来实现。因此，与组合和修改相关的内容应被解释为在本公开内容的范围内。

对于本领域技术人员来说，将显而易见的是，在不背离本公开内容的精神或范围的情况下，可以对本公开内容进行各种修改和变化。因此，本公开内容旨在涵盖落入所附权利要求及其等同的范围内的本公开内容的修改和变化。

Claims (20)

1.一种发光显示设备，包括：

栅极驱动器，所述栅极驱动器包括设置在基板中的级；以及

连接至所述级的多条栅极线，

其中所述级的每一个包括移位寄存器和连接至移位寄存器的两个缓冲器，

在第n水平部分中设置构成第n级的两个缓冲器中的第1-1缓冲器和构成所述第n级的第一移位寄存器，并且在第n+2水平部分中设置所述两个缓冲器中的第1-2缓冲器，其中n是奇数，

在第n+3水平部分中设置构成第n+1级的两个缓冲器中的第2-2缓冲器和构成所述第n+1级的第二移位寄存器，并且在第n+1水平部分中设置所述两个缓冲器中的第2-1缓冲器，并且

所述第n水平部分是包括沿第4n-3栅极线和第4n-2栅极线布置的像素的区域，所述第n+1水平部分是包括沿第4n-1栅极线和第4n栅极线布置的像素的区域，所述第n+2水平部分是包括沿第4n+1栅极线和第4n+2栅极线布置的像素的区域，并且所述第n+3水平部分是包括沿第4n+3栅极线和第4n+4栅极线布置的像素的区域。

2.根据权利要求1所述的发光显示设备，其中所述第1-1缓冲器连接至所述第4n-3栅极线和所述第4n-2栅极线，并且所述第1-2缓冲器连接至所述第4n+1栅极线和所述第4n+2栅极线。

3.根据权利要求1所述的发光显示设备，其中所述第2-2缓冲器连接至所述第4n+3栅极线和所述第4n+4栅极线，并且所述第2-1缓冲器连接至所述第4n-1栅极线和所述第4n栅极线。

4.根据权利要求1所述的发光显示设备，其中在所述第n水平部分与所述第n+1水平部分之间的第n信号线部分中设置连接至所述第1-1缓冲器和所述第一移位寄存器的至少一条第n信号线以及连接至所述第2-1缓冲器的三条第n+1信号线，

所述至少一条第n信号线中的三条第n信号线延伸到在所述第n+2水平部分与所述第n+3水平部分之间的第n+2信号线部分，

所述三条第n+1信号线延伸到所述第n+2信号线部分，并且

在所述第n+2信号线部分中进一步设置连接至所述第2-2缓冲器和所述第二移位寄存器的至少一条所述第n+1信号线。

5.根据权利要求4所述的发光显示设备，其中设置在所述第n+2信号线部分中的所述三条第n信号线连接至所述第1-2缓冲器，并且

设置在所述第n+2信号线部分中的所述三条第n+1信号线连接至所述第2-2缓冲器和所述第二移位寄存器。

6.根据权利要求4所述的发光显示设备，其中设置在所述第n信号线部分中的所述三条第n信号线的一侧的端部和设置在所述第n信号线部分中的所述三条第n+1信号线的一侧的端部通过相同的区域延伸到所述第n+2信号线部分。

7.根据权利要求4所述的发光显示设备，其中设置在所述第n信号线部分中的所述三条第n信号线的一侧的端部通过其中设置有所述第n+1水平部分和所述第n+2水平部分中包括的栅极线的一侧的端部的第一区域延伸到所述第n+2信号线部分，并且

设置在所述第n信号线部分中的所述三条第n+1信号线的一侧的端部通过所述第一区域延伸到所述第n+2信号线部分。

8.根据权利要求4所述的发光显示设备，其中设置在所述第n信号线部分中的所述三条第n信号线的一侧的端部和设置在所述第n信号线部分中的所述三条第n+1信号线的一侧的端部通过不同的区域延伸到所述第n+2信号线部分。

9.根据权利要求4所述的发光显示设备，其中设置在所述第n信号线部分中的所述三条第n信号线的一侧的端部通过其中设置有所述第n+1水平部分和所述第n+2水平部分中包括的栅极线的一侧的端部的第一区域延伸到所述第n+2信号线部分，并且

设置在所述第n信号线部分中的所述三条第n+1信号线的一侧的端部通过其中设置有所述第n+1水平部分和所述第n+2水平部分中包括的栅极线的另一侧的端部的第二区域延伸到所述第n+2信号线部分。

10.根据权利要求1所述的发光显示设备，其中所述基板以与垂直于栅极线的方向对应的边界为基准分为左侧区域和右侧区域，

在所述左侧区域中设置所述第n级和所述第n+1级，并且

在所述右侧区域中设置与所述第n级对应的第n右级和与所述第n+1级对应的第n+1右级。

11.根据权利要求10所述的发光显示设备，其中在所述第n+2水平部分中设置构成所述第n右级的两个缓冲器中的第3-2缓冲器和构成所述第n右级的第三移位寄存器，并且在所述第n水平部分中设置所述两个缓冲器中的第3-1缓冲器，并且

在所述第n+1水平部分中设置构成所述第n+1右级的两个缓冲器中的第4-1缓冲器和构成所述第n+1右级的第三移位寄存器，并且在所述第n+3水平部分中设置所述两个缓冲器中的第4-2缓冲器。

12.根据权利要求11所述的发光显示设备，其中所述第3-2缓冲器连接至所述第4n+1栅极线和所述第4n+2栅极线，并且所述第3-1缓冲器连接至所述第4n-3栅极线和所述第4n-2栅极线。

13.根据权利要求11所述的发光显示设备，其中所述第4-1缓冲器连接至所述第4n-1栅极线和所述第4n栅极线，并且所述第4-2缓冲器连接至所述第4n+3栅极线和所述第4n+4栅极线。

14.根据权利要求10所述的发光显示设备，其中所述第n级和所述第n右级连接至相同的栅极线，并且

所述第n+1级和所述第n+1右级连接至相同的栅极线。

15.根据权利要求10所述的发光显示设备，其中所述第n水平部分中包括的所述第4n-3栅极线和所述第4n-2栅极线以及所述第n+2水平部分中包括的所述第4n+1栅极线和所述第4n+2栅极线连接至所述第n级和所述第n右级，并且

所述第n+1水平部分中包括的所述第4n-1栅极线和所述第4n栅极线以及所述第n+3水平部分中包括的所述第4n+3栅极线和所述第4n+4栅极线连接至所述第n+1级和所述第n+1右级。

16.根据权利要求10所述的发光显示设备，其中在所述基板的所述右侧区域中设置与设置在所述基板的所述左侧区域中的所述第4n-3栅极线至所述第4n+4栅极线对应的第4n-3右栅极线至第4n+4右栅极线，并且

所述第4n-3栅极线至所述第4n+4栅极线以所述边界为基准与所述第4n-3右栅极线至所述第4n+4右栅极线分开。

17.根据权利要求16所述的发光显示设备，其中所述第4n-3栅极线、所述第4n-2栅极线、所述第4n+1栅极线和所述第4n+2栅极线连接至所述第n级，

所述第4n-3右栅极线、第4n-2右栅极线、第4n+1右栅极线和第4n+2右栅极线连接至所述第n右级，

所述第4n-1栅极线、所述第4n栅极线、所述第4n+3栅极线和所述第4n+4栅极线连接至所述第n+1级，并且

第4n-1右栅极线、第4n右栅极线、第4n+3右栅极线和所述第4n+4右栅极线连接至所述第n+1右级。

18.根据权利要求1所述的发光显示设备，其中栅极脉冲顺序输出至所述第4n-3栅极线、所述第4n-1栅极线、所述第4n-2栅极线、所述第4n栅极线、所述第4n+1栅极线、所述第4n+3栅极线、所述第4n+2栅极线和所述第4n+4栅极线。

19.根据权利要求18所述的发光显示设备，其中所述第n级连接至所述第4n-3栅极线、所述第4n-2栅极线、所述第4n+1栅极线和所述第4n+2栅极线，并且

所述第n+1级连接至所述第4n-1栅极线、所述第4n栅极线、所述第4n+3栅极线和所述第4n+4栅极线。

20.一种发光显示设备，包括：

栅极驱动器，所述栅极驱动器包括设置在基板中的级；

连接至所述级的多条栅极线；

与所述多条栅极线交叉的数据线；以及

沿所述数据线和所述栅极线布置的像素，

其中第n级配置为输出第4n-3栅极脉冲、第4n-1栅极脉冲、第4n+1栅极脉冲和第4n+3栅极脉冲，其中n是奇数，

其中第n+1级配置为输出第4n-2栅极脉冲、第4n栅极脉冲、第4n+2栅极脉冲和第4n+4栅极脉冲，并且

其中所述第4n-3栅极脉冲、所述第4n-1栅极脉冲、所述第4n-2栅极脉冲、所述第4n栅极脉冲、所述第4n+1栅极脉冲、所述第4n+3栅极脉冲、所述第4n+2栅极脉冲和所述第4n+4栅极脉冲分别输出至顺序布置的第4n-3栅极线、第4n-2栅极线、第4n-1栅极线、第4n栅极线、第4n+1栅极线、第4n+2栅极线、第4n+3栅极线和第4n+4栅极线，使得沿相同数据线布置的所述像素以之字形形式驱动。

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