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CN116247007A - 一种半导体装置的制造方法 - Google Patents

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CN116247007A
CN116247007A CN202310511164.XA CN202310511164A CN116247007A CN 116247007 A CN116247007 A CN 116247007A CN 202310511164 A CN202310511164 A CN 202310511164A CN 116247007 A CN116247007 A CN 116247007A
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Abstract

本发明公开了一种半导体装置的制造方法，包括：第一型区域形成工序，对半导体衬底注入第一型杂质，在第一场效应管形成区域的漏极侧，以及第二场效应管形成区域的源极侧和漏极侧形成第一型区域，其中，第一场效应管形成区域为形成第一场效应管的区域，第二场效应管形成区域为形成第二场效应管的区域；栅极电极形成工序；以及静放电保护区域形成工序，对第一场效应管形成区域的部分第一型区域注入第二型杂质，形成第二型区域，其中第二型杂质与第一型杂质的极性相反，其中第二型区域的界面位置比第一型区域浅，且第二型区域与第一型区域的极性相反，由此在第一场效应管形成区域形成静放电保护区域。本发明可降低制造成本，改善半导体装置的性能。

Description

一种半导体装置的制造方法
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体装置的制造方法。
背景技术
在金属-氧化物半导体场效应晶体管（Metal-Oxide-Semiconductor Field-Effect Transistor，场效应管）的漏极侧形成静电放电（Electro-Static Discharge，ESD）保护区域时，为了仅向场效应管的规定区域注入P型杂质，需要用由光致抗蚀剂形成的专用的掩膜覆盖要形成场效应管的区域。在这种情况下，在半导体装置的制造中，为了进行P型杂质的注入就需要搭配专用的掩膜，因此半导体装置的制造工序及制造成本过高。
发明内容
本发明的目的在于提供一种半导体装置的制造方法，能够在不增加制造成本的基础上，制造使场效应管的工作开始电压低电压化的半导体装置。
为解决上述技术问题，本发明是通过以下技术方案实现的：
本发明提供了一种半导体装置的制造方法，所述半导体装置在半导体衬底上形成具有静放电保护区域的第一场效应管和第二场效应管，所述半导体装置的制造方法包括：
第一型区域形成工序，通过对所述半导体衬底注入第一型杂质，分别在第一场效应管形成区域的漏极侧以及在第二场效应管形成区域的源极侧和漏极侧，形成第一型区域，其中，所述第一场效应管形成区域为形成所述第一场效应管的区域，所述第二场效应管形成区域为形成所述第二场效应管的区域；
栅极电极形成工序，分别在所述第一场效应管形成区域和所述第二场效应管形成区域，形成栅极电极；以及
静放电保护区域形成工序，对所述第一场效应管形成区域的部分所述第一型区域注入第二型杂质，以形成第二型区域，其中所述第二型杂质与所述第一型杂质的极性相反，其中所述第二型区域的界面位置比所述第一型区域浅，且所述第二型区域与所述第一型区域的极性相反，以在所述第一场效应管形成区域形成所述静放电保护区域。
在本发明一实施例中，所述半导体装置的制造方法包括硅化物块的形成工序，在所述第一场效应管形成区域中形成所述硅化物块，其中所述硅化物块位于所述栅极电极与所述第一型区域之间，且所述硅化物块形成于远离所述第一型区域的边缘部的一侧。
在本发明一实施例中，所述硅化物块沿所述半导体衬底的宽度方向分布。
在本发明一实施例中，在形成所述栅极电极后，氧化所述栅极电极的侧壁，形成侧墙。
在本发明一实施例中，在形成所述侧墙前，执行所述硅化物的形成工序。
在本发明一实施例中，在执行所述栅极电极形成工序之前，执行所述第一型区域形成工序。
在本发明一实施例中，在执行所述静放电保护区域形成工序前，执行所述栅极电极形成工序。
在本发明一实施例中，在所述栅极电极形成工序中，在所述半导体衬底上形成栅极氧化膜，并于所述栅极氧化膜上形成所述栅极电极。
在本发明一实施例中，在执行所述第一型区域形成工序前，对所述半导体衬底进行退火处理。
在本发明一实施例中，在同一深度下，所述第一型区域的杂质浓度高于所述栅极电极的沟道杂质浓度。
如上所述，本发明提供了一种半导体装置的制造方法，能够在不增加制造成本的基础上，制造使场效应管的工作开始电压低电压化的半导体装置。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明的第一实施例涉及的半导体装置的构造的概略图。
图2是本发明的第一实施例涉及的半导体装置的制造工序的图。
图3是本发明的第一实施例涉及的半导体装置的制造工序的图。
图4是本发明的第一实施例涉及的半导体装置的制造工序的图。
图5是本发明的第一实施例涉及的半导体装置的制造工序的图。
图6是本发明的第一实施例涉及的半导体装置的制造工序的图。
图7是本发明的第一实施例涉及的半导体装置的制造工序的图。
图8是本发明的第一实施例涉及的半导体装置的制造工序的图。
图9是本发明的第一实施例涉及的半导体装置的制造工序的图。
图10是本发明的第一实施例涉及的半导体装置中的静放电保护区域的放大图。
图11是本发明的第一实施例涉及的半导体装置的静放电保护区域内的相对于半导体衬底上表面的深度与各杂质的杂质浓度的图表。
图12是本发明的第二实施例涉及的半导体装置中的静放电保护区域的放大图。
图13是本发明的第二实施例涉及的半导体装置的俯视图。
图14是本发明的第二实施例涉及的半导体装置的制造工序的图。
图15是本发明的第二实施例涉及的半导体装置的制造工序的图。
图16是本发明的第二实施例涉及的半导体装置的制造工序的图。
图17是本发明的第二实施例涉及的半导体装置的制造工序的图。
图18是本发明的第二实施例涉及的半导体装置的制造工序的图。
图19是本发明的第二实施例涉及的半导体装置的制造工序的图。
图20是本发明的第二实施例涉及的半导体装置的制造工序的图。
图21是本发明的第二实施例涉及的半导体装置的制造工序的图。
图中：1、半导体装置；2、半导体衬底；3、浅槽隔离结构；4、一类P型区域；4’、二类P型区域；5、轻掺杂漏区域；6、源漏区域；6S、源极区域；6D、一类漏极区域；6D’、二类漏极区域；7、栅极氧化膜；8、一类静放电保护区域；8’、二类静放电保护区域；10、一类第一场效应管；10’、二类第一场效应管；10b、一类第一场效应管形成区域；10b’、二类第一场效应管形成区域；20、第二场效应管；21、源极侧轻掺杂漏区域；22、漏极侧轻掺杂漏区域；23、N型源极区域；24、N型漏极区域；30、硅化物块；G、栅极电极。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
请参阅图1所示，图1是本发明的第一实施例涉及的半导体装置的构造的概略图。在本实施例中，将与半导体衬底2（substrate）的厚度（深度）方向X正交的方向称为宽度方向Y。另外，在分别与厚度方向X及宽度方向Y正交的进深方向上，图1所示的截面在规定范围内连续地形成，并省略其说明。另外，在以下的说明中，关于厚度或宽度列举了一例，但不限于该例，例如容许制造工序等中的注入量等的误差范围、或者完成品的厚度、宽度等的误差范围。
请参阅图1所示，在本发明一实施例中，半导体装置1包括一类第一场效应管10，一类第一场效应管10为栅极接地的NMOS晶体管（Grounded-Gate NMOS，GGNMOS）。一类第一场效应管10包括半导体衬底2、浅槽隔离结构3、一类P型区域4、轻掺杂漏区域5、源漏区域6、栅极氧化膜7和栅极电极G。其中，半导体衬底2包括通过注入P型杂质形成的P阱区域。浅槽隔离结构3通过浅槽隔离工艺（shallow trench isolation，STI）形成。其中一类P型区域4为在漏极侧形成的第一型区域。轻掺杂漏区域5分别在源极侧及漏极侧形成。源漏区域6为分别在源极侧及漏极侧形成的第二型区域，在图1中6S表示源极侧的源漏区域，6D表示漏极侧的源漏区域。在本实施例中，一类P型区域4和源漏区域6D进行PN结合，形成一类静放电保护区域8。其中，在被施加静电放电（ESD）的情况下，一类静放电保护区域8可用于抑制一类第一场效应管10发生故障。
请参阅图1所示，在本发明一实施例中，一类第一场效应管10包括漏极和栅极电极G。其中，所述漏极可以是NMOS晶体管中的漏极，所述漏极可以在P型的半导体衬底2或P阱区域内形成，且可用作N型杂质扩散区域。栅极电极G设置在半导体衬底2上，且栅极电极G与半导体衬底2之间隔着栅极氧化膜7。在本实施例中，一类第一场效应管10包括N型杂质扩散区域，且N型杂质扩散区域可用作NMOS晶体管的源极。在本实施例中，一类第一场效应管10可以是宽度较大的NMOS器件。其中，栅极电极、源极及基体（body）与地线连接，漏极与I/Ｏ焊盘连接。
请参阅图1所示，在本发明一实施例中，半导体衬底2可以是P型硅衬底。半导体衬底2包括P阱区域和浅槽隔离结构3。其中，通过向半导体衬底2注入硼（B）等P型杂质，形成具有P型极性的区域，即P阱区域。其中，浅槽隔离结构3为半导体衬底2中将各区域隔断的结构。具体的，可以通过在预设位置挖槽（沟槽），并用氧化硅膜将挖出的沟槽填埋，形成浅槽隔离结构3。其中，浅槽隔离结构3为绝缘体，因此可以通过浅槽隔离结构3将半导体衬底2表面上的各区域电隔离。
请参阅图1所示，在本发明一实施例中，可以通过向半导体衬底2的漏极侧注入硼（B）等P型杂质，在半导体层形成P型高浓度区域，从而形成一类P型区域4。一类P型区域4与后述的漏极侧的源漏区域6D形成PN结，形成一类静放电保护区域8。
请参阅图1所示，在本发明一实施例中，可以通过向半导体衬底2的源极侧和漏极侧注入砷（As）或磷（P）等N型杂质，在半导体层形成的低浓度掺杂区域，从而形成轻掺杂漏区域5。通过在半导体层形成低浓度区域，扩大了栅极电极G下部的P阱区域耗尽层，从而降低电场强度。
请参阅图1所示，在本发明一实施例中，根据集成电路的设计，在半导体衬底2上的多个区域位置可以形成晶体管。在本实施例中，可以通过在想要设置晶体管的漏极区域注入砷（As）或磷（P）等N型杂质，形成源漏区域6。其中，源漏区域6D对应漏极电极，且可用多晶硅形成源漏区域6。并且，源漏区域6D的界面位置比一类P型区域4的界面位置浅。
请参阅图1所示，在本发明一实施例中，栅极氧化膜7位于栅极电极G的下部，且栅极氧化膜形成于半导体衬底2的表面。通过形成栅极氧化膜7，使半导体衬底2中栅极电极G底部的沟道区域跟栅极电极G相互绝缘。从而在对栅极电极G施加有电压的情况下，使载流子在源极和漏极间适当地移动，且电流在沟道区域流动。
请参阅图1所示，在本发明一实施例中，栅极电极G可以是多晶硅。且栅极电极G在栅极氧化膜7上形成。并且，除了多晶硅以外，栅极电极G也可以使用高介电常数绝缘膜/金属栅极（Metal Gate/High-K，MGHK）。
请参阅图1至图9所示，本发明提供了上述实施例中半导体装置1的制造工序。在本实施例中，一类第一场效应管10可以是栅极接地的NMOS晶体管。第二场效应管20具体而言是中压的PMOS晶体管。其中，在图2至图9中，除了一类第一场效应管10和第二场效应管20外，在半导体衬底2上形成的其他PMOS晶体管或NMOS晶体管的图示省略画出。
请参阅图1和图2所示，在本发明一实施例中，在步骤S10中，于半导体衬底2上形成浅槽隔离结构3。浅槽隔离结构3是用于将半导体衬底2的各区域间隔断的结构，且浅槽隔离结构3可以通过在规定的位置挖槽（沟槽）并通氧化硅膜填埋沟槽形成。其中，浅槽隔离结构3为绝缘体，以将在半导体衬底2上形成的各区域电隔离。在本实施例中，可以通过热氧化法，在半导体衬底2上表面形成厚度例如8nm的氧化膜。并且，氧化膜位于浅槽隔离结构3所在区域外。其中，热氧化法也可以是干氧化、湿氧化、蒸气氧化中的任一种。
请参阅图1和图2所示，在本发明一实施例中，接着，对一类第一场效应管形成区域10b注入硼（B）等P型杂质，对第二场效应管形成区域20b注入砷（As）或磷（P）等N型杂质。然后，对半导体衬底2进行退火处理，在一类第一场效应管形成区域10b中形成P阱区域，在第二场效应管形成区域20b中形成N阱区域。
请参阅图3所示，在本发明一实施例中，接着，在图3所示的步骤S12中，对一类第一场效应管形成区域10b和第二场效应管形成区域20b注入P型杂质，在一类第一场效应管形成区域10b中形成一类P型区域4，并在第二场效应管形成区域20b中形成源极侧轻掺杂漏区域21和漏极侧轻掺杂漏区域22。在本实施例中，在半导体衬底2中，用光致抗蚀剂遮蔽（masking）半导体衬底2的上表面。并且，半导体衬底2的被遮蔽表面不包括一类P型区域4、源极侧轻掺杂漏区域21和漏极侧轻掺杂漏区域22。其中，一类P型区域4形成于一类第一场效应管形成区域10b的漏极侧。源极侧轻掺杂漏区域21和漏极侧轻掺杂漏区域22于第二场效应管形成区域20b中形成。并且，源极侧轻掺杂漏区域21和漏极侧轻掺杂漏区域22为第一型区域。
请参阅图3所示，在本发明一实施例中，接着，在半导体衬底2的上表面被遮蔽的状态下，对半导体衬底2内注入杂质，在一类第一场效应管形成区域10b中形成一类P型区域4，在第二场效应管形成区域20b中形成源极侧轻掺杂漏区域21和漏极侧轻掺杂漏区域22。在本实施例中，形成一类P型区域4、源极侧轻掺杂漏区域21和漏极侧轻掺杂漏区域22的离子注入能量为例如60keV，离子注入剂量为例如3e＋13量级/cm2。且可以通过对P阱区域注入硼（B）等P型杂质形成一类P型区域4、源极侧轻掺杂漏区域21和漏极侧轻掺杂漏区域22。
请参阅图4至图9所示，在本发明一实施例中，接着，在图4所示的步骤S14中，将用于形成源极侧轻掺杂漏区域21和漏极侧轻掺杂漏区域22的掩膜去除。并在一类第一场效应管形成区域10b和第二场效应管形成区域20b的各区域中，在除预备设置栅极电极G的区域外的半导体衬底2表面上形成掩膜。并通过热氧化法，在要设置栅极电极G的区域形成栅极氧化膜7。其中，热氧化法也可以是干氧化、湿氧化、蒸气氧化中的任一种。在图4至图9中，省略半导体衬底2上表面的较薄的氧化膜的图示。
请参阅图4所示，在本发明一实施例中，接着，在形成栅极氧化膜7之后，利用光刻技术，分别在一类第一场效应管形成区域10b和第二场效应管形成区域20b中，将要形成栅极电极G的区域进行栅极电极G的图案化。然后，将光致抗蚀剂形成的掩膜去除之后，利用化学气相沉积（Chemical Vapor Deposition，CVD）在半导体衬底2上表面的设计区域内堆积栅极电极G用的多晶硅。
请参阅图5所示，在本发明一实施例中，接着，在图5所示的步骤S16中，在除轻掺杂漏区域5以外的半导体衬底2上表面遮蔽的状态下，将砷（As）等N型杂质注入到一类第一场效应管形成区域10b中，从而在源极侧和漏极侧形成轻掺杂漏区域5。形成一类第一场效应管形成区域10b的轻掺杂漏区域5的离子注入能量为例如10keV，离子注入剂量为例如1e＋15量级/cm2。通过使轻掺杂漏区域5中杂质的离子注入能量低于一类P型区域4中杂质的离子注入能量，形成源极侧和漏极侧的轻掺杂漏区域5中的界面位置比一类P型区域4的界面位置浅。
请参阅图4和图6所示，在本发明一实施例中，接着，在图6所示的步骤S18中，在一类第一场效应管形成区域10b和第二场效应管形成区域20b，以及各栅极电极G处形成侧墙SW，并且在一类第一场效应管形成区域10b形成源极区域6S和一类漏极区域6D。在本实施例中，可以通过化学气相沉积硅酸四乙酯（Tetraethyl orthosilicate，TEOS），在各栅极电极G处形成氧化膜。并进行各向异性蚀刻，仅在各栅极电极G的侧壁形成氧化膜。其中，在各栅极电极G的侧壁形成的氧化膜成为侧墙SW。其中，形成氧化膜除了硅酸四乙酯，正在成膜时也可以层叠利用化学气相沉积方法形成的氮化硅（SiN）膜。
请参阅图1和图6所示，在本发明一实施例中，接着，除了一类第一场效应管形成区域10b中的源极区域6S、一类漏极区域6D，以及其他NMOS晶体管形成区域中的源漏区域6，将半导体衬底2和浅槽隔离结构3的上表面遮蔽，并分别向一类P型区域4和轻掺杂漏区域5内注入磷（P）等N型杂质，形成N型源极区域6S及一类漏极区域6D。要形成一类第一场效应管形成区域10b中的轻掺杂漏区域5，离子注入能量为例如15keV，离子注入剂量为例如7e＋15量级/cm2。在本实施例中，源极区域6S和一类漏极区域6D的界面位置一类P型区域4的界面位置浅，且源极区域6S和一类漏极区域6D的界面位置相对于半导体衬底2上表面，深度为例如0.1μm。
请参阅图1、图6和图7所示，在本发明一实施例中，接着，在图7所示的步骤S20中，除了第二场效应管形成区域20b中的N型源极区域23和N型漏极区域24，以及其他PMOS晶体管形成区域内的源漏区域6外，将半导体衬底2的上表面遮蔽，并将硼（B）等P型杂质注入到源极侧轻掺杂漏区域21和漏极侧轻掺杂漏区域22，形成N型源极区域23和N型漏极区域24。
请参阅图6至图8所示，在本发明一实施例中，接着，在图8所示的步骤S22中，去除光致抗蚀剂形成的掩膜后，对半导体衬底2进行退火处理，使被注入到各区域的硼（B）、砷（As）、磷（P）等杂质活性化。并且，在一类第一场效应管形成区域10b的漏极侧，一类P型区域4和一类漏极区域6D的连接界面进行PN结合，形成静放电保护区域（ESD保护区域）8。
请参阅图6至图9所示，在本发明一实施例中，接着，在图9所示的步骤S24中，为了在一类第一场效应管形成区域10b中的设计位置处进行硅化物化，在氧化膜上涂覆光致抗蚀剂，形成图案。然后，通过使用氢氟酸（HF）的湿蚀刻和/或化学干式蚀刻，仅在形成硅化物区域的预设区域去除氧化膜，形成氧化膜的开口。接着，利用溅镀等物理气相沉积（Physical Vapour Deposition，PVD）方法，在半导体衬底2上表面堆积镍（Ni）。在形成镍（Ni）膜之后进行退火处理，使硅（Si）和镍（Ni）的接合部变成硅化镍（NiSi）。接着，将半导体衬底2上表面，除了源极、漏极及栅极区域以外的镍（Ni）去除。其中，硅化镍等硅化物如上述的那样通过一般的硅化物工艺流程形成。
请参阅图9所示，在本发明一实施例中，接着，在一类第一场效应管形成区域10b和第二场效应管形成区域20b内的导电层或各电极、配线上形成层间绝缘膜。然后，通过干法蚀刻来形成接触孔（contact），且接触孔可用于将源极、漏极、栅极及基体的各电极分别连接。在本实施例中，在接触孔的内侧壁面上形成势垒金属，以防止在向接触孔填入钨（W）时，硅化镍等硅化物被暴露于氟系化合物、氟（F）的环境中。其中，势垒金属例如是以钛（Ti）或氮化钛（TiN）等作为材料的薄膜，且可以利用溅镀法或化学气相沉积形成。势垒金属的薄膜厚度可以是例如10nm～15nm。在势垒金属形成之后，通过在接触孔中填入钨（W）或铜（Cu）来形成接触部，并在接触部的上表面铺设金属配线等来形成源极、漏极及栅极的各电极。经以上的工艺流程制造出本实施例涉及的半导体装置1。
请参阅图6、图10和图11所示，图10是第一实施例涉及的半导体装置中的静放电保护区域的放大图。图11是表示半导体装置的静放电保护区域内的相对于半导体衬底上表面的深度与各杂质的杂质浓度的图表。在图11所示的图表中，横轴表示静放电保护区域内的相对于半导体衬底2上表面的深度。纵轴表示静放电保护区域内的各杂质的杂质浓度。在图11中，实线表示砷（As）的杂质浓度，虚线表示磷（P）的杂质浓度，点划线表示硼（B）的杂质浓度。
请参阅图6、图10和图11所示，在本发明一实施例中，在一类第一场效应管10的漏极侧，在半导体衬底2上形成漏极电极的接触部。在漏极电极的接触部底部形成一类漏极区域6D及一类P型区域4，并在各区域的界面形成PN结。其中，一类漏极区域6D及一类P型区域4作为一类静放电保护区域8。
请参阅图10和图11所示，根据图11，关于各杂质的杂质浓度，深度0.1μm附近，一类漏极区域6D与一类P型区域4的PN结界面中的杂质浓度为例如1e＋18/cm3，处于较高的状态。
请参阅图4和图6，以及图10和图11所示，在本发明一实施例中，在一类P型区域4与一类漏极区域6D的PN结界面中，各杂质的杂质浓度处于较高的状态。在本实施例中，一类P型区域4的杂质浓度高于栅极电极G下同一深度的杂质浓度。因此，在一类漏极区域6D与一类P型区域4的PN结界面中的耗尽层，比一类漏极区域6D与半导体衬底2的P阱区域间的PN结界面中的耗尽层窄。
请参阅图10和图11所示，在本发明一实施例中，通过在一类漏极区域6D与一类P型区域4的PN结界面形成较窄的耗尽层，引起雪崩击穿的电压低电压化。由此，一类第一场效应管10的P阱区域内的寄生双极性晶体管通过低电压导通。而且，由于寄生双极性晶体管导通，大电流流过一类漏极区域6D与源极区域6S之间，使被施加于I/Ｏ焊盘的ESD浪涌释放于地线（接地电位），由此能够防止ESD浪涌施加于与一类第一场效应管10连接的电路。
请参阅图1、图12和图13所示，在本发明另一实施例中，图12是第二实施例涉及的半导体装置中的静放电保护区域的放大图。另外，图13是第二实施例涉及的半导体装置的俯视图。如图12及图13所示，本实施例的一类第一场效应管10与第一实施例的不同之处在于，在本实施例的制造工序中，具有在宽度方向的栅极电极G与二类P型区域4’之间设置硅化物块30的工序，其中硅化物块30为绝缘物。其中，硅化物块30可以使用形成侧墙SW时的绝缘层。并且，利用光刻技术和蚀刻技术，硅化物块30与侧墙SW一起，形成于栅极电极与P型区域的边缘部之间的设计区域。
请参阅图12和图13所示，在本发明另一实施例中，硅化物块30形成于远离二类P型区域4’的边缘部的位置。在本实施例中，二类P型区域4’与硅化物块30之间的距离不限定于特定的值，而是可以根据热氧化工序的杂质扩散需求调整。其中，在热氧化法的工序中，作为P型杂质的硼（B）也不会扩散至硅化物块30下。在本实施例中，二类P型区域4’与硅化物块30之间的距离例如为50nm。
请参阅图1、图12至图21所示，在本发明另一实施例中，本实施例与第一实施例的不同之处在于，在半导体装置1的制造工序中，在远离二类P型区域4’的边缘部的位置设置硅化物块30。在本实施例中，除了在远离二类P型区域4’的边缘部的位置设置硅化物块外，本实施例与第一实施例中的半导体装置1的制造工序相同。在本实施例中，主要对本实施例与第一实施例不同的各工序进行说明。对与第一实施例相同的结构使用与第一实施例相同的附图标记。其中，在图14至图21中，省略除了一类第一场效应管10及第二场效应管20以外的在半导体衬底2形成的其他PMOS晶体管或NMOS晶体管的图示。
请参阅图1和图14所示，在本发明另一实施例中，在图14所示的步骤S30中，于半导体衬底2上形成浅槽隔离结构3。浅槽隔离结构3是用于将半导体衬底2的各区域间隔断的结构，且浅槽隔离结构3可以通过在规定的位置挖槽（沟槽）并通氧化硅膜填埋沟槽形成。其中，浅槽隔离结构3为绝缘体，以将在半导体衬底2上形成的各区域电隔离。在本实施例中，可以通过热氧化法，在半导体衬底2上表面形成厚度例如8nm的氧化膜。并且，氧化膜位于浅槽隔离结构3所在区域外。其中，热氧化法也可以是干氧化、湿氧化、蒸气氧化中的任一种。
请参阅图1和图14所示，在本发明另一实施例中，对二类第一场效应管形成区域10b’注入硼（B）等P型杂质，对第二场效应管形成区域20b注入砷（As）或磷（P）等N型杂质。然后，对半导体衬底2进行退火处理，在二类第一场效应管形成区域10b’中形成P阱区域，在第二场效应管形成区域20b中形成N阱区域。
请参阅图1、图12和图15所示，在本发明另一实施例中，接着，在图15所示的步骤S32中，对二类第一场效应管形成区域10b’和第二场效应管形成区域20b注入P型杂质，在二类第一场效应管形成区域10b’中形成二类P型区域4’，并在第二场效应管形成区域20b中形成源极侧轻掺杂漏区域21和漏极侧轻掺杂漏区域22。在本实施例中，在半导体衬底2中，用光致抗蚀剂遮蔽（masking）半导体衬底2的上表面。并且，半导体衬底2的被遮蔽表面不包括二类P型区域4’、第二场效应管形成区域20b中的源极侧轻掺杂漏区域21和漏极侧轻掺杂漏区域22。其中，一类P型区域4形成于一类第一场效应管形成区域10b的漏极侧。源极侧轻掺杂漏区域21和漏极侧轻掺杂漏区域22于第二场效应管形成区域20b中形成。在本实施例中，设置掩膜时，调整掩膜的尺寸，确保掩膜的工艺窗口尺寸能使栅极电极G与二类P型区域4’之间形成硅化物块30。
请参阅图1和图15所示，在本发明另一实施例中，接着，在半导体衬底2的上表面被遮蔽的状态下，对半导体衬底2内注入杂质，在二类第一场效应管形成区域10b’中形成二类P型区域4’，在第二场效应管形成区域20b中形成源极侧轻掺杂漏区域21和漏极侧轻掺杂漏区域22。在本实施例中，形成二类P型区域4’、源极侧轻掺杂漏区域21和漏极侧轻掺杂漏区域22的离子注入能量为例如60keV，离子注入剂量为例如3e＋13量级/cm2。且可以通过对P阱区域注入硼（B）等P型杂质形成一类P型区域4、源极侧轻掺杂漏区域21和漏极侧轻掺杂漏区域22。
请参阅图1和图12，以及图16至图21所示，在本发明另一实施例中，接着，在图16所示的步骤S34中，将用于形成源极侧轻掺杂漏区域21和漏极侧轻掺杂漏区域22的掩膜去除。并在二类第一场效应管形成区域10b’和第二场效应管形成区域20b的各区域中，除预备设置栅极电极G的区域外的半导体衬底2表面上形成掩膜。并通过热氧化法，在要设置栅极电极G的区域形成栅极氧化膜7。其中，热氧化法也可以是干氧化、湿氧化、蒸气氧化中的任一种。在图16至图21中，省略半导体衬底2上表面的较薄的氧化膜的图示。在本实施例中，设置掩膜时，调整掩膜的尺寸，确保掩膜的工艺窗口尺寸能使栅极电极G与二类P型区域4’之间形成硅化物块30。
请参阅图16所示，在本发明另一实施例中，接着，在形成栅极氧化膜7之后，利用光刻技术，分别在二类第一场效应管形成区域10b’和第二场效应管形成区域20b中，将要形成栅极电极G的区域进行栅极电极G的图案化。然后，将光致抗蚀剂形成的掩膜去除之后，利用化学气相沉积方法在半导体衬底2上表面的设计区域内堆积栅极电极G用的多晶硅。
请参阅图1和图17所示，在本发明另一实施例中，接着，在图17所示的步骤S36中，在除轻掺杂漏区域5以外的半导体衬底2上表面遮蔽的状态下，将砷（As）等N型杂质注入到二类第一场效应管形成区域10b’中，从而在源极侧和漏极侧形成轻掺杂漏区域5。形成二类第一场效应管形成区域10b’的轻掺杂漏区域5的离子注入能量为例如10keV，离子注入剂量为例如1e＋15量级/cm2。通过使轻掺杂漏区域5中杂质的离子注入能量低于二类P型区域4’中杂质的离子注入能量，使源极侧和漏极侧的轻掺杂漏区域5中的界面位置比二类P型区域4’的界面位置浅。
请参阅图12、图16和图18所示，在本发明另一实施例中，接着，在图18所示的步骤S38中，在二类第一场效应管形成区域10b’和第二场效应管形成区域20b，以及各栅极电极G处形成侧墙SW，并且在二类第一场效应管形成区域10b’形成源极区域6S和二类漏极区域6D’。在本实施例中，可以通过化学气相沉积硅酸四乙酯，在各栅极电极G处形成氧化膜。并进行各向异性蚀刻，仅在各栅极电极G的侧壁形成氧化膜。其中，在各栅极电极G的侧壁形成的氧化膜成为侧墙SW。其中，形成氧化膜除了硅酸四乙酯，正在成膜时也可以层叠利用化学气相沉积方法形成的氮化硅（SiN）膜。
请参阅图1和图18所示，在本发明另一实施例中，接着，除了二类第一场效应管形成区域10b’中的源极区域6S、二类漏极区域6D’，以及其他NMOS晶体管形成区域中的源漏区域6，将半导体衬底2和浅槽隔离结构3的上表面遮蔽，并分别向二类P型区域4’和轻掺杂漏区域5内注入磷（P）等N型杂质，形成N型源极区域6S及二类漏极区域6D’。要形成二类第一场效应管形成区域10b’中的轻掺杂漏区域5，离子注入能量为例如15keV，离子注入剂量为例如7e＋15量级/cm2。在本实施例中，源极区域6S和二类漏极区域6D’的界面位置二类P型区域4’的界面位置浅，且源极区域6S和二类漏极区域6D’的界面位置相对于半导体衬底2上表面，深度为例如0.1μm。在本实施例中，二类P型区域4’的上表面与二类漏极区域6D’的下表面部分进行PN结合。
请参阅图1和图19所示，在本发明另一实施例中，接着，在图19所示的步骤S40中，除了第二场效应管形成区域20b中的N型源极区域23和N型漏极区域24，以及其他PMOS晶体管形成区域内的源漏区域6外，将半导体衬底2的上表面遮蔽，并将硼（B）等P型杂质注入到源极侧轻掺杂漏区域21和漏极侧轻掺杂漏区域22，形成N型源极区域23和N型漏极区域24。
请参阅图1、图12和图20所示，在本发明另一实施例中，接着，在图20所示的步骤S42中，去除光致抗蚀剂形成的掩膜后，对半导体衬底2进行退火处理，使被注入到各区域的硼（B）、砷（As）、磷（P）等杂质活性化。并且，在第一场效应管形成区域10’的漏极侧，二类P型区域4’和二类漏极区域6D’的连接界面进行PN结合，形成二类静放电保护区域8’。
请参阅图12和图20所示，在本发明另一实施例中，接着，通过化学气相沉积沉积硅酸四乙酯，并通过蚀刻技术，使二类第一场效应管形成区域10b’上表面的氧化膜图案化，并在宽度方向上与二类P型区域4’的沟道侧边缘部相隔预设距离的位置形成硅化物块30。
请参阅图1、图12和图21所示，在本发明另一实施例中，接着，在图21所示的步骤S44中，为了在二类第一场效应管形成区域10b’中的设计位置处进行硅化物化，在氧化膜上涂覆光致抗蚀剂，形成图案。然后，通过使用氢氟酸（HF）的湿蚀刻和/或化学干式蚀刻，仅在形成硅化物区域的预设区域去除氧化膜，形成氧化膜的开口。接着，利用溅镀等物理气相沉积方法，在半导体衬底2上表面堆积镍（Ni）。在形成镍（Ni）膜之后进行退火处理，使硅（Si）和镍（Ni）的接合部变成硅化镍（NiSi）。接着，将半导体衬底2上表面，除了源极、漏极及栅极区域以外的镍（Ni）去除。其中，硅化镍等硅化物如上述的那样通过一般的硅化物工艺流程形成。
请参阅图1、图12、图14和图21所示，在本发明另一实施例中，接着，通过各向异性蚀刻，将硅化物块30去除。在本实施例中，在二类第一场效应管形成区域10b’中，半导体衬底2上表面已硅化物化后的区域为硅化物区域，如源极、漏极及栅极区域。由于被氧化膜覆盖，半导体衬底2上表面未硅化物化的区域为非硅化物区域。在上述的步骤S42中，具有硅化物块30的区域在将硅化物块30去除之后，形成半导体衬底2上表面被氧化膜覆盖的区域，因此也是非硅化物区域。其中，非硅化物区域作为镇流（ballast）电阻发挥功能。因此，在远离二类P型区域4’的边缘部的位置处形成硅化物块30，能够抑制二类P型区域4’的杂质扩散至非硅化物区域。
请参阅图18和图21所示，在本发明另一实施例中，接着，在二类第一场效应管形成区域10b’和第二场效应管形成区域20b内的导电层或各电极、配线上形成层间绝缘膜。然后，通过干法蚀刻来形成接触孔（contact），且接触孔可用于将源极、漏极、栅极及基体的各电极分别连接。在本实施例中，在接触孔的内侧壁面上形成势垒金属，以防止在向接触孔填入钨（W）时，硅化镍等硅化物被暴露于氟系化合物、氟（F）的环境中。其中，势垒金属例如是以钛（Ti）或氮化钛（TiN）等作为材料的薄膜，且可以利用溅镀法或化学气相沉积形成。势垒金属的薄膜厚度可以是例如10nm～15nm。在势垒金属形成之后，通过在接触孔中填入钨（W）或铜（Cu）来形成接触部，并在接触部的上表面铺设金属配线等来形成源极、漏极及栅极的各电极。经以上的工艺流程制造出本实施例涉及的半导体装置1。
请参阅图1、图12和图21所示，在本发明另一实施例中，接着，在制造工序中，在二类P型区域4’与栅极电极G之间形成非硅化物区域，且非硅化物区域可以作为镇流电阻。其中，在远离二类P型区域4’的边缘部的位置处形成硅化物块30。由此非硅化物区域也形成于远离二类P型区域4’的位置。因此，能够抑制二类P型区域4’的杂质扩散至非硅化物区域。
请参阅图21所示，在本发明另一实施例中，接着，以下对一类第一场效应管10（ESD保护电路）中的镇流电阻的功能进行说明，其中一类第一场效应管10包括二类静放电保护区域8’。假设多个ESD保护电路（GGNMOS）与同一输入输出焊盘连接，且多个ESD保护电路（GGNMOS）并联。在各ESD保护电路未设置有非硅化物区域时，即未设置本实施例中的镇流电阻时，大电流可能仅流过特定的ESD保护电路。在这种情况下，多个ESD保护电路无法工作，并且大电流流过能够以低电压工作的ESD保护电路，因此可能导致一部分ESD保护电路发生损坏。
请参阅图21所示，在本发明另一实施例中，在各ESD保护电路具有镇流电阻的情况下，能够使半导体器件中从输入输出焊盘流过的电流均匀地流向并联着的多个ESD保护电路，从而使抑制输入输出焊盘的电位的电压下降，并且能够使全部ESD保护电路正常工作。另外，本实施例应用于模拟电路时，也能够具有针对多种规格保留充分余裕的交流特性。
请参阅图1至图21所示，本发明多个实施例涉及的半导体装置的制造方法，半导体装置在半导体衬底上形成具有静放电保护区域的第一场效应管、以及第二场效应管。在本发明中，半导体装置的制造方法包括：第一型区域形成工序，通过对所述半导体衬底注入第一型杂质，在作为形成所述第一场效应管的区域的第一场效应管形成区域的漏极侧形成第一型区域，并且分别在作为形成所述第二场效应管的区域的第二场效应管形成区域的源极侧及漏极侧形成第一型区域。栅极电极形成工序，分别在所述第一场效应管形成区域及所述第二场效应管形成区域形成栅极电极G。以及静放电保护区域形成工序，对所述第一场效应管形成区域的所述第一型区域的一部分注入极性与所述第一型杂质相反的第二型杂质，形成界面位置比所述第一型区域浅且极性与所述第一型区域相反的第二型区域，由此在所述第一场效应管形成区域形成所述静放电保护区域。
请参阅图1至图21所示，根据本发明涉及的半导体装置的制造方法，在第二场效应管形成区域形成第一型区域的工序中，对第一场效应管形成区域内的漏极侧的规定区域注入第一型杂质，形成第一场效应管的静放电保护区域内的第一型区域。由此，能够不新增加掩膜或制造工序，而在第一场效应管形成静放电保护区域。即，能够不增加制造成本而在第一场效应管形成静放电保护区域，并且在静放电保护区域内的PN结面（第一型区域与第二型区域的界面）中容易引起雪崩击穿，从而制造出使场效应管的工作开始电压呈低电压化的半导体装置。
请参阅图1至图21所示，本发明涉及的半导体装置的制造方法具有硅化物块形成工序，在所述第一场效应管形成区域，在所述半导体衬底的宽度方向上的所述栅极电极与所述第一型区域之间以远离所述第一型区域的边缘部的方式形成硅化物块。
请参阅图1至图21所示，根据本发明涉及的半导体装置的制造方法，在所述第一场效应管形成区域，在半导体衬底的宽度方向上的栅极电极与第一型区域之间以远离第一型区域的边缘部的方式形成硅化物块。由此，能够抑制第一型区域所包含的杂质向硅化物块下部扩散。因此，能够改善半导体装置的制造中的成品率。
请参阅图1至图21所示，本发明涉及的半导体装置及其制造方法中，所述第一型区域形成工序是比所述栅极电极形成工序靠前的工序。由此，无需考虑栅极电极形成时由多晶硅的离子注入引起的穿透，能够形成具有较深的结的第一型区域。
以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (10)

1.一种半导体装置的制造方法，所述半导体装置在半导体衬底上形成具有静放电保护区域的第一场效应管和第二场效应管，其特征在于，包括：
第一型区域形成工序，通过对所述半导体衬底注入第一型杂质，分别在第一场效应管形成区域的漏极侧以及在第二场效应管形成区域的源极侧和漏极侧，形成第一型区域，其中，所述第一场效应管形成区域为形成所述第一场效应管的区域，所述第二场效应管形成区域为形成所述第二场效应管的区域；
栅极电极形成工序，分别在所述第一场效应管形成区域和所述第二场效应管形成区域，形成栅极电极；以及
静放电保护区域形成工序，对所述第一场效应管形成区域的部分所述第一型区域注入第二型杂质，以形成第二型区域，其中所述第二型杂质与所述第一型杂质的极性相反，其中所述第二型区域的界面位置比所述第一型区域浅，且所述第二型区域与所述第一型区域的极性相反，以在所述第一场效应管形成区域形成所述静放电保护区域。
2.根据权利要求1所述的一种半导体装置的制造方法，其特征在于，所述半导体装置的制造方法包括硅化物块的形成工序，在所述第一场效应管形成区域中形成所述硅化物块，其中所述硅化物块位于所述栅极电极与所述第一型区域之间，且所述硅化物块形成于远离所述第一型区域的边缘部的一侧。
3.根据权利要求2所述的一种半导体装置的制造方法，其特征在于，所述硅化物块沿所述半导体衬底的宽度方向分布。
4.根据权利要求2所述的一种半导体装置的制造方法，其特征在于，在形成所述栅极电极后，氧化所述栅极电极的侧壁，形成侧墙。
5.根据权利要求4所述的一种半导体装置的制造方法，其特征在于，在形成所述侧墙前，执行所述硅化物的形成工序。
6.根据权利要求1所述的一种半导体装置的制造方法，其特征在于，在执行所述栅极电极形成工序之前，执行所述第一型区域形成工序。
7.根据权利要求1所述的一种半导体装置的制造方法，其特征在于，在执行所述静放电保护区域形成工序前，执行所述栅极电极形成工序。
8.根据权利要求1所述的一种半导体装置的制造方法，其特征在于，在所述栅极电极形成工序中，在所述半导体衬底上形成栅极氧化膜，并于所述栅极氧化膜上形成所述栅极电极。
9.根据权利要求1所述的一种半导体装置的制造方法，其特征在于，在执行所述第一型区域形成工序前，对所述半导体衬底进行退火处理。
10.根据权利要求1所述的一种半导体装置的制造方法，其特征在于，在同一深度下，所述第一型区域的杂质浓度高于所述栅极电极的沟道杂质浓度。
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