CN116207154A - 一种环栅晶体管及其制造方法 - Google Patents

Abstract

本发明公开了一种环栅晶体管及其制造方法，涉及半导体技术领域，以通过制造应力源结构的应力源层向沟道区施加应力，提升环栅晶体管的驱动性能。所述环栅晶体管包括：半导体基底、有源结构、栅堆叠结构和应力源结构。半导体基底具有埋氧层。有源结构形成在埋氧层上。有源结构包括源区、漏区、以及位于源区和漏区之间的沟道区。有源结构位于沟道区内的部分的材料为硅、锗硅或锗。栅堆叠结构环绕在沟道区的外周。应力源结构至少设置在沟道区的下方、且位于栅堆叠结构和埋氧层之间。应力源结构的材料为锗硅，且在有源结构位于沟道区内的部分的材料为锗硅的情况下，应力源结构和有源结构位于沟道区内的部分的材料中锗含量不同。

Description

一种环栅晶体管及其制造方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种环栅晶体管及其制造方法。

背景技术

随着半导体技术的发展，半导体器件的关键尺寸越来越小。当半导体器件的工艺节点达28nm以下时，对于环栅晶体管来说，通常可以采用源漏外延方式增加对沟道区的应力，从而提高载流子的迁移率，进而提升半导体器件的性能。

但是，采用现有的源漏外延工艺所形成的源区和漏区通常会存在大量缺陷，导致二者向沟道区施加应力的效果逐渐减弱，不利于提升环栅晶体管的驱动性能。

发明内容

本发明的目的在于提供一种环栅晶体管及其制造方法，以通过制造应力源结构的应力源层向沟道区施加应力，提升环栅晶体管的驱动性能。

为了实现上述目的，本发明提供了一种环栅晶体管，该环栅晶体管包括：半导体基底、有源结构、栅堆叠结构和应力源结构。半导体基底具有埋氧层。有源结构形成在埋氧层上。有源结构包括源区、漏区、以及位于源区和漏区之间的沟道区。有源结构位于沟道区内的部分的材料为硅、锗硅或锗。栅堆叠结构环绕在沟道区的外周。应力源结构至少设置在沟道区的下方、且位于栅堆叠结构和埋氧层之间。应力源结构的材料为锗硅，且在有源结构位于沟道区内的部分的材料为锗硅的情况下，应力源结构和有源结构位于沟道区内的部分的材料中锗含量不同。

与现有技术相比，本发明提供的环栅晶体管中，有源结构位于沟道区内的部分的材料为硅、锗硅或锗。另外，环栅晶体管还包括位于栅堆叠结构和埋氧层之间的应力源结构，该应力源结构的材料为锗硅。可以理解的是，在有源结构位于沟道区内的部分的材料为硅或锗的情况下，应力源结构的材料与有源结构位于沟道区内的部分的材料不同。并且，在有源结构位于沟道区内的部分的材料为锗硅的情况下，应力源结构和有源结构位于沟道区内的部分的材料中锗含量不同。此时，应力源结构的材料与有源结构位于沟道区内的部分的材料也不相同。其次，应力源结构至少设置在沟道区的下方。在此情况下，在实际的制造过程中，在埋氧层上形成用于制造应力源结构的应力源层，并在应力源层上方形成用于制造沟道区的沟道层后，因应力源结构的材料不同于有源结构位于沟道区内的部分的材料，相应的应力源层的材料也不同于沟道层的材料；并且因不同材料之间的晶格常数不同，当两种不同材料的膜层形成异质结时可能会存在晶格失配问题，而在界面附近的应力源层和沟道层产生应力，从而通过外力的拉伸或压缩对沟道层施加应力，进而实现通过制造应力源结构的应力源层向采用沟道层制造的沟道区施加应力，解决了现有技术中因采用源漏外延工艺所形成的源区和漏区存在大量缺陷而导致二者向沟道区施加应力的效果逐渐减弱的问题，确保沟道区具有较高的载流子迁移率，提升环栅晶体管的驱动性能。

本发明还提供了一种环栅晶体管的制造方法，该环栅晶体管的制造方法包括：首先，形成一半导体基底。半导体基底具有埋氧层。接下来，在埋氧层上形成应力源结构和有源结构。有源结构包括源区、漏区、以及位于源区和漏区之间的沟道区。有源结构位于沟道区内的部分的材料为硅、锗硅或锗。应力源结构至少设置在沟道区的下方。应力源结构的材料为锗硅，且在有源结构位于沟道区内的部分的材料为锗硅的情况下，应力源结构和有源结构位于沟道区内的部分的材料中锗含量不同。接下来，形成环绕在沟道区外周的栅堆叠结构。应力源结构位于栅堆叠结构和埋氧层之间。

与现有技术相比，本发明提供的环栅晶体管的制造方法的有益效果可以参考前文所述的环栅晶体管的有益效果分析，此处不再赘述。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1为本发明实施例提供的环栅晶体管在制造过程中的结构示意图一；

图2为本发明实施例提供的环栅晶体管在制造过程中的结构示意图二；

图3为本发明实施例提供的环栅晶体管在制造过程中的结构示意图三；

图4为本发明实施例提供的环栅晶体管在制造过程中的结构示意图四；

图5为本发明实施例提供的环栅晶体管在制造过程中的结构示意图五；

图6为本发明实施例提供的环栅晶体管在制造过程中的结构示意图六；

图7为本发明实施例提供的环栅晶体管在制造过程中的结构示意图七；

图8为本发明实施例提供的环栅晶体管在制造过程中的结构示意图八；

图9为本发明实施例提供的环栅晶体管在制造过程中的结构示意图九；

图10为本发明实施例提供的环栅晶体管在制造过程中的结构示意图十；

图11为本发明实施例提供的环栅晶体管在制造过程中的结构示意图十一；

图12为本发明实施例提供的环栅晶体管在制造过程中的结构示意图十二；

图13为本发明实施例提供的环栅晶体管的制造方法流程图。

附图标记：11为绝缘体上硅衬底，12为硅衬底，13为埋氧层，14为硅层，15为扩散层，16为应力源层，17为氧化硅层，18为半导体基底，19为叠层，20为牺牲层，21为沟道层，22为鳍部，23为第一区域，24为第二区域，25为第三区域，26为浅槽隔离结构，27为牺牲栅，28为侧墙，29为源区，30为漏区，31为应力源结构，32为介电层，33为沟道区，34为栅堆叠结构。

具体实施方式

以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。

在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。

在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

随着半导体技术的发展，半导体器件的关键尺寸越来越小。当半导体器件的工艺节点达28nm以下时，对于环栅晶体管来说，通常可以采用源漏外延方式增加对沟道区的应力，从而提高载流子的迁移率，进而提升半导体器件的性能。示例性的，对于P型环栅晶体管来说，源漏外延的材料通常为锗硅或锗等具有压应力的半导体材料。而对于N型环栅晶体管来说，源漏外延的材料通常为Si：C等具有拉应力的半导体材料。

在实际的制造过程中，以制造具有一层纳米接管的环栅晶体管为例进行说明，首先，在半导体基底上形成鳍状结构和浅槽隔离结构。该鳍状结构暴露在浅槽隔离结构之外，且包括牺牲层、以及位于牺牲层上的沟道层。并且，沿着鳍状结构的长度方向，鳍状结构具有源形成区、漏形成区、以及位于源形成区和漏形成区之间的沟道形成区。接下来，形成横跨在鳍状结构具有沟道形成区上的牺牲栅和侧墙后，先去除鳍状结构暴露在牺牲栅和侧墙之外的部分；再采用外延工艺，在鳍状结构对应沟道形成区部分的两侧形成源/漏区，以向沟道提供相应的应力，改善器件的驱动性能。

但是，在以牺牲栅和侧墙为掩膜，去除鳍状结构对应源形成区和漏形成区内的部分后，不仅鳍状结构对应沟道形成区的部分会暴露在外。半导体基底未被浅槽隔离结构和牺牲栅覆盖的部分也会暴露在外。基于此，采用现有的源漏外延工艺所形成的源区和漏区的过程中，鳍状结构对应沟道形成区的部分、以及半导体基底未被浅槽隔离结构和牺牲栅覆盖的部分均能够作为外延源/漏区的种子层，从而导致源/漏区不仅能够沿着平行于半导体基底表面的方向生长，还会沿着半导体基底的厚度方向生长，进而导致获得的源/漏区内存在大量的缺陷，使得二者向沟道区施加应力的效果逐渐减弱，影响环栅晶体管的驱动性能。

为了解决上述技术问题，本发明实施例提供了一种环栅晶体管及其制造方法。其中，在本发明实施例提供的环栅晶体管中，应力源结构至少设置在沟道区的下方；并且有源结构位于沟道区内的部分的材料不同于应力源结构的材料。基于此，在实际的应用过程中，可以通过制造应力源结构的应力源层向采用沟道层制造的沟道区施加应力，确保沟道区具有较高的载流子迁移率，提升环栅晶体管的驱动性能。

本发明实施例提供了一种环栅晶体管。该环栅晶体管的导电类型可以为N型，也可以为P型。如图12所示，本发明实施例提供的环栅晶体管包括：半导体基底、有源结构、栅堆叠结构34和应力源结构31。

如图12所示，上述半导体基底具有埋氧层13。上述有源结构形成在埋氧层13上。有源结构包括源区29、漏区30、以及位于源区29和漏区30之间的沟道区33。有源结构位于沟道区33内的部分的材料为硅、锗硅或锗。上述栅堆叠结构34环绕在沟道区33的外周。上述应力源结构31至少设置在沟道区33的下方、且位于栅堆叠结构34和埋氧层13之间。应力源结构31的材料为锗硅，且在有源结构位于沟道区33内的部分的材料为锗硅的情况下，应力源结构31和有源结构位于沟道区33内的部分的材料中锗含量不同。

具体来说，上述半导体基底的具体结构和材料可以根据实际应用场景设置，此处不做具体限定。例如：本发明实施例中的半导体基底可以为未形成有任何结构的绝缘体上锗硅衬底。

对于上述有源结构来说，有源结构对应源区和漏区的部分可以是采用离子注入等工艺直接对鳍部对应第一区域和第二区域的部分进行掺杂处理所获得。此时，有源结构对应源区和漏区的一部分的材料与有源结构对应沟道区的部分的材料相同；有源结构对应源区和漏区的另一部分的材料与牺牲层(或者是牺牲层与应力源结构)的材料相同。

或者，有源结构对应源区和漏区的部分还可以是采用刻蚀和外延等工艺对鳍部对应第一区域和第二区域的部分进行处理所获得。在此情况下，有源结构对应源区和漏区的部分的材料可以根据环栅晶体管的导电类型，以及实际应用场景设置，此处不做具体限定。例如：在环栅晶体管的导电类型为N型的情况下，上述有源结构对应源区和漏区的部分的材料可以为硅等。又例如：在环栅晶体管的导电类型为P型的情况下，上述有源结构对应源区和漏区的部分的材料可以为锗硅或锗等。

在一些情况下，如图12所示，在有源结构对应源区29和漏区30的部分采用上述外延方式形成的情况下，有源结构位于源区29和漏区30内的部分可以为形成在埋氧层13上的外延结构。基于此，在实际的制造过程中，如图8所示，在采用刻蚀工艺，去除了鳍部对应第一区域和第二区域的部分后，埋氧层13暴露在外。在此情况下，如图9所示，源区29和漏区30仅可以将剩余鳍部暴露在外的部分作为种子层，并沿着平行于半导体基底的表面方向，以二维生长的方式外延形成。换句话说，源区29和漏区30可以沿着单一方向生长，限制形成源区29和漏区30的半导体材料的生长方向，从而可以进一步减少源区29和漏区30中形成的缺陷，进而提高源区29和漏区30向沟道区施加应力的效果，进一步提高环栅晶体管的驱动性能。

至于有源结构包括的沟道区，沟道区可以仅包括一个纳米结构，也可以包括多个纳米结构。并且，每一纳米结构均与半导体基底之间具有空隙。当沟道区包括多个纳米结构时，每相邻两个纳米结构之间也具有空隙。不同纳米结构可以沿着半导体基底的厚度方向分布，也可以沿着栅堆叠结构的宽度方向分布。其中，该沟道区包括的纳米结构的具体数量、以及当沟道区包括多个纳米结构时不同纳米结构之间的排布方式可以根据实际应用场景确定，此处不做具体限定。

另外，有源结构位于沟道区内的部分的材料可以为硅、锗硅或锗中的任一种。其中，当有源结构位于沟道区内的部分的材料为锗硅的情况下，沟道区内锗的具体含量可以根据环栅晶体管的导电类型、以及实际需求进行确定，只要能够应用至本发明实施例提供的环栅晶体管中均可。例如：在环栅晶体管的导电类型为N型的情况下，有源结构位于沟道区内的部分的材料可以为Si_1-xGe_x，0＜x≤0.5。又例如：在环栅晶体管的导电类型为P型的情况下，有源结构位于沟道区内的部分的材料可以为Si_1-xGe_x，0.5≤x＜1。具体的，当沟道区包括多个纳米结构的情况下，不同纳米结构的材料可以相同，也可以不同。其中，当沟道区包括的不同纳米结构的材料不同时，可以通过调整每个纳米结构中锗含量的方式对相应纳米结构的导通特性进行调控，提高本发明实施例提供的环栅晶体管在不同应用场景下的适用性。

对于上述栅堆叠结构来说，栅堆叠结构可以包括环绕在每个纳米结构外周的栅介质层、以及位于栅介质层上的栅极。其中，上述栅介质层的材质可以为氧化硅或氮化硅等介电常数较低的绝缘材料，也可以为HfO₂、ZrO₂、TiO₂或Al₂O₃等介电常数较高的绝缘材料。栅极的材质可以为掺杂的多晶硅、TiN、TaN或TiSiN等导电材料。

对于上述应力源结构来说，应力源结构可以仅位于沟道区的下方。或者，应力源结构还可以位于源区和漏区的下方。应力源结构的形成范围可以根据源区和漏区的结构、以及实际应用场景确定，此处不做具体限定。另外，应力源结构的材料中锗含量的具体数值可以根据环栅晶体管的导电类型、有源结构位于沟道区内的材料、以及实际需求进行设置，只要满足应力源结构的材料不同于有源结构位于沟道区内的部分的材料均可。

示例性的，上述应力源结构的材料中锗的含量可以大于等于30％、且小于等于70％。例如：应力源结构的材料中锗的含量可以为30％、40％、50％、60％或70％等。在此情况下，在应力源结构的材料中锗的含量在上述范围内，可以防止因应力源结构的材料中锗的含量较小或者较大使得应力源结构和有源结构位于沟道区内部分的材料中锗含量的差值较小而导致应力源结构能够向沟道区施加的应力效果不明显，确保沟道区具有较高的载流子迁移率，进一步提升环栅晶体管的驱动性能。

具体的，上述应力源结构各区域材料中的锗的含量可以均匀分布，也可以是根据实际需求将应力源结构的不同区域处设置不同的锗含量。

示例性的，上述应力源结构的材料内的锗含量沿底部至顶部的方向逐渐增大。在此情况下，当应力源结构的材料内锗的总量一定时，与应力源结构各区域材料中锗含量均匀分布相比，应力源结构的材料的锗含量沿底部至顶部的方向逐渐增大，可以使得应力源结构顶部的材料中锗含量较高，利于增大制造应力源结构与沟道区中锗含量的差值，进而可以提高用于制造应力源结构的应力源层向用于制造沟道区的沟道层内施加应力的效果，进一步提升环栅晶体管的驱动性能。

示例性的，在环栅晶体管的导电类型为N型的情况下，有源结构位于沟道区内的部分的材料为硅，或者有源结构位于沟道区内的部分的材料为锗硅、且有源结构位于沟道区内的部分的材料中锗的含量小于应力源结构的材料中锗的含量。在此情况下，应力源结构的材料中锗的含量较高。此时，可以通过制造应力源结构的应力源层向用于制造沟道区的沟道层施加张应力，提高N型环栅晶体管的驱动性能。

例如：在环栅晶体管的导电类型为N型的情况下，有源结构位于沟道区内的部分的材料为Si，应力源结构的材料为Si_0.7Ge_0.3。又例如：在环栅晶体管的导电类型为N型的情况下，有源结构位于沟道区内的部分的材料为Si_0.9Ge_0.1，应力源结构的材料为Si_0.6Ge_0.4。

示例性的，在环栅晶体管的导电类型为P型的情况下，有源结构位于沟道区内的部分的材料为锗，或者有源结构位于沟道区内的部分的材料为锗硅、且有源结构位于沟道区内的部分的材料中锗的含量大于应力源结构的材料中锗的含量。在此情况下，应力源结构的材料中锗的含量较低。此时，可以通过制造应力源结构的应力源层向用于制造沟道区的沟道层施加压应力，提高P型环栅晶体管的驱动性能。

例如：在环栅晶体管的导电类型为P型的情况下，有源结构位于沟道区内的部分的材料为Ge，应力源结构的材料为Si_0.5Ge_0.5。又例如：在环栅晶体管的导电类型为P型的情况下，有源结构位于沟道区内的部分的材料为Si_0.2Ge_0.8，应力源结构的材料为Si_0.6Ge_0.4。

需要说明的是，在有源结构位于沟道区内的部分的材料与应力源结构的材料均含有锗的情况下，有源结构位于沟道区内的部分的材料与应力源结构的材料中锗含量的差值可以根据实际需求进行设置，只要能够应用至本发明实施例提供的环栅晶体管中均可。

示例性的，在有源结构位于沟道区内的部分的材料与应力源结构的材料均含有锗的情况下，有源结构位于沟道区内的部分的材料与应力源结构的材料中锗含量的差值的绝对值大于等于20％、且小于等于50％。在此情况下，应力源结构和有源结构位于沟道区部分的材料中锗含量的差值较大，可以提高应力源结构向沟道区施加的应力，确保沟道区具有较高的载流子迁移率，进一步提升环栅晶体管的驱动性能。

至于应力源结构的厚度可以根据实际需求进行设置，此处不做具体限定。示例性的，上述应力源结构位于沟道区下方的部分的厚度可以大于等于10nm、且小于等于100nm。例如：应力源结构位于沟道区下方的部分的厚度可以为10nm、30nm、60nm、90nm或100nm等。

在一种示例中，上述应力源结构内可以掺杂有杂质、且应力源结构内的杂质的掺杂类型分别与源区和漏区内的杂质的掺杂类型相反，以抑制源漏漏电，提高环栅晶体管的电学性能。并且，应力源结构靠近沟道区一侧的杂质的掺杂浓度大于等于1×10¹⁷cm^-3、且小于等于1×10¹⁹cm^-3。

在一些情况下，如图10和图12所示，本发明实施例提供的环栅晶体管还可以包括浅槽隔离结构26、侧墙28和介电层32。上述浅槽隔离结构26用于限定半导体基底具有的有源区。该浅槽隔离结构26的材质可以为SiN、Si₃N₄、SiO₂或SiCO等绝缘材料。上述侧墙28位于栅堆叠结构34沿长度方向的两侧，用于将栅堆叠结构34与后续形成的导电结构隔离开，确保环栅晶体管具有良好的电学特性。上述介电层32覆盖在半导体基底上。并且，介电层32的顶部与栅堆叠结构34的顶部平齐。应理解，在制造本发明实施例提供的环栅晶体管的过程中，如图10和图11所示，介电层32的存在可以在刻蚀牺牲栅27时，保护源区29和漏区30不受刻蚀、清洗等操作的影响。具体的，上述侧墙28或介电层32的材质可以为SiO₂、SiN等绝缘材料。

由上述内容可知，如图12所示，本发明实施例提供的环栅晶体管中，有源结构位于沟道区33内的部分的材料为硅、锗硅或锗。另外，环栅晶体管还包括位于栅堆叠结构34和埋氧层13之间的应力源结构31，该应力源结构31的材料为锗硅。可以理解的是，在有源结构位于沟道区33内的部分的材料为硅或锗的情况下，应力源结构31的材料与有源结构位于沟道区33内的部分的材料不同。并且，在有源结构位于沟道区33内的部分的材料为锗硅的情况下，应力源结构31和有源结构位于沟道区33内的部分的材料中锗含量不同。此时，应力源结构31的材料与有源结构位于沟道区33内的部分的材料也不相同。其次，应力源结构31至少设置在沟道区33的下方。在此情况下，在实际的制造过程中，如图3至图12所示，在埋氧层13上形成用于制造应力源结构31的应力源层16，并在应力源层16上方形成用于制造沟道区33的沟道层21后，因应力源结构31的材料不同于有源结构位于沟道区33内的部分的材料，相应的应力源层16的材料也不同于沟道层21的材料；并且因不同材料之间的晶格常数不同，当两种不同材料的膜层形成异质结时可能会存在晶格失配问题，而在界面附近的应力源层16和沟道层21产生应力，从而通过外力的拉伸或压缩对沟道层21施加应力，进而实现通过制造应力源结构31的应力源层16向采用沟道层21制造的沟道区33施加应力，解决了现有技术中因采用源漏外延工艺所形成的源区和漏区存在大量缺陷而导致二者向沟道区施加应力的效果逐渐减弱的问题，确保沟道区33具有较高的载流子迁移率，提升环栅晶体管的驱动性能。

如图13所示，本发明实施例提供了一种环栅晶体管的制造方法。下文将根据图1至图12示出的操作的立体图或断面图，对制造过程进行描述。具体的，该环栅晶体管的制造方法包括以下步骤：

首先，如图3所示，形成一半导体基底18。半导体基底18具有埋氧层13。该半导体基底18的具体结构可以参考前文，此处不再赘述。

在一种示例中，上述形成一半导体基底可以包括步骤：首先，提供一绝缘体上硅衬底。如图1所示，绝缘体上硅衬底11包括依次层叠设置的硅衬底12、埋氧层13和硅层14。接下来，如图1所示，形成整层覆盖在硅层14上的扩散层15。扩散层15的材料为锗硅。接下来，如图2所示，对扩散层和硅层进行选择性氧化处理，使扩散层内的锗元素扩散至硅层内，在埋氧层13上形成沿硅衬底12的厚度方向依次层叠设置的应力源层16和氧化硅层17。然后，如图3所示，去除氧化硅层，获得半导体基底18。

在实际的应用过程中，可以采用外延生长等工艺形成上述扩散层。其中，后续会在选择性氧化处理过程中以扩散层作为扩散源，向绝缘体上硅衬底包括的硅层内扩散锗，以形成用于制造应力源结构的应力源层。基于此，可以根据应力源结构的厚度、应力源结构的材料和掺杂情况、硅层的厚度、以及实际应用场景确定扩散层的厚度、以及扩散层的材料内的锗含量，此处不做具体限定。例如：扩散层的材料内锗含量可以为10％至40％，扩散层的厚度可以为30nm至200nm。另外，对扩散层和硅层进行选择性氧化处理的温度可以为1000℃至1150℃，时间可以为300min至600min。当然，也可以根据实际应用场景的不同要求，将选择性氧化处理的温度和时间设置为其它合适数值。具体的，在上述选择性氧化处理的过程中扩散层内的硅元素会与氧元素反应，形成氧化硅层。而扩散层内的至少部分锗元素会向下扩散至硅层内，从而通过锗氧化浓缩的方式形成应力源层。最后，可以通过湿法刻蚀等方式去除氧化硅层，以将应力源层暴露在外。

接下来，如图11所示，在埋氧层13上形成应力源结构31和有源结构。有源结构包括源区29、漏区30、以及位于源区29和漏区30之间的沟道区33。有源结构位于沟道区33内的部分的材料为硅、锗硅或锗。应力源结构31至少设置在沟道区33的下方。应力源结构31的材料为锗硅，且在有源结构位于沟道区33内的部分的材料为锗硅的情况下，应力源结构31和有源结构位于沟道区33内的部分的材料中锗含量不同。

具体的，有源结构和应力源结构的材料和具体结构可以参考前文，此处不再赘述。

在一种示例中，上述在埋氧层上形成应力源结构和有源结构可以包括以下步骤：

如图4所示，形成整层覆盖在应力源层16上的至少一层叠层19。每层叠层19包括牺牲层20、以及位于牺牲层20上的沟道层21。

在实际的应用过程中，上述沟道层至少用于形成有源结构位于沟道区内的部分，因此可以根据有源结构位于沟道区内的部分的材料、以及沟道区包括的纳米结构的数量和排布方式，确定叠层的材料和层数。另外，当沟道区仅包括一层纳米结构时，上述牺牲层用于形成纳米结构与应力源结构之间的空隙。当沟道区包括多层纳米结构时，上述牺牲层还用于形成相邻层纳米结构之间的空隙。而栅堆叠结构通过上述空隙环绕在沟道区的外周，因此可以根据栅堆叠结构的规格确定牺牲层的厚度。牺牲层的材料可以是任一种不同于纳米结构和应力源结构的半导体材料。

如图5所示，对至少一层叠层和应力源层进行图案化处理，以在半导体基底上形成鳍部22。沿鳍部22的长度方向，鳍部22包括第一区域23、第二区域24、以及位于第一区域23和第二区域24之间的第三区域25。至少一层叠层包括的沟道层21位于第三区域25的部分对应有源结构位于沟道区33的部分。

在实际的应用过程中，可以采用光刻和刻蚀等工艺，自位于顶层的叠层向下刻蚀至应力源层，获得鳍部。接下来，如图6所示，可以采用沉积和刻蚀等工艺，在埋氧层13暴露在鳍部22之外的部分上形成浅槽隔离结构26，该浅槽隔离结构26的顶部高度小于等于底层牺牲层的底部高度。然后，如图7所示，可以采用沉积和选择性刻蚀等工艺，依次形成横跨在鳍部22的第三区域暴露在外的部分上的牺牲栅27和侧墙28。

如图11所示，对鳍部位于第一区域和第二区域的部分进行处理，获得源区29和漏区30。应力源层的剩余部分形成应力源结构31。

在实际的应用过程中，可以在牺牲栅和侧墙的掩膜作用下，采用离子注入等工艺，直接对鳍部包括的第一区域和第二区域暴露在外的部分进行掺杂处理，获得有源结构包括的源区和漏区。或者，如图8所示，也可以在牺牲栅27和侧墙28的掩膜作用下，采用刻蚀工艺去除鳍部位于第一区域和第二区域的部分。然后，如图9所示，采用外延生长等工艺，在鳍部的剩余部分沿长度方向的两侧形成源区29和漏区30。

接下来，如图10所示，可以采用沉积和化学机械平坦化等工艺，形成覆盖在半导体基底上的介电层32。该介电层32的顶部与牺牲栅27的顶部平齐。然后，如图11所示，在介电层32的保护作用下，可以采用湿法刻蚀或干法刻蚀等工艺，去除牺牲栅、以及牺牲层的剩余部分，暴露有源结构包括的沟道区33。

接下来，如图12所示，可以采用原子层沉积等工艺，形成环绕在沟道区33外周的栅堆叠结构34。应力源结构31位于栅堆叠结构34和埋氧层13之间。栅堆叠结构34的具体结构和材料等可以参考前文，此处不再赘述。

需要说明的是，可以采用多种方式形成有源结构和栅堆叠结构，如何形成有源结构和栅堆叠结构并非本发明的主要特征所在，因此在本说明书中，只对其进行简要地介绍，以便本领域普通技术人员能够容易地实施本发明。本领域普通技术人员完全可以设想别的方式来制作上述结构。

与现有技术相比，本发明实施例提供的环栅晶体管的制造方法的有益效果可以参考本发明实施例提供的环栅晶体管的有益效果分析，此处不再赘述。

在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (11)

1.一种环栅晶体管，其特征在于，包括：

半导体基底，所述半导体基底具有埋氧层；

有源结构，形成在所述埋氧层上；所述有源结构包括源区、漏区、以及位于所述源区和所述漏区之间的沟道区；所述有源结构位于沟道区内的部分的材料为硅、锗硅或锗；

栅堆叠结构，环绕在所述沟道区的外周；

应力源结构，至少设置在所述沟道区的下方、且位于所述栅堆叠结构和所述埋氧层之间；所述应力源结构的材料为锗硅，且在所述有源结构位于沟道区内的部分的材料为锗硅的情况下，所述应力源结构和所述有源结构位于沟道区内的部分的材料中锗含量不同。

2.根据权利要求1所述的环栅晶体管，其特征在于，所述应力源结构的材料内的锗含量沿底部至顶部的方向逐渐增大。

3.根据权利要求1所述的环栅晶体管，其特征在于，在所述有源结构位于所述沟道区内的部分的材料与所述应力源结构的材料均含有锗的情况下，所述有源结构位于所述沟道区内的部分的材料与所述应力源结构的材料中锗含量的差值的绝对值大于等于20％、且小于等于50％。

4.根据权利要求1所述的环栅晶体管，其特征在于，所述环栅晶体管的导电类型为N型；

所述有源结构位于所述沟道区内的部分的材料为硅；或，所述有源结构位于所述沟道区内的部分的材料为锗硅、且所述有源结构位于沟道区内的部分的材料中锗的含量小于所述应力源结构的材料中锗的含量。

5.根据权利要求1所述的环栅晶体管，其特征在于，所述环栅晶体管的导电类型为P型；

所述有源结构位于所述沟道区内的部分的材料为锗；或，所述有源结构位于所述沟道区内的部分的材料为锗硅、且所述有源结构位于沟道区内的部分的材料中锗的含量大于所述应力源结构的材料中锗的含量。

6.根据权利要求1所述的环栅晶体管，其特征在于，所述应力源结构位于所述沟道区下方的部分的厚度大于等于10nm、且小于等于100nm；和/或，

所述应力源结构的材料中锗的含量大于等于30％、且小于等于70％。

7.根据权利要求6所述的环栅晶体管，其特征在于，所述应力源结构内掺杂有杂质、且所述应力源结构内的杂质的掺杂类型分别与所述源区和所述漏区内的杂质的掺杂类型相反；

所述应力源结构靠近所述沟道区一侧的杂质的掺杂浓度大于等于1×10¹⁷cm^-3、且小于等于1×10¹⁹cm^-3。

8.根据权利要求1所述的环栅晶体管，其特征在于，所述有源结构位于所述源区和所述漏区内的部分为形成在所述埋氧层上的外延结构。

9.一种环栅晶体管的制造方法，其特征在于，包括：

形成一半导体基底；所述半导体基底具有埋氧层；

在所述埋氧层上形成应力源结构和有源结构；所述有源结构包括源区、漏区、以及位于所述源区和所述漏区之间的沟道区；所述有源结构位于沟道区内的部分的材料为硅、锗硅或锗；所述应力源结构至少设置在所述沟道区的下方；所述应力源结构的材料为锗硅，且在所述有源结构位于沟道区内的部分的材料为锗硅的情况下，所述应力源结构和所述有源结构位于沟道区内的部分的材料中锗含量不同；

形成环绕在所述沟道区外周的栅堆叠结构；所述应力源结构位于所述栅堆叠结构和所述埋氧层之间。

10.根据权利要求9所述的环栅晶体管的制造方法，其特征在于，所述形成一半导体基底，包括：

提供一绝缘体上硅衬底；所述绝缘体上硅衬底包括依次层叠设置的硅衬底、所述埋氧层和硅层；

形成整层覆盖在所述硅层上的扩散层；所述扩散层的材料为锗硅；

对所述扩散层和所述硅层进行选择性氧化处理，使所述扩散层内的锗元素扩散至所述硅层内，在所述埋氧层上形成沿所述硅衬底的厚度方向依次层叠设置的应力源层和氧化硅层；

去除所述氧化硅层，获得所述半导体基底。

11.根据权利要求10所述的环栅晶体管的制造方法，其特征在于，所述在所述埋氧层上形成应力源结构和有源结构，包括：

形成整层覆盖在所述应力源层上的至少一层叠层；每层所述叠层包括牺牲层、以及位于所述牺牲层上的沟道层；

对所述至少一层叠层和所述应力源层进行图案化处理，以在所述半导体基底上形成鳍部；沿所述鳍部的长度方向，所述鳍部包括第一区域、第二区域、以及位于所述第一区域和所述第二区域之间的第三区域；所述至少一层叠层包括的沟道层位于所述第三区域的部分对应所述有源结构位于沟道区的部分；

对所述鳍部位于所述第一区域和所述第二区域的部分进行处理，获得所述源区和所述漏区；所述应力源层的剩余部分形成所述应力源结构。

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