CN116206980A - 半导体器件的制作方法以及半导体器件 - Google Patents

Abstract

本申请提供了一种半导体器件的制作方法以及半导体器件，该方法包括：首先，提供包括衬底、外延层、第一栅极结构以及第二栅极结构的基底，外延层包括左右设置且掺杂类型不同的第一区域以及第二区域；然后，对第二栅极结构两侧的外延层进行第一离子注入，以形成第一源区以及第一漏区；之后，在第二栅极结构以及外延层的第二区域的远离衬底的部分表面上形成应力层；之后，对第一栅极结构两侧的外延层进行第一离子注入，以形成第二源区以及第二漏区，得到预备结构；最后，对预备结构进行退火处理，得到目标结构，并去除应力层。保证了半导体器件的制作工艺较为简单以及成本较低，且保证了半导体器件的性能较好。

Description

半导体器件的制作方法以及半导体器件

技术领域

本申请涉及半导体领域，具体而言，涉及一种半导体器件的制作方法以及半导体器件。

背景技术

目前，由于芯片中的PMOS（Positive Channel Metal Oxide Semiconductor，P型金属氧化物半导体场效应晶体管）与NMOS （Negative Channel Metal OxideSemiconductor，N型金属氧化物半导体场效应晶体管）需要注入不同掺杂类型的离子，因此，在形成的过程中，需要先遮挡PMOS部分，进行NMOS的离子注入工艺，然后，再遮挡NMOS部分，并进行PMOS的离子注入工艺，而在遮挡NMOS的过程中，由于容易对PMOS部分造成离子杂质，从而影响器件的性能。

另外，在目前的90nm逻辑技术节点以下，兴起一种提升NMOS器件速度的应力工程，即应力记忆技术（Stress Memorization Technique，简称SMT），而SMT工艺是在NMOS以及PMOS离子注入之后进行的制程，且需要通过黄光工艺去除PMOS表面的SiN，从而避免应力记忆技术对PMOS的负面影响，从而造成工艺过程较为复杂且成本较高。

发明内容

本申请的主要目的在于提供一种半导体器件的制作方法以及半导体器件，以解决现有技术中的掺杂工艺过程较为复杂导致成本较高以及器件性能较差的问题。

根据本发明实施例的一个方面，提供了一种半导体器件的制作方法，所述方法包括：提供基底，所述基底包括衬底、外延层、第一栅极结构以及第二栅极结构，所述衬底与所述外延层依次层叠，所述外延层包括第一区域以及第二区域，所述第一区域与所述第二区域的掺杂类型不同，所述第一栅极结构与所述第二栅极结构间隔设置在所述外延层的远离所述衬底的部分表面上，且所述第一栅极结构在所述外延层中的投影位于所述第一区域内，所述第二栅极结构在所述外延层中的投影位于所述第二区域内；对所述第二栅极结构两侧的所述外延层进行第一离子注入，形成第一源区以及第一漏区；在所述第二栅极结构以及所述外延层的远离所述衬底的部分表面上形成应力层，且所述应力层在所述外延层中的投影覆盖所述第二区域；对所述第一栅极结构两侧的所述外延层进行所述第一离子注入，形成第二源区以及第二漏区，得到预备结构；对所述预备结构进行退火处理，得到目标结构，并去除所述应力层。

可选地，对所述第二栅极结构两侧的所述外延层进行第一离子注入，形成第一源区以及第一漏区，包括：在所述第一栅极结构以及所述外延层的远离所述衬底的部分表面上形成第一掩膜结构，所述第一掩膜结构在所述外延层中的投影覆盖所述第一区域；以所述第一掩膜结构为掩膜，对所述第二栅极结构两侧的所述外延层进行所述第一离子注入，得到所述第一源区以及所述第一漏区；去除所述第一掩膜结构。

可选地，在所述第二栅极结构以及所述外延层的远离所述衬底的部分表面上形成应力层，包括：在所述第一栅极结构、所述第二栅极结构以及所述外延层的远离所述衬底的表面上形成预备应力层；在所述预备应力层的远离所述基底的部分表面上形成第二掩膜结构，所述第二掩膜结构在所述外延层中的投影覆盖所述第二区域；以所述第二掩膜结构为掩膜，去除部分所述预备应力层，剩余的所述预备应力层形成所述应力层。

可选地，对所述第一栅极结构两侧的所述外延层进行所述第一离子注入，形成第二源区以及第二漏区，包括：以所述第二掩膜结构为掩膜，对所述第一栅极结构两侧的所述外延层进行所述第一离子注入，得到所述第二源区以及所述第二漏区；去除所述第二掩膜结构。

可选地，提供基底，包括：提供层叠的所述衬底以及预备外延层；去除部分所述预备外延层，形成间隔设置的多个第一沟槽，各所述第一沟槽均使得部分所述衬底裸露，剩余的所述预备外延层形成所述外延层；在所述第一沟槽中形成隔离材料，得到多个间隔设置的隔离层，且在所述外延层的远离所述衬底的表面上形成氧化层；对多个所述隔离层之间的所述外延层进行不同掺杂类型的第二离子注入，得到所述第一区域以及所述第二区域；在所述氧化层的远离所述衬底的部分表面上形成所述第一栅极结构以及所述第二栅极结构。

可选地，对所述预备结构进行退火处理，得到目标结构，并去除所述应力层，包括：使用应力记忆技术，对所述预备结构进行所述退火处理，得到所述目标结构，并去除所述应力层。

可选地，所述外延层中所述第一区域的掺杂类型为N型，所述外延层中所述第二区域的掺杂类型为P型。

可选地，所述应力层的材料包括SiN。

可选地，所述应力层的厚度范围为100埃-1000埃。

根据本申请的另一方面，还提供了一种半导体器件，所述半导体器件为采用任一种所述的半导体器件的制作方法制作得到的。

应用本申请的技术方案，所述半导体器件的制作方法中，首先，提供包括衬底、外延层、第一栅极结构以及第二栅极结构的基底，其中，所述衬底与所述外延层层叠，且所述外延层包括左右设置且掺杂类型不同的第一区域以及第二区域，另外，所述第一栅极结构与所述第二栅极结构间隔设置在所述外延层的远离所述衬底的部分表面上，且所述第一栅极结构在所述外延层中的投影位于所述第一区域内，所述第二栅极结构在所述外延层中的投影位于所述第二区域内；然后，对所述第二栅极结构两侧的所述外延层进行第一离子注入，以形成第一源区以及第一漏区；之后，在所述第二栅极结构以及所述外延层的所述第二区域的远离所述衬底的部分表面上形成应力层；之后，对所述第一栅极结构两侧的所述外延层进行所述第一离子注入，以形成第二源区以及第二漏区，得到预备结构；最后，对所述预备结构进行退火处理，得到目标结构，并去除所述应力层。相比现有技术中的掺杂工艺过程较为复杂导致成本较高以及器件性能较差的问题，本申请的所述半导体器件的制作方法，通过先提供所述基底，且所述基底中的所述外延层包括掺杂类型不同的所述第一区域以及所述第二区域，再通过对所述第二栅极结构两侧的所述外延层进行所述第一离子注入，得到所述第一源区以及所述第一漏区，并通过在所述第二栅极结构以及所述外延层的远离所述衬底的部分表面上形成所述应力层，最后对所述第一栅极结构两侧的所述外延层进行所述第一离子注入，得到所述第二源区以及所述第二漏区，一方面，所述应力层可以在形成所述第二源区以及所述第二漏区的过程中，对所述第二栅极结构两侧的所述外延层起到遮挡作用，避免了在所述第一源区以及所述第一漏区中产生离子杂质，保证了所述半导体器件的性能较好，另一方面，现有技术中的所述应力层是在所述第二源区以及所述第二漏区形成之后再形成的，而本申请的所述半导体器件的制作过程，通过将所述应力层的形成过程提前至所述第二源区以及所述第二漏区形成之前，使得形成所述第二源区、所述第二漏区以及刻蚀得到所述应力层可以共用一道掩膜工艺，即减少了一道现有技术中的掩膜形成过程，保证了所述半导体器件的制作工艺较为简单以及成本较低，且保证了所述半导体器件的性能较好。

附图说明

构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1示出了根据本申请的实施例的半导体器件的制作方法的流程示意图；

图2示出了根据本申请的实施例的衬底以及外延层的结构示意图；

图3示出了根据本申请的实施例的形成第一沟槽后得到的结构示意图；

图4示出了根据本申请的实施例的形成隔离层以及氧化层后得到的结构示意图；

图5示出了根据本申请的实施例的基底的结构示意图；

图6示出了根据本申请的实施例的形成第一掩膜结构后得到的结构示意图；

图7示出了根据本申请的实施例的形成第一源区以及第一漏区后得到的结构示意图；

图8示出了根据本申请的实施例的去除第一掩膜结构后得到的结构示意图；

图9示出了根据本申请的实施例的形成预备应力层后得到的结构示意图；

图10示出了根据本申请的实施例的形成第二掩膜结构后得到的结构示意图；

图11示出了根据本申请的实施例的形成应力层后得到的结构示意图；

图12示出了根据本申请的实施例的形成第二源区以及第二漏区后得到的结构示意图；

图13示出了根据本申请的实施例的去除第二掩膜结构后得到的结构示意图；

图14示出了根据本申请的实施例的去除应力层后得到的结构示意图。

其中，上述附图包括以下附图标记：

10、基底；20、第一源区；30、第一漏区；40、应力层；50、第二源区；60、第二漏区；70、第一掩膜结构；80、预备应力层；90、第二掩膜结构；100、第一沟槽；101、衬底；102、外延层；103、第一栅极结构；104、第二栅极结构；105、预备外延层；106、隔离层；107、氧化层。

具体实施方式

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。

为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。

需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

应该理解的是，当元件（诸如层、膜、区域、或衬底）描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。

正如背景技术中所说的，现有技术中的掺杂工艺过程较为复杂导致成本较高以及器件性能较差的问题，为了解决上述问题，本申请的一种典型的实施方式中，提供了一种半导体器件的制作方法以及半导体器件。

根据本申请的实施例，提供了一种半导体器件的制作方法。

图1是根据本申请实施例的半导体器件的制作方法的流程图。如图1所示，该方法包括以下步骤：

步骤S101，如图5所示，提供基底10，上述基底10包括衬底101、外延层102、第一栅极结构103以及第二栅极结构104，上述衬底101与上述外延层102依次层叠，上述外延层102包括第一区域（图中未示出）以及第二区域（图中未示出），上述第一区域与上述第二区域的掺杂类型不同，上述第一栅极结构103与上述第二栅极结构104间隔设置在上述外延层102的远离上述衬底101的部分表面上，且上述第一栅极结构103在上述外延层102中的投影位于上述第一区域内，上述第二栅极结构104在上述外延层102中的投影位于上述第二区域内；

步骤S102，如图7所示，对上述第二栅极结构104两侧的上述外延层102进行第一离子注入，形成第一源区20以及第一漏区30；

步骤S103，如图11所示，在上述第二栅极结构104以及上述外延层102的远离上述衬底101的部分表面上形成应力层40，且上述应力层40在上述外延层102中的投影覆盖上述第二区域；

步骤S104，如图12所示，对上述第一栅极结构103两侧的上述外延层102进行上述第一离子注入，形成第二源区50以及第二漏区60，得到预备结构；

步骤S105，对上述预备结构进行退火处理，得到目标结构，并去除上述应力层，得到如图14所示的结构。

上述半导体器件的制作方法中，首先，提供包括衬底、外延层、第一栅极结构以及第二栅极结构的基底，其中，上述衬底与上述外延层层叠，且上述外延层包括左右设置且掺杂类型不同的第一区域以及第二区域，另外，上述第一栅极结构与上述第二栅极结构间隔设置在上述外延层的远离上述衬底的部分表面上，且上述第一栅极结构在上述外延层中的投影位于上述第一区域内，上述第二栅极结构在上述外延层中的投影位于上述第二区域内；然后，对上述第二栅极结构两侧的上述外延层进行第一离子注入，以形成第一源区以及第一漏区；之后，在上述第二栅极结构以及上述外延层的上述第二区域的远离上述衬底的部分表面上形成应力层；之后，对上述第一栅极结构两侧的上述外延层进行上述第一离子注入，以形成第二源区以及第二漏区，得到预备结构；最后，对上述预备结构进行退火处理，得到目标结构，并去除上述应力层。相比现有技术中的掺杂工艺过程较为复杂导致成本较高以及器件性能较差的问题，本申请的上述半导体器件的制作方法，通过先提供上述基底，且上述基底中的上述外延层包括掺杂类型不同的上述第一区域以及上述第二区域，再通过对上述第二栅极结构两侧的上述外延层进行上述第一离子注入，得到上述第一源区以及上述第一漏区，并通过在上述第二栅极结构以及上述外延层的远离上述衬底的部分表面上形成上述应力层，最后对上述第一栅极结构两侧的上述外延层进行上述第一离子注入，得到上述第二源区以及上述第二漏区，一方面，上述应力层可以在形成上述第二源区以及上述第二漏区的过程中，对上述第二栅极结构两侧的上述外延层起到遮挡作用，避免了在上述第一源区以及上述第一漏区中产生离子杂质，保证了上述半导体器件的性能较好，另一方面，现有技术中的上述应力层是在上述第二源区以及上述第二漏区形成之后再形成的，而本申请的上述半导体器件的制作过程，通过将上述应力层的形成过程提前至上述第二源区以及上述第二漏区形成之前，使得形成上述第二源区、上述第二漏区以及刻蚀得到上述应力层可以共用一道掩膜工艺，即减少了一道现有技术中的掩膜形成过程，保证了上述半导体器件的制作工艺较为简单以及成本较低，且保证了上述半导体器件的性能较好。

现有技术中，由于上述第一区域与上述第二区域的掺杂类型不同，因此，在对上述第一区域以及上述第二区域分别形成源漏的过程中，需要先遮挡上述第一区域对应上述外延层的表面，从而进行上述第二区域的源漏的离子注入，再通过遮挡上述第二区域对应的外延层的表面，从而进行上述第一区域的源漏的离子注入，且对遮挡所用的掩膜结构的厚度要求较高，即需要较厚的掩膜结构，来确保器件的性能，而本申请的上述半导体器件的形成过程中，通过先形成上述第二区域对应的上述第一源区以及上述第二漏区，再通过形成上述应力层，且上述应力层位于上述第二栅极结构以及上述外延层的部分表面上，而后进行上述第二源区以及上述第二漏区的形成，使得形成上述应力层以及形成上述第一区域的源漏可以使用同一个掩膜结构，且由于可以通过应力层对上述第一源区以及上述第一漏区进行遮挡，避免离子杂质，因此，对掩膜结构的厚度要求较低，可以通过较薄的掩膜结构，实现离子注入，进一步保证了上述半导体器件的性能较好。

根据本申请的一种具体实施例，对上述第二栅极结构两侧的上述外延层进行第一离子注入，形成第一源区以及第一漏区，包括：如图6所示，在上述第一栅极结构103以及上述外延层102的远离上述衬底101的部分表面上形成第一掩膜结构70，上述第一掩膜结构70在上述外延层102中的投影覆盖上述第一区域；如图7所示，以上述第一掩膜结构70为掩膜，对上述第二栅极结构104两侧的上述外延层102进行上述第一离子注入，得到上述第一源区20以及上述第一漏区30；如图7至图8所示，去除上述第一掩膜结构70。通过在上述第一栅极结构以及上述外延层的远离上述衬底的部分表面上形成上述第一掩膜结构，使得可以在对上述第二栅极结构两侧的上述外延层进行上述第一离子注入的过程中，不会在上述第一栅极结构两侧的上述外延层形成离子杂质，有利于提高上述半导体器件的性能，另外，通过形成上述第一源区以及上述第一漏区，使得上述第二区域对应的最终器件可以实现其性能。

具体地，上述第一栅极结构以及上述第二栅极结构分别包括栅氧层、栅极以及侧墙结构，其中，上述栅氧层与上述栅极层叠设置，上述侧墙结构覆盖上述栅氧层与上述栅极的侧面，上述栅氧层用于实现晶体管电流控制。

为了进一步保证上述半导体器件的性能较好，根据本申请的另一种具体实施例，在上述第二栅极结构以及上述外延层的远离上述衬底的部分表面上形成应力层，包括：如图9所示，在上述第一栅极结构103、上述第二栅极结构104以及上述外延层102的远离上述衬底101的表面上形成预备应力层80；如图10所示，在上述预备应力层80的远离上述基底的部分表面上形成第二掩膜结构90，上述第二掩膜结构90在上述外延层102中的投影覆盖上述第二区域；如图10至图11所示，以上述第二掩膜结构90为掩膜，去除部分上述预备应力层80，剩余的上述预备应力层80形成上述应力层40。通过形成覆盖上述第一栅极结构、上述第二栅极结构以及上述外延层的裸露表面的上述预备应力层，再通过形成上述第二掩膜结构，且上述第二掩膜结构覆盖上述外延层的上述第二区域，再通过以上述第二掩膜结构为掩膜，去除部分上述预备应力层，使得剩余的上述应力层只覆盖上述第二区域对应的上述第二栅极结构，从而保证了后续通过只对上述第二区域对应上述应力层进行退火处理，以实现应力记忆技术，使得上述第二区域对应的器件的性能较好，同时不会影响上述第一区域对应的器件性能，进一步保证了上述半导体器件的性能较好。

具体地，应力记忆技术主要是为了提升NMOS器件的速度，而对PMOS器件不会具有有利影响甚至会导致PMOS的性能较差，因此，在应用应力记忆技术过程中，需要保证PMOS（即上述第一区域对应的器件）不存在上述应力层。

为了进一步保证上述半导体器件的制程工艺较为简单以及成本较低，根据本申请的又一种具体实施例，对上述第一栅极结构两侧的上述外延层进行上述第一离子注入，形成第二源区以及第二漏区，包括：如图12所示，以上述第二掩膜结构90为掩膜，对上述第一栅极结构103两侧的上述外延层102进行上述第一离子注入，得到上述第二源区50以及上述第二漏区60；如图12至图13所示，去除上述第二掩膜结构90。通过以上述第二掩膜结构为掩膜，在上述第一栅极结构两侧的上述外延层形成上述第二源区以及上述第二漏区，一方面，保证了上述第一栅极结构对应的器件可以实现其晶体管的性能，另一方面，由于形成上述应力层的过程中所用的掩膜结构也是上述第二掩膜结构，即形成上述应力层、上述第二源区以及上述第二漏区过程中，共用上述第二掩膜结构，避免了现有技术中由于上述应力层是在上述第二源区以及上述第二漏区形成之后形成的，导致需要两道掩膜工艺形成上述应力层、上述第二源区以及上述第二漏区，使得现有技术中的制程工艺复杂且成本较高，而本申请的上述半导体器件的形成过程，通过提前形成上述应力层，使得可以共用上述第二掩膜结构，进一步保证了上述半导体器件的制程工艺简单以及成本较低。

根据本申请的一种具体实施例，提供基底，包括：如图2所示，提供层叠的上述衬底101以及预备外延层105；如图2至图3所示，去除部分上述预备外延层105，形成间隔设置的多个第一沟槽100，各上述第一沟槽100均使得部分上述衬底101裸露，剩余的上述预备外延层105形成上述外延层102；如图4所示，在上述第一沟槽中形成隔离材料，得到多个间隔设置的隔离层106，且在上述外延层102的远离上述衬底101的表面上形成氧化层107；对多个上述隔离层之间的上述外延层进行不同掺杂类型的第二离子注入，得到上述第一区域以及上述第二区域；如图5所示，在上述氧化层107的远离上述衬底101的部分表面上形成上述第一栅极结构103以及上述第二栅极结构104。通过形成上述隔离层，使得可以通过上述隔离层隔离上述第一栅极结构以及上述第二栅极结构对应的两个器件，且通过形成上述氧化层，使得可以通过上述氧化层避免上述外延层氧化，再通过对上述外延层进行不同掺杂类型的离子注入，保证了上述第一区域以及上述第二区域的掺杂类型不同，再通过形成上述第一栅极结构以及上述第二栅极结构，进而保证了上述第一区域以及上述第二区域后续可以形成不同类型的晶体管，进一步保证了上述半导体器件的性能较好。

其中，上述第一栅极结构、上述第二栅极结构均位于上述氧化层的远离上述衬底的表面上。

为了进一步保证上述半导体器件的性能较好，根据本申请的另一种具体实施例，对上述预备结构进行退火处理，得到目标结构，并去除上述应力层，包括：使用应力记忆技术，对上述预备结构进行上述退火处理，得到上述目标结构，并去除上述应力层。通过使用应力记忆技术对上述预备结构进行退火处理，使得可以通过应力作用，加快上述第二栅极结构对应的器件的电子迁移率，从而提高上述第二栅极结构对应器件的驱动电流，进一步保证了上述半导体器件的性能较好。

具体地，在对上述预备结构进行退火处理之后，如图13至图14所示，去除上述应力层40。

根据本申请的又一种具体实施例，上述外延层中上述第一区域的掺杂类型为N型，上述外延层中上述第二区域的掺杂类型为P型。

具体地，上述第一区域的掺杂类型为N型，上述第二区域的掺杂类型为P型，上述第一区域最终形成的器件为PMOS器件，上述第二区域最终形成的器件的NMOS器件，由于上述应力记忆技术只对上述NMOS具有正面性能影响，且上述应力记忆技术是通过对上述应力层退火实现的，因此，上述应力层只存在上述NMOS对应的栅极结构以及外延层表面上。

根据本申请的一种具体实施例，上述应力层的材料包括SiN。

其中，SiN对应的应力层同时作为上述第一离子注入的遮挡层以及拉应力薄膜。

根据本申请的另一种具体实施例，上述应力层的厚度范围为100埃-1000埃。

另外，与现有技术的掩膜结构相比，本申请的上述半导体器件的制作过程中，由于SiN对应的上述应力层对离子注入的遮挡效果较好，因此，在通过离子注入形成上述第二源区以及上述第二漏区之前，对形成的上述第二掩膜结构的厚度要求较小，即可以通过较薄的上述第二掩膜结构为掩膜，来形成上述第二源区以及上述第二漏区，当然，上述第二掩膜结构可以为较薄的BARC（Bottom Anti-Reflective Coatings，底部抗反射涂层）以及PR（Photoresist），也可以仅沉积BARC或者PR。

根据本申请的实施例，还提供了一种半导体器件，上述半导体器件为采用任一种上述的半导体器件的制作方法制作得到的。

上述的半导体器件为采用任一种上述的半导体器件的制作方法制作得到的。相比现有技术中的掺杂工艺过程较为复杂导致成本较高以及器件性能较差的问题，本申请的上述半导体器件，通过先提供上述基底，且上述基底中的上述外延层包括掺杂类型不同的上述第一区域以及上述第二区域，再通过对上述第二栅极结构两侧的上述外延层进行上述第一离子注入，得到上述第一源区以及上述第一漏区，并通过在上述第二栅极结构以及上述外延层的远离上述衬底的部分表面上形成上述应力层，最后对上述第一栅极结构两侧的上述外延层进行上述第一离子注入，得到上述第二源区以及上述第二漏区，一方面，上述应力层可以在形成上述第二源区以及上述第二漏区的过程中，对上述第二栅极结构两侧的上述外延层起到遮挡作用，避免了在上述第一源区以及上述第一漏区中产生离子杂质，保证了上述半导体器件的性能较好，另一方面，现有技术中的上述应力层是在上述第二源区以及上述第二漏区形成之后再形成的，而本申请的上述半导体器件的制作过程，通过将上述应力层的形成过程提前至上述第二源区以及上述第二漏区形成之前，使得形成上述第二源区、上述第二漏区以及刻蚀得到上述应力层可以共用一道掩膜工艺，即减少了一道现有技术中的掩膜形成过程，保证了上述半导体器件的制作工艺较为简单以及成本较低，且保证了上述半导体器件的性能较好。

在本发明的上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。

从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：

1）、本申请上述半导体器件的制作方法中，首先，提供包括衬底、外延层、第一栅极结构以及第二栅极结构的基底，其中，上述衬底与上述外延层层叠，且上述外延层包括左右设置且掺杂类型不同的第一区域以及第二区域，另外，上述第一栅极结构与上述第二栅极结构间隔设置在上述外延层的远离上述衬底的部分表面上，且上述第一栅极结构在上述外延层中的投影位于上述第一区域内，上述第二栅极结构在上述外延层中的投影位于上述第二区域内；然后，对上述第二栅极结构两侧的上述外延层进行第一离子注入，以形成第一源区以及第一漏区；之后，在上述第二栅极结构以及上述外延层的上述第二区域的远离上述衬底的部分表面上形成应力层；之后，对上述第一栅极结构两侧的上述外延层进行上述第一离子注入，以形成第二源区以及第二漏区，得到预备结构；最后，对上述预备结构进行退火处理，得到目标结构，并去除上述应力层。相比现有技术中的掺杂工艺过程较为复杂导致成本较高以及器件性能较差的问题，本申请的上述半导体器件的制作方法，通过先提供上述基底，且上述基底中的上述外延层包括掺杂类型不同的上述第一区域以及上述第二区域，再通过对上述第二栅极结构两侧的上述外延层进行上述第一离子注入，得到上述第一源区以及上述第一漏区，并通过在上述第二栅极结构以及上述外延层的远离上述衬底的部分表面上形成上述应力层，最后对上述第一栅极结构两侧的上述外延层进行上述第一离子注入，得到上述第二源区以及上述第二漏区，一方面，上述应力层可以在形成上述第二源区以及上述第二漏区的过程中，对上述第二栅极结构两侧的上述外延层起到遮挡作用，避免了在上述第一源区以及上述第一漏区中产生离子杂质，保证了上述半导体器件的性能较好，另一方面，现有技术中的上述应力层是在上述第二源区以及上述第二漏区形成之后再形成的，而本申请的上述半导体器件的制作过程，通过将上述应力层的形成过程提前至上述第二源区以及上述第二漏区形成之前，使得形成上述第二源区、上述第二漏区以及刻蚀得到上述应力层可以共用一道掩膜工艺，即减少了一道现有技术中的掩膜形成过程，保证了上述半导体器件的制作工艺较为简单以及成本较低，且保证了上述半导体器件的性能较好。

2）、本申请上述的半导体器件为采用任一种上述的半导体器件的制作方法制作得到的。相比现有技术中的掺杂工艺过程较为复杂导致成本较高以及器件性能较差的问题，本申请的上述半导体器件，通过先提供上述基底，且上述基底中的上述外延层包括掺杂类型不同的上述第一区域以及上述第二区域，再通过对上述第二栅极结构两侧的上述外延层进行上述第一离子注入，得到上述第一源区以及上述第一漏区，并通过在上述第二栅极结构以及上述外延层的远离上述衬底的部分表面上形成上述应力层，最后对上述第一栅极结构两侧的上述外延层进行上述第一离子注入，得到上述第二源区以及上述第二漏区，一方面，上述应力层可以在形成上述第二源区以及上述第二漏区的过程中，对上述第二栅极结构两侧的上述外延层起到遮挡作用，避免了在上述第一源区以及上述第一漏区中产生离子杂质，保证了上述半导体器件的性能较好，另一方面，现有技术中的上述应力层是在上述第二源区以及上述第二漏区形成之后再形成的，而本申请的上述半导体器件的制作过程，通过将上述应力层的形成过程提前至上述第二源区以及上述第二漏区形成之前，使得形成上述第二源区、上述第二漏区以及刻蚀得到上述应力层可以共用一道掩膜工艺，即减少了一道现有技术中的掩膜形成过程，保证了上述半导体器件的制作工艺较为简单以及成本较低，且保证了上述半导体器件的性能较好。

以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (10)

1.一种半导体器件的制作方法，其特征在于，所述方法包括：

提供基底，所述基底包括衬底、外延层、第一栅极结构以及第二栅极结构，所述衬底与所述外延层依次层叠，所述外延层包括第一区域以及第二区域，所述第一区域与所述第二区域的掺杂类型不同，所述第一栅极结构与所述第二栅极结构间隔设置在所述外延层的远离所述衬底的部分表面上，且所述第一栅极结构在所述外延层中的投影位于所述第一区域内，所述第二栅极结构在所述外延层中的投影位于所述第二区域内；

对所述第二栅极结构两侧的所述外延层进行第一离子注入，形成第一源区以及第一漏区；

在所述第二栅极结构以及所述外延层的远离所述衬底的部分表面上形成应力层，且所述应力层在所述外延层中的投影覆盖所述第二区域；

对所述第一栅极结构两侧的所述外延层进行所述第一离子注入，形成第二源区以及第二漏区，得到预备结构；

对所述预备结构进行退火处理，得到目标结构，并去除所述应力层。

2.根据权利要求1所述的方法，其特征在于，对所述第二栅极结构两侧的所述外延层进行第一离子注入，形成第一源区以及第一漏区，包括：

在所述第一栅极结构以及所述外延层的远离所述衬底的部分表面上形成第一掩膜结构，所述第一掩膜结构在所述外延层中的投影覆盖所述第一区域；

以所述第一掩膜结构为掩膜，对所述第二栅极结构两侧的所述外延层进行所述第一离子注入，得到所述第一源区以及所述第一漏区；

去除所述第一掩膜结构。

3.根据权利要求1所述的方法，其特征在于，在所述第二栅极结构以及所述外延层的远离所述衬底的部分表面上形成应力层，包括：

在所述第一栅极结构、所述第二栅极结构以及所述外延层的远离所述衬底的表面上形成预备应力层；

在所述预备应力层的远离所述基底的部分表面上形成第二掩膜结构，所述第二掩膜结构在所述外延层中的投影覆盖所述第二区域；

以所述第二掩膜结构为掩膜，去除部分所述预备应力层，剩余的所述预备应力层形成所述应力层。

4.根据权利要求3所述的方法，其特征在于，对所述第一栅极结构两侧的所述外延层进行所述第一离子注入，形成第二源区以及第二漏区，包括：

以所述第二掩膜结构为掩膜，对所述第一栅极结构两侧的所述外延层进行所述第一离子注入，得到所述第二源区以及所述第二漏区；

去除所述第二掩膜结构。

5.根据权利要求1所述的方法，其特征在于，提供基底，包括：

提供层叠的所述衬底以及预备外延层；

去除部分所述预备外延层，形成间隔设置的多个第一沟槽，各所述第一沟槽均使得部分所述衬底裸露，剩余的所述预备外延层形成所述外延层；

在所述第一沟槽中形成隔离材料，得到多个间隔设置的隔离层，且在所述外延层的远离所述衬底的表面上形成氧化层；

对多个所述隔离层之间的所述外延层进行不同掺杂类型的第二离子注入，得到所述第一区域以及所述第二区域；

在所述氧化层的远离所述衬底的部分表面上形成所述第一栅极结构以及所述第二栅极结构。

6.根据权利要求1所述的方法，其特征在于，对所述预备结构进行退火处理，得到目标结构，并去除所述应力层，包括：

使用应力记忆技术，对所述预备结构进行所述退火处理，得到所述目标结构，并去除所述应力层。

7.根据权利要求1至6中任一项所述的方法，其特征在于，所述外延层中所述第一区域的掺杂类型为N型，所述外延层中所述第二区域的掺杂类型为P型。

8.根据权利要求1至6中任一项所述的方法，其特征在于，所述应力层的材料包括SiN。

9.根据权利要求1至6中任一项所述的方法，其特征在于，所述应力层的厚度范围为100埃-1000埃。

10.一种半导体器件，其特征在于，所述半导体器件为采用权利要求1至9中任一项所述的半导体器件的制作方法制作得到的。

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