CN116016803A - 视频信号的解码电路、方法、电子设备及存储介质 - Google Patents

Abstract

本发明提供视频信号的解码电路、方法、电子设备及存储介质，解码电路包括接口模块、锁相环模块和控制模块；控制模块用于获得视频信号和数据流时钟信号，确定视频信号中的每帧的第一个消隐区结束标志，根据每帧的第一个消隐区结束标志确定水平同步信号的上升沿和垂直同步信号的上升沿，并基于数据流时钟信号、水平同步信号的上升沿、垂直同步信号的上升沿和主数据流属性参数确定控制画面显示的时序格式信号组；其中，控制画面显示的时序格式信号组中水平同步信号和垂直同步信号与视频信号中的每一帧内出现的第一个消隐区结束标志对齐。通过上述方式，本发明可以正确解码动态刷新频率的视频信号，生成符合后级显示系统所需要的时序格式信号组。

Description

视频信号的解码电路、方法、电子设备及存储介质

技术领域

本发明涉及显示技术领域，尤其涉及视频信号的解码电路、方法、电子设备及存储介质。

背景技术

随着近年来游戏产业的快速发展，游戏玩家越来越追求游戏画面细节的连贯性和细腻程度，基于这种需求，针对动态改变帧刷新率的技术应运而生。比如在游戏的某个激烈的开火场面，游戏玩家要在极短的时间内移动鼠标瞄准器时刻跟踪瞄准敌人，此时游戏渲染端(例如显卡)可以用非常高的帧刷新率比如165Hz来快速更新游戏画面，让玩家感觉不到卡顿和撕裂；当游戏场景切换到周围比较安静，景物不常变化如一个枪手蹲在一个角落伏击敌人时，游戏渲染端又可以用非常低的图形画面刷新率比如30Hz来更新画面，这样可以通过降低图像渲染的频率而降低系统功耗。

视频信号中的垂直消隐块(vertical blanking)的宽度可能是随时变化的，这就导致现有的视频信号的解码机制已不能适用于垂直消隐块宽度随时变化的视频信号。例如，free-sync是一种可实现动态可变刷新率的技术。free-sync的DP(DisplayPort)视频信号和普通的DP视频信号一样，需要按照特定格式打包后再传输，显示设备端需要通过对打包的数据进行解码后生成符合显示设备显示处理需要的信号组；但是，由于free-sync的DP视频信号中的垂直消隐块的宽度是随时可变化的，导致现有的DP视频信号的解码机制已不能适用于free-sync，应用free-sync的显示设备不能像普通的显示设备一样，依赖主数据流属性的信息重建信号组，最终使得显示设备无法正常显示刷新画面。因此需要寻找一种新的适配垂直消隐块宽度随时变化的视频信号的解码机制。

发明内容

本发明提供视频信号的解码电路、方法、电子设备及存储介质，用以解决现有技术中无法正确解码的动态刷新频率的视频信号的缺陷。

本发明提供一种视频信号的解码电路，包括接口模块、锁相环模块和控制模块；其中，接口模块分别与锁相环模块和控制模块连接；锁相环模块与控制模块连接；接口模块用于获得视频信号和链接时钟信号；锁相环模块用于获得链接时钟信号，并根据链接时钟信号生成数据流时钟信号；控制模块用于获得视频信号和数据流时钟信号，确定视频信号中的每帧的第一个消隐区结束标志，根据每帧的第一个消隐区结束标志确定水平同步信号的上升沿和垂直同步信号的上升沿，并基于数据流时钟信号、水平同步信号的上升沿、垂直同步信号的上升沿和主数据流属性参数确定控制画面显示的时序格式信号组；其中，控制画面显示的时序格式信号组包括水平同步信号、垂直同步信号、数据有效信号、像素信号和数据流时钟信号；水平同步信号、垂直同步信号与视频信号中的每一帧内出现的第一个消隐区结束标志对齐。

根据本发明提供的一种视频信号的解码电路，控制模块包括时序发生模块和缓存模块；时序发生模块和缓存模块连接；时序发生模块用于获得视频信号和数据流时钟信号，确定视频信号中的每帧的第一个消隐区结束标志，根据每帧的第一个消隐区结束标志确定水平同步信号的上升沿和垂直同步信号的上升沿，根据数据流时钟信号和主数据流属性参数确定水平同步信号和数据有效信号；最后输出水平同步信号、垂直同步信号、数据有效信号和数据流时钟信号；缓存模块用于响应视频信号中的每帧的第一个消隐区结束标志时，写入视频信号中的图片数据；响应数据有效信号时，读出图片数据作为像素信号。

根据本发明提供的一种视频信号的解码电路，还包括测量模块，其中测量模块分别与接口模块和控制模块连接；测量模块用于基于链接时钟信号测量视频信号的周期信息，其中，周期信号用于确定水平同步信号和数据有效信号。

根据本发明提供的一种视频信号的解码电路，还包括频率跟踪模块，其中，频率跟踪模块分别与接口模块、锁相环模块和控制模块连接；频率跟踪模块包括鉴频鉴相器和调制器；调制器分别连接鉴频鉴相器和锁相环模块；鉴频鉴相器用于将消隐区结束标志和水平同步信号在时间轴上的位置进行比较，调制器用于根据鉴频鉴相器的比较结果调整数据流时钟信号，以使数据流时钟信号与发送视频信号的源装置的初始数据流时钟信号动态相等。

根据本发明提供的一种视频信号的解码电路，还包括辅助数据包模块，辅助数据包模块与接口模块连接；辅助数据包模块用于接收并保存符合预设条件的辅助数据包数据，实时监控接收到的辅助数据包数据的变化情况。

本发明还提供一种视频信号的解码方法，包括：获得视频信号和链接时钟信号；基于链接时钟信号确定数据流时钟信号；确定视频信号中的每帧的第一个消隐区结束标志，并根据每帧的第一个消隐区结束标志确定水平同步信号的上升沿和垂直同步信号的上升沿；基于数据流时钟信号、水平同步信号的上升沿、垂直同步信号的上升沿和主数据流属性参数确定控制画面显示的时序格式信号组；其中，控制画面显示的时序格式信号组包括水平同步信号、垂直同步信号、数据有效信号、像素信号和数据流时钟信号；水平同步信号、垂直同步信号与视频信号中的每一帧内出现的第一个消隐区结束标志对齐。

根据本发明提供的一种视频信号的解码方法，基于数据流时钟信号、水平同步信号的上升沿、垂直同步信号的上升沿和主数据流属性参数确定控制画面显示的时序格式信号组，包括：当确定水平同步信号的上升沿和垂直同步信号的上升沿后，将水平同步信号以第一预设周期和第一预设有效长度重复发起，直至确定视频信号中本帧内最后一个消隐区结束标志；当确定视频信号中每帧的第一个消隐区结束标志到达时，经过第一预设时间后确定数据有效信号的上升沿，并将数据有效信号以第二预设周期和第二预设有效长度重复发起，直至确定视频信号中本帧内最后一个消隐区结束标志；其中，第一预设周期、第一预设有效长度、第二预设周期和第二预设有效长度是根据数据流时钟信号和主数据流属性参数确定的。

根据本发明提供的一种视频信号的解码方法，当确定视频信号中每帧的第一个消隐区结束标志到达时，经过第一预设时间后确定数据有效信号的上升沿，并将数据有效信号以第二预设周期和第二预设有效长度重复发起，直至确定视频信号中本帧内最后一个消隐区结束标志，包括：当确定视频信号中每帧的第一个消隐区结束标志到达时，将视频信号中的图片数据存储到缓存模块，其中，缓存模块缓存图片数据的耗时为第一预设时间；响应于数据有效信号的上升沿，图片数据从缓存模块中读取。

根据本发明提供的一种视频信号的解码方法，缓存模块的缓存深度大于图片数据深度；其中，图片数据深度是根据图片数据、第一预设时间和数据流时钟确定的。

根据本发明提供的一种视频信号的解码方法，基于数据流时钟信号、水平同步信号的上升沿、垂直同步信号的上升沿和主数据流属性参数确定控制画面显示的时序格式信号组，还包括：基于第一测量周期和时间系数确定同一帧内相邻的两个消隐区开始标志之间的第一时间周期；其中，第一测量周期为基于链接时钟信号对同一帧内相邻的两个消隐区开始标志之间的时间长度进行测量的周期；基于第二测量周期和时间系数确定本第一时间周期内消隐区结束标志和下一个第一时间周期内消隐区开始标志之间的第二时间周期；其中，第二测量周期为基于链接时钟信号对本第一时间周期内消隐区结束标志和下一个第一时间周期内消隐区开始标志之间的时间长度进行测量的周期；其中，第一时间周期等于第二时间周期和第三时间周期之和，第三时间周期为同一个第一时间周期内消隐区开始标志和消隐区结束标志之间的时间长度；第二时间周期与数据有效信号的第二预设有效长度相等。

根据本发明提供的一种视频信号的解码方法，基于链接时钟信号确定数据流时钟信号，包括：基于追踪信号将消隐区结束标志和水平同步信号在时间轴上的位置进行比较，并根据比较结果调整数据流时钟信号。

根据本发明提供的一种视频信号的解码方法，基于追踪信号将消隐区结束标志和水平同步信号在时间轴上的位置进行比较，并根据比较结果调整数据流时钟信号，包括：若水平同步信号的出现时间晚于消隐区结束标志的出现时间，则将数据流时钟信号的频率加快；若水平同步信号的出现时间早于消隐区结束标志的出现时间，则将数据流时钟信号的频率减慢。

本发明还提供一种电子设备，包括上述任一种所述视频信号的解码电路。

本发明还提供一种非暂态计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现如上述任一种所述视频信号的解码方法。

本发明提供的供视频信号的解码电路、方法、电子设备及存储介质，通过控制模块确定视频信号中的每帧的第一个消隐区结束标志，根据每帧的第一个消隐区结束标志确定水平同步信号的上升沿和垂直同步信号的上升沿，并基于数据流时钟信号、水平同步信号的上升沿、垂直同步信号的上升沿和主数据流属性参数确定控制画面显示的时序格式信号组；通过上述方式，垂直同步信号的上升沿和每帧的第一个消隐区结束标志同步，即垂直同步信号和有效显示区域的相对位置固定，因此可以根据这一特征确定正确解码动态刷新频率的视频信号，生成符合后级显示系统所需要的时序格式信号组。

附图说明

为了更清楚地说明本发明或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明从源装置到显示面板一实施例的链接示意图；

图2是本发明视频信号的解码电路一实施例的结构示意图；

图3是本发明相邻两帧垂直消隐块变化一实施例的示意图；

图4是本发明频率跟踪模块和锁相环模块一实施例的示意图；

图5是本发明视频信号的解码电路另一实施例的结构示意图；

图6是本发明视频信号的解码方法一实施例的流程示意图；

图7是本发明视频信号的解码方法一实施例的时序示意图；

图8是图7中垂直同步信号附近的时序细节示意图图；

图9是本发明数据流时钟信号一实施例的时序示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

动态改变帧刷新率技术包括视频内容的制作、运行中视频画面的渲染、和显示设备对视频画面的显示，这是一个产业链，链路上的所有设备都需要支持同规格下的动态可变刷新率技术。

请参阅图1，图1是本发明从源装置到显示面板一实施例的链接示意图。源装置通过读取显示设备的数据识别显示设备是否支持帧刷新率动态变化的能力，并跟显示设备进行握手，确定双方都支持后，源装置才会传输帧刷新率动态变化的信号格式。

源装置发送视频信号和链接时钟信号至显示IC区的接收端，接收端根据视频信号和链接时钟信号生成控制画面显示的时序格式信号组，并将控制画面显示的时序格式信号组发送至数据处理器，以使数据处理器根据时序格式信号组控制显示面板进行显示。

本发明的改进主要在于接收端中的视频信号解码电路。请参阅图2，图2是本发明视频信号的解码电路一实施例的结构示意图。在本实施例中，视频信号的解码电路可以包括接口模块110、锁相环模块120和控制模块130。其中，接口模块110分别与锁相环模块120和控制模块130连接；锁相环模块120与控制模块130连接。

接口模块110用于获得视频信号和链接时钟信号。可选地，接口模块110可以包括物理接口模块和信号分离模块。

可选地，本实施例中的接口可以为DP接口，DP接口在传输视频信号的同时加入对高清音频信号传输的支持，同时支持更高的分辨率和刷新率。

锁相环模块120用于获得链接时钟信号，并根据链接时钟信号生成数据流时钟信号。

控制模块130用于获得视频信号和数据流时钟信号，确定视频信号中的每帧的第一个消隐区结束标志BE，根据每帧的第一个消隐区结束标志BE确定水平同步信号HS的上升沿和垂直同步信号VS的上升沿，并基于数据流时钟信号、水平同步信号HS的上升沿、垂直同步信号VS的上升沿和主数据流属性(MSA)参数确定控制画面显示的时序格式信号组(Timing Format)。

其中，控制画面显示的时序格式信号组包括水平同步信号HS、垂直同步信号VS、数据有效信号(Data Enable，DEN)、像素信号和数据流时钟信号；水平同步信号HS、垂直同步信号VS与视频信号中的每一帧内出现的第一个消隐区结束标志BE对齐。其中像素信号包括R(Vr)、G(Yg)和B(Ub)等信号。

free-sync是一种采用DP接口的可实现动态可变刷新率的技术。以下以DP free-sync为例子介绍本实施例的视频信号解码机制。

跟普通的DP信号一样，AMD free-sync的DP视频信号用4条主链路数据通道来传输数据。传输界面上没有时钟信号和直接的时序信号(其时序信号是通过主数据流属性MSA参数传递)，其将数据内容按照特定格式进行打包后传输出去。显示设备需要通过对打包的数据进行解码后恢复出符合显示设备进行图像还原的时序后才能进行画面在面板上的播放。然而，由于DP视频信号中的垂直消隐块的宽度可能是随时变化的，导致了时序信号无法直接依赖主数据流属性MSA参数获得。

请参阅图3，图3是本发明相邻两帧垂直消隐块变化一实施例的示意图。由图3可以看出，第n帧垂直消影块的宽度与第n+1帧垂直消影块的宽度不相等，为了让后级处理的方便性，本实施例选择让垂直同步信号VS的上升沿跟有效显示区域的第一条数据线的相对位置是固定。

但由于垂直消隐块是变化的，在时间轴上只有看到有效显示区域的之后再回去定位垂直同步信号VS的上升沿才行。于是本实施例设计采用了追踪每帧的第一个消隐区结束标志BE，将第一个消隐区结束标志BE作为垂直同步信号VS的上升沿拉起的参考，并同时拉起水平同步信号HS的上升沿，保证水平同步信号HS的上升沿跟垂直同步信号VS的上升沿对齐。

在一些实施例中，控制模块130可以包括时序发生模块131和缓存模块132；时序发生模块131和缓存模块132连接。

时序发生模块131用于获得视频信号和数据流时钟信号，确定视频信号中的每帧的第一个消隐区结束标志BE，根据每帧的第一个消隐区结束标志BE确定水平同步信号HS的上升沿和垂直同步信号VS的上升沿，根据数据流时钟信号和主数据流属性参数确定水平同步信号HS和数据有效信号DEN；最后输出水平同步信号HS、垂直同步信号VS、数据有效信号DEN和数据流时钟信号；

缓存模块132用于响应视频信号中的每帧的第一个消隐区结束标志BE时，写入视频信号中的图片数据；响应数据有效信号DEN时，读出图片数据作为像素信号。

其中，缓存模块132可以为FIFO(First Input First Output)，即先进先出队列。

可选地，缓存模块FIFO的缓存深度大于图片数据深度；其中，图片数据深度是根据图片数据、第一预设时间和数据流时钟确定的。其中，缓存模块FIFO缓存图片数据的耗时为第一预设时间。

在一些实施例中，视频信号的解码电路还可以包括测量模块，其中测量模块分别与接口模块和控制模块连接。测量模块用于基于链接时钟信号测量视频信号的周期信息，其中，周期信号用于确定水平同步信号HS和数据有效信号DEN。

可选的，测量模块可以用于测量第一测量周期和第二测量周期，其中，第一测量周期为测量模块基于链接时钟信号对同一帧内相邻的两个消隐区开始标志BS之间的时间长度进行测量的周期；第二测量周期为测量模块基于链接时钟信号对本第一时间周期内消隐区结束标志BE和下一个第一时间周期内消隐区开始标志BS之间的时间长度进行测量的周期。

第一测量周期和第二测量周期可以用于确定同一帧内相邻的两个消隐区开始标志BS之间的第一时间周期H-Total以及本第一时间周期内消隐区结束标志BE和下一个第一时间周期内消隐区开始标志BS之间的第二时间周期H-Width。

在一些实施例中，视频信号的解码电路还可以包括频率跟踪模块，其中，频率跟踪模块分别与接口模块、锁相环模块和控制模块连接。

请参阅图4，图4是本发明频率跟踪模块和锁相环模块一实施例的示意图。锁相环模块用于生成初始的数据流时钟信号，频率跟踪模块用于对数据流时钟信号进行后续的追频。其中，锁相环模块可以包括压控振荡器、鉴频鉴相器、Nvid计算模块、Mvid计算模块。

其中，Nvid计算模块连接锁相环模块的鉴频鉴相器，Nvid计算模块用于接收链接时钟信号和Nvid参数，并将链接时钟信号除以Nvid参数的计算结果输入锁相环模块的鉴频鉴相器。

锁相环模块的鉴频鉴相器的输出端连接压控振荡器，压控振荡器的输出数据流时钟信号。并且数据流时钟信号经过Mvid计算模块，Mvid计算模块将数据流时钟信号除以Mvid参数的计算结果输入锁相环模块的鉴频鉴相器。

频率跟踪模块包括鉴频鉴相器和调制器。频率跟踪模块中的调制器连接锁相环模块中的Mvid计算模块。可选地，频率跟踪模块中的鉴频鉴相器可以为数字鉴频鉴相器。

在频率跟踪模块中，调制器分别连接频率跟踪模块的鉴频鉴相器和锁相环模块的Mvid计算模块；频率跟踪模块的鉴频鉴相器用于将消隐区结束标志BE和水平同步信号HS在时间轴上的位置进行比较，调制器用于根据频率跟踪模块的鉴频鉴相器的比较结果调整数据流时钟信号，以使数据流时钟信号与发送视频信号的源装置的初始数据流时钟信号动态相等。

频率跟踪模块的目的是追频的目的是为了让数据流时钟信号跟源装置原始的数据流时钟信号的频率几乎相等以避免缓存模块出现上溢或者下溢而丢失数据。为了实现该目的，可以保证原始的BE跟BE之间的时间周期跟参考数据流时钟信号重造的控制画面显示的时序格式信号组中的HS与HS之间的周期能够相等，也就是达到了目的。事实上，由于锁相环模块的压控振荡器的灵敏度限制，电路上不可能真的做到完全相等，但可以做到一个动态相等，也就是在一段时间内的平均周期相等，再借助于缓冲模块来缓冲频率上的动态漂移，让缓冲模块中缓存的数据呈现一个上下波动，只要维持不发生上溢或者下溢即达成动态平衡。

具体地，若水平同步信号HS的出现时间晚于消隐区结束标志BE的出现时间，则将数据流时钟信号的频率加快；若水平同步信号HS的出现时间早于消隐区结束标志BE的出现时间，则将数据流时钟信号的频率减慢。

需要说明的是，Mvid参数和Nvid参数可以通过MSA参数获得。

在一些实施例中，视频信号的解码电路还可以包括辅助数据包模块，辅助数据包模块与接口模块连接。辅助数据包(Secondary Data Packet，SDP)可以看作是可选的次级数据包。辅助数据包模块用于接收并保存符合预设条件的辅助数据包数据，实时监控接收到的辅助数据包数据的变化情况。

可选地，辅助数据包模块可以包括SDP解码模块和SDP缓存模块，其中，SDP解码模块分别与信号分离模块和SDP缓存模块连接。SDP解码模块可以将接收到的辅助数据包进行解码，确定符合条件的SDP数据并将符合条件的数据保存到SDP缓存模块中。SDP解码模块还可以实时监控从源装置接收到的SDP数据的变化，AMD free-sync需要通过特定的辅助数据包来告知显示系统持续正常运行的其他辅助参数。

上述实施例的模块在不冲突的情况下可自由组合，本领域技术人员可以根据实际情况设置多模块的视频信号解码电路。如图5所示，图5是本发明视频信号的解码电路另一实施例的结构示意图。在本实施例中，视频信号的解码电路包括接口模块210、锁相环模块220、控制模230、测量模块240、频率跟踪模块250和辅助数据包模块260。

控制模块230，包括时序发生模块和缓存模块。接口模块210包括物理接口模块和信号分离模块。辅助数据包模块包括SDP解码模块和SDP缓存模块。

本实施例的视频信号解码电路可以根据每帧的第一个消隐区结束标志BE确定水平同步信号HS的上升沿和垂直同步信号VS的上升沿。数据有效信号DEN紧邻垂直同步信号VS产生，实现画面的极低延迟性；通过水平同步信号HS周期跟每一帧的第一个消隐区结束标志BE周期进行比较来调整是数据流时钟信号的频率以达成实际输出的数据流时钟信号跟源装置原始的数据流时钟信号之间的动态相等。

需要说明的是，无论是普通的DP信号还是帧动态刷新率可变化的AMD free-sync，adaptive sync，G-sync等，它们都具备相同的封装特征。由于本发明对控制画面显示的时序格式信号组的产生发生瞄准的只有帧内第一个消隐区结束标志BE，所以可以对所有的DP格式信号在控制画面显示的时序格式信号组的生成上实现通解。

下面对本发明提供的视频信号的解码方法进行描述，下文描述的视频信号的解码方法与上文描述的视频信号的解码电路可相互对应参照。

请参阅图6-图7，图6是本发明视频信号的解码方法一实施例的流程示意图，图7是本发明视频信号的解码方法一实施例的时序示意图；在本实施例中，视频信号的解码方法可以包括步骤S110～S140，各步骤具体如下：

S110：获得视频信号和链接时钟信号。

通过接口模块获得视频信号和链接时钟信号。可选地，当通过DP接口连接时将获得DP视频信号。

S120：基于链接时钟信号确定数据流时钟信号。

通过锁相环模块获得链接时钟信号，并根据链接时钟信号生成数据流时钟信号。

S130：确定视频信号中的每帧的第一个消隐区结束标志，并根据每帧的第一个消隐区结束标志确定水平同步信号的上升沿和垂直同步信号的上升沿。

为了让后级处理的方便性，本实施例选择让垂直同步信号VS的上升沿跟有效显示区域的第一条线的相对位置是固定。但由于垂直消隐块是变化的，在时间轴上只有看到有效显示区域的之后再回去定位垂直同步信号VS的上升沿才行。于是本实施例设计采用了追踪每帧的第一个消隐区结束标志BE，将第一个消隐区结束标志BE作为垂直同步信号VS的上升沿拉起的参考，并同时拉起水平同步信号HS的上升沿，保证水平同步信号HS的上升沿跟垂直同步信号VS的上升沿对齐，其实现方式如下图7所示。

从图7可以看到，当第0帧的第一个消隐区结束标志BE到达后，经过第二预设时间(BE2VSDelay)的硬件电路反应时间，拉起垂直同步信号VS的上升沿并同时将水平同步信号HS的上升沿也同步拉起。需要说明的是，第二预设时间是硬件电路的反应时间，是客观存在的，其数值可以根据实际情况自行设定。

S140：基于数据流时钟信号、水平同步信号的上升沿、垂直同步信号的上升沿和主数据流属性参数确定控制画面显示的时序格式信号组。

其中，控制画面显示的时序格式信号组包括水平同步信号HS、垂直同步信号VS、数据有效信号DEN、像素信号和数据流时钟信号；水平同步信号HS、垂直同步信号VS与视频信号中的每一帧内出现的第一个消隐区结束标志BE对齐。

可选地，当确定水平同步信号HS的上升沿和垂直同步信号VS的上升沿后，将水平同步信号HS以第一预设周期和第一预设有效长度重复发起，直至确定视频信号中本帧内最后一个消隐区结束标志BE；当确定视频信号中每帧的第一个消隐区结束标志BE到达时，经过第一预设时间BE2VSdelay+H-Start后确定数据有效信号DEN的上升沿，并将数据有效信号DEN以第二预设周期和第二预设有效长度重复发起，直至确定视频信号中本帧内最后一个消隐区结束标志BE。

其中，第一预设周期、第一预设有效长度、第二预设周期和第二预设有效长度是根据数据流时钟信号和MSA参数确定的。

需要说明的是，控制画面显示的时序格式信号组中数据有效信号的高电平区行数是少于水平同步信号HS的高电平区行数的。

继续参阅图7，当垂直同步信号VS的上升沿和水平同步信号HS的上升沿同步拉起，直到下一帧第1帧的第一个消隐区结束标志BE到达之前，水平同步信号HS跟数据有效信号DEN都以固定长度(基于数据流时钟信号和MSA参数确定)发起，当下一帧第1帧出现第一个消隐区结束标志BE，同步垂直同步信号VS的上升沿和水平同步信号HS的上升沿以对齐第一个消隐区结束标志BE位置，如此往复。

进一步地，当确定视频信号中每帧的第一个消隐区结束标志BE到达时，经过第一预设时间后确定数据有效信号DEN的上升沿，并将数据有效信号DEN以第二预设周期和第二预设有效长度重复发起，直至确定视频信号中本帧内最后一个消隐区结束标志BE，包括：

当确定视频信号中每帧的第一个消隐区结束标志BE到达时，将视频信号中的图片数据存储到缓存模块FIFO，其中，缓存模块FIFO缓存图片数据的耗时为第一预设时间BE2VSdelay+H-Start；响应于数据有效信号DEN的上升沿，图片数据从缓存模块FIFO中读取。

在一些实施例中，缓存模块FIFO的缓存深度大于图片数据深度；其中，图片数据深度是根据图片数据、第一预设时间和数据流时钟确定的。

请参阅图8，图8是图7中垂直同步信号VS附近的时序细节示意图图。将垂直同步信号VS上升沿附近区域放大来看，第0帧的第一个消隐区结束标志BE到达后紧跟着图片的第一行数据，图片数据是绝对不能丢失的，此时图片数据直接进缓存模块FIFO，当经过一个BE2VSdelay+H-Start时间后，数据有效信号DEN发起便开始从缓存模块FIFO中读取数据送出，此时缓存模块FIFO的数据量为填充柱体，其要缓存的数据深度需要的时间为BS2VSdelay+H-start，这个时间非常短，只有几十到一百多个pixel等级，这个时间也就是数据在本模块中的延迟量，以为600M的数据流时钟信号计算BS2VS delay 1pixel以及H-Start100pixel计，延迟为0.168us，这个延迟时间是已经非常的小了，完全可以满足数据低延迟的需求。缓存模块FIFO的大小至少要大于缓存数据大小，例如设置为缓存数据大小的1.2～2.5倍。

优选地，缓存模块FIFO的大小可设计为缓存数据大小的2倍，即本实施例中可以选在大于200pixels深度。

此外，第一时间周期H-Total和第二时间周期H-Width需要设定为固定常量。由于AMD free-sync信号特征可知，由于MSA参数不能作为重建的参考，因此，基于数据流时钟信号、水平同步信号HS的上升沿、垂直同步信号VS的上升沿和主数据流属性参数确定控制画面显示的时序格式信号组，还包括：

基于第一测量周期x和时间系数Mvid/Nvid确定同一帧内相邻的两个消隐区开始标志BS之间的第一时间周期H-Total；其表达式为：

H-total＝x*Mvid/Nvid；

其中，第一测量周期x为基于链接时钟信号对同一帧内相邻的两个消隐区开始标志BS之间的时间长度进行测量的周期。

基于第二测量周期y和时间系数Mvid/Nvid确定本第一时间周期内消隐区结束标志BE和下一个第一时间周期内消隐区开始标志BS之间的第二时间周期H-Width；其表达式为：

H-width＝y*Mvid/Nvid；

其中，第二测量周期y为基于链接时钟信号对本第一时间周期内消隐区结束标志BE和下一个第一时间周期内消隐区开始标志BS之间的时间长度进行测量的周期。

第一时间周期H-Total等于第二时间周期H-Width和第三时间周期H-Blank之和，即：

H-Total＝H-Width+H-Blank。

其中，第三时间周期H-Blank为同一个第一时间周期内消隐区开始标志BS和消隐区结束标志BE之间的时间长度；第二时间周期H-Width与数据有效信号DEN的第二预设有效长度相等。

此外，还需要考虑计算上的误差以及时序的特征，第一时间周期H-Total跟第二时间周期H-Width为4的倍数(除去1366x768)，在结合MSA参数中H-width跟量测计算结果之间的差值综合得出实际设定的第一时间周期H-Total跟第二时间周期H-width参数。

在一些实施例中，基于链接时钟信号确定数据流时钟信号的步骤，具体包括：

基于追踪信号将消隐区结束标志BE和水平同步信号HS在时间轴上的位置进行比较，并根据比较结果调整数据流时钟信号。

进一步地，基于追踪信号将消隐区结束标志BE和水平同步信号HS在时间轴上的位置进行比较，并根据比较结果调整数据流时钟信号的步骤，具体包括：

若水平同步信号HS的出现时间晚于消隐区结束标志BE的出现时间，则将数据流时钟信号的频率加快；若水平同步信号HS的出现时间早于消隐区结束标志BE的出现时间，则将数据流时钟信号的频率减慢。请参阅图9，图9是本发明数据流时钟信号一实施例的时序示意图。

如图9所示，若能保证原始的每帧的第一个消隐区结束标志BE跟每帧的第一个消隐区结束标志BE之间的时间周期跟参考数据流时钟信号重造的控制画面显示的时序格式信号组中的水平同步信号HS与水平同步信号HS之间的周期能够相等，也就是达到了目的。

事实上，由于锁相环模块的压控振荡器的灵敏度限制，电路上不可能真的做到完全相等，但可以做到一个动态相等，也就是在一段时间内的平均周期相等，再借助于缓冲模块来缓冲频率上的动态漂移，让缓冲模块中缓存的数据呈现一个上下波动，只要维持不发生上溢或者下溢即达成动态平衡。

结合图4和图9，本实施例是将消隐区结束在时间轴上出现的位置产生消隐区结束标志BE信号，由于水平同步信号HS的上升沿是跟消隐区结束标志BE对齐的，即只需要在消隐区结束标志BE所在的区域进行追踪即可，所以需要将消隐区结束标志BE所在的区域框出一个追踪信号，在追踪信号有效区域内，让消隐区结束标志BE跟HS信号在时间轴上的位置比较。

例如，若水平同步信号脉冲HE’后于消隐区结束标志脉冲BE’出现，表示数据流时钟信号偏慢，需要加速，频率跟踪模块的鉴频鉴相器通过量测得到两者之间的偏差时间用δ值(delta value)计数，并立起Up＝1，down＝0的控制信号送给调制器，调制器根据该控制信号结合δ值算出影响锁相环模块中压控振荡器改变频率的参数，并将新的参数发送至到锁相环模块，以使锁相环模块产生新的数据流时钟信号频率。

其中，水平同步信号脉冲HS’是基于水平同步信号HS和DIV参数获得的；消隐区结束标志脉冲BE’是基于消隐区结束标志号BE和DIV参数获得的。具体地，BE’＝BE/DIV；HS’＝HS/DIV。

当新产生的频率重造出的下一个水平同步信号HS跟下一个消隐区结束标志BE进行比较，继续用前述的方法得到锁相环模块是要加快还是放慢的新的参数，如此循环下去，就可以维持实际输出的水平同步信号HS的周期跟消隐区结束标志BE的周期为一个平均的动态平衡效果而达成重造的数据流时钟信号跟源装置原始的频率基本相等。

此外，电路实现上，垂直同步信号VS跟水平同步信号HS只会在每一帧开始(追踪的帧内第一个消隐区结束标志BE对齐)，其后H-Start，H-Total，H-width是用固定参数用数据流时钟信号数出来，这就保证了H-Start是固定的，也及数据有效信号DEN相对水平同步信号HS的上升沿是固定长度，同时H-total也是固定长度，从而达到H-Start，H-Total以数据流时钟信号计数下没有抖动现象。

从图8看到，垂直同步信号VS的同步脉冲包住了图片的第一行数据的数据有效信号DEN，垂直同步信号VS的脉冲宽度可设置为一条图片数据或者多条图片数据，这要求后级显示系统支持这种时序格式才行。

从图7中看到，视频信号的解码电路可以追踪源装置每一帧画面中的第一个消隐区结束标志BE作为垂直同步信号VS生成的位置，当源装置调整垂直消隐块大小其本质是在调整下一帧中第一个消隐区结束标志BE出现的位置，所以该垂直同步信号VS的生成机制自然伴随了源装置垂直消隐块的变化特征，这也让控制模块生成的控制画面显示的时序格式信号组中的垂直同步信号VS能对齐源装置的信号变化。

本发明还提供一种电子设备，在本实施例中，电子设备可以包括上述任一种所述视频信号的解码电路。其步骤和原理在上述方法已详细介绍，在此不再赘述。

另一方面，本发明还提供一种非暂态计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现以执行上述各方法提供的视频信号的解码方法，其步骤和原理在上述方法已详细介绍，在此不再赘述。

以上所描述的电路实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性的劳动的情况下，即可以理解并实施。

通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到各实施方式可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件。基于这样的理解，上述技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在计算机可读存储介质中，如ROM/RAM、磁碟、光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行各个实施例或者实施例的某些部分所述的方法。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (14)

1.一种视频信号的解码电路，其特征在于，包括接口模块、锁相环模块和控制模块；其中，所述接口模块分别与所述锁相环模块和所述控制模块连接；所述锁相环模块与所述控制模块连接；

所述接口模块用于获得视频信号和链接时钟信号；

所述锁相环模块用于获得所述链接时钟信号，并根据所述链接时钟信号生成数据流时钟信号；

所述控制模块用于获得所述视频信号和所述数据流时钟信号，确定所述视频信号中的每帧的第一个消隐区结束标志，根据所述每帧的第一个消隐区结束标志确定水平同步信号的上升沿和垂直同步信号的上升沿，并基于所述数据流时钟信号、所述水平同步信号的上升沿、所述垂直同步信号的上升沿和主数据流属性参数确定控制画面显示的时序格式信号组；

其中，所述控制画面显示的时序格式信号组包括水平同步信号、垂直同步信号、数据有效信号、像素信号和数据流时钟信号；所述水平同步信号、所述垂直同步信号与所述视频信号中的每一帧内出现的第一个消隐区结束标志对齐。

2.根据权利要求1所述的视频信号的解码电路，其特征在于，所述控制模块包括时序发生模块和缓存模块；所述时序发生模块和所述缓存模块连接；

所述时序发生模块用于获得所述视频信号和所述数据流时钟信号，确定所述视频信号中的每帧的第一个消隐区结束标志，根据所述每帧的第一个消隐区结束标志确定水平同步信号的上升沿和垂直同步信号的上升沿，根据所述数据流时钟信号和所述主数据流属性参数确定所述水平同步信号和数据有效信号；最后输出所述水平同步信号、所述垂直同步信号、所述数据有效信号和所述数据流时钟信号；

所述缓存模块用于响应所述视频信号中的每帧的第一个消隐区结束标志时，写入所述视频信号中的图片数据；响应所述数据有效信号时，读出所述图片数据作为所述像素信号。

3.根据权利要求1所述的视频信号的解码电路，其特征在于，还包括测量模块，其中所述测量模块分别与所述接口模块和所述控制模块连接；

所述测量模块用于基于所述链接时钟信号测量所述视频信号的周期信息，其中，所述周期信号用于确定所述水平同步信号和所述数据有效信号。

4.根据权利要求1所述的视频信号的解码电路，其特征在于，还包括频率跟踪模块，其中，所述频率跟踪模块分别与所述接口模块、所述锁相环模块和所述控制模块连接；

所述频率跟踪模块包括鉴频鉴相器和调制器；

所述调制器分别连接所述鉴频鉴相器和所述锁相环模块；所述鉴频鉴相器用于将消隐区结束标志和水平同步信号在时间轴上的位置进行比较，所述调制器用于根据所述鉴频鉴相器的比较结果调整数据流时钟信号，以使所述数据流时钟信号与发送所述视频信号的源装置的初始数据流时钟信号动态相等。

5.根据权利要求1所述的视频信号的解码电路，其特征在于，还包括辅助数据包模块，所述辅助数据包模块与所述接口模块连接；

所述辅助数据包模块用于接收并保存符合预设条件的辅助数据包数据，实时监控接收到的辅助数据包数据的变化情况。

6.一种视频信号的解码方法，其特征在于，包括：

获得视频信号和链接时钟信号；

基于所述链接时钟信号确定数据流时钟信号；

确定所述视频信号中的每帧的第一个消隐区结束标志，并根据所述每帧的第一个消隐区结束标志确定水平同步信号的上升沿和垂直同步信号的上升沿；

基于所述数据流时钟信号、所述水平同步信号的上升沿、所述垂直同步信号的上升沿和主数据流属性参数确定控制画面显示的时序格式信号组；

其中，所述控制画面显示的时序格式信号组包括水平同步信号、垂直同步信号、数据有效信号、像素信号和数据流时钟信号；所述水平同步信号、所述垂直同步信号与所述视频信号中的每一帧内出现的第一个消隐区结束标志对齐。

7.根据权利要求6所述的视频信号的解码方法，其特征在于，所述基于所述数据流时钟信号、所述水平同步信号的上升沿、所述垂直同步信号的上升沿和主数据流属性参数确定控制画面显示的时序格式信号组，包括：

当确定所述水平同步信号的上升沿和所述垂直同步信号的上升沿后，将所述水平同步信号以第一预设周期和第一预设有效长度重复发起，直至确定所述视频信号中下一帧的第一个消隐区结束标志；

当确定所述视频信号中每帧的第一个消隐区结束标志到达时，经过第一预设时间后确定所述数据有效信号的上升沿，并将所述数据有效信号以第二预设周期和第二预设有效长度重复发起，直至确定所述视频信号中本帧内最后一个消隐区结束标志；

其中，所述第一预设周期、所述第一预设有效长度、所述第二预设周期和所述第二预设有效长度是根据所述数据流时钟信号和所述主数据流属性参数确定的。

8.根据权利要求7所述的视频信号的解码方法，其特征在于，所述当确定所述视频信号中每帧的第一个消隐区结束标志到达时，经过第一预设时间后确定所述数据有效信号的上升沿，并将所述数据有效信号以第二预设周期和第二预设有效长度重复发起，直至确定所述视频信号中本帧内最后一个消隐区结束标志，包括：

当确定所述视频信号中每帧的第一个消隐区结束标志到达时，将所述视频信号中的图片数据存储到缓存模块，其中，所述缓存模块缓存所述图片数据的耗时为所述第一预设时间；

响应于所述数据有效信号的上升沿，所述图片数据从所述缓存模块中读取。

9.根据权利要求8所述的视频信号的解码方法，其特征在于，所述缓存模块的缓存深度大于图片数据深度；其中，所述图片数据深度是根据所述图片数据、所述第一预设时间和所述数据流时钟确定的。

10.根据权利要求7所述的视频信号的解码方法，其特征在于，所述基于所述数据流时钟信号、所述水平同步信号的上升沿、所述垂直同步信号的上升沿和主数据流属性参数确定控制画面显示的时序格式信号组，还包括：

基于第一测量周期和时间系数确定同一帧内相邻的两个消隐区开始标志之间的第一时间周期；其中，所述第一测量周期为基于链接时钟信号对同一帧内相邻的两个消隐区开始标志之间的时间长度进行测量的周期；

基于第二测量周期和时间系数确定本第一时间周期内消隐区结束标志和下一个第一时间周期内消隐区开始标志之间的第二时间周期；其中，所述第二测量周期为基于链接时钟信号对本第一时间周期内消隐区结束标志和下一个第一时间周期内消隐区开始标志之间的时间长度进行测量的周期；

其中，第一时间周期等于所述第二时间周期和第三时间周期之和，所述第三时间周期为同一个第一时间周期内消隐区开始标志和消隐区结束标志之间的时间长度；所述第二时间周期与所述数据有效信号的第二预设有效长度相等。

11.根据权利要求6所述的视频信号的解码方法，其特征在于，所述基于所述链接时钟信号确定所述数据流时钟信号，包括：

基于追踪信号将消隐区结束标志和水平同步信号在时间轴上的位置进行比较，并根据比较结果调整数据流时钟信号。

12.根据权利要求11所述的视频信号的解码方法，其特征在于，所述基于追踪信号将消隐区结束标志和水平同步信号在时间轴上的位置进行比较，并根据比较结果调整数据流时钟信号，包括：

若所述水平同步信号的出现时间晚于消隐区结束标志的出现时间，则将所述数据流时钟信号的频率加快；

若所述水平同步信号的出现时间早于消隐区结束标志的出现时间，则将所述数据流时钟信号的频率减慢。

13.一种电子设备，其特征在于，包括如权利要求1至5任一项所述的视频信号的解码电路。

14.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现如权利要求6至12任一项所述的视频信号的解码方法的步骤。

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