CN115810612B - 半导体结构、存储器及裂纹测试方法 - Google Patents

Abstract

本公开实施例提供一种半导体结构、存储器及裂纹测试方法，所述半导体结构包括：穿硅通孔，贯穿基底；保护结构，包括：导电的第一测试环和导电的第二测试环，均围绕所述穿硅通孔设置，且与所述穿硅通孔电绝缘；第一介质层，位于所述第一测试环和所述第二测试环之间，用于电隔离所述第一测试环和所述第二测试环；第一连接层，位于所述第一介质层内，电连接所述第一测试环和所述第二测试环。

Description

半导体结构、存储器及裂纹测试方法

技术领域

本公开涉及半导体技术领域，涉及但不限于一种半导体结构、存储器及裂纹测试方法。

背景技术

随着半导体技术的发展，集成电路的特征尺寸不断缩小，器件互连密度不断提高。传统的二维封装已经不能满足业界的需求，因此基于穿硅通孔(Through Silicon Via，TSV)技术的垂直互连叠层封装方式，以其短距离互连和高密度集成的关键技术优势，逐渐引领了封装技术发展的趋势。

由于穿硅通孔贯穿整个晶圆，因此，穿硅通孔会对设置在该晶圆上、且位于该穿硅通孔附近的结构造成影响，可能会降低形成的器件性能。并且，目前并没有能有效测试穿硅通孔对附近的结构造成影响的方式。

发明内容

有鉴于此，本公开实施例提供一种半导体结构、存储器及裂纹测试方法。

根据本公开实施例的第一方面，提供一种半导体结构，包括：

穿硅通孔，贯穿基底；

保护结构，包括：

导电的第一测试环和导电的第二测试环，均围绕所述穿硅通孔设置，且与所述穿硅通孔电绝缘；

第一介质层，位于所述第一测试环和所述第二测试环之间，用于电隔离所述第一测试环和所述第二测试环；

第一连接层，位于所述第一介质层内，电连接所述第一测试环和所述第二测试环。

在一些实施例中，所述保护结构还包括：

导电的第三测试环，垂直贯穿所述基底，围绕所述穿硅通孔设置，且位于所述第二测试环和所述穿硅通孔之间，所述第三测试环的端部包括第三触点；

第二连接层，位于所述第二测试环和所述第三测试环之间，电连接所述第二测试环和所述第三测试环；其中，在垂直于所述基底的方向上，所述第二连接层位于所述第三触点与所述第一连接层之间。

在一些实施例中，所述保护结构包括N个所述第三测试环和N个所述第二连接层；其中，第1个所述第三测试环至第(N-1)个所述第三测试环，位于所述第二测试环与第N个所述第三测试环之间，N为大于1的正整数；

第1个所述第二连接层，电连接所述第二测试环和第1个第三测试环；

第K个所述第二连接层，电连接第K个所述第三测试环和第(K+1)个所述第三测试环；其中，K为小于N的正整数。

在一些实施例中，所述第一连接层，电连接所述第一测试环、所述第二测试环和所述第三测试环。

在一些实施例中，在平行于所述基底所在平面的方向，

所述第一测试环的截面形状包括：正多边形或者圆环形；

所述第二测试环的截面形状包括：正多边形或者圆环形；其中，所述第一测试环的截面形状对称中心与所述第二测试环的截面形状对称中心重合；

所述穿硅通孔的截面中心覆盖所述第一测试环截面形状的对称中心。

根据本公开实施例的第二方面，提供一种存储器，包括：

如本公开实施例第一方面任一项所述的半导体结构；其中，所述基底包括衬底和覆盖所述衬底的绝缘层；

存储元件，设置于所述绝缘层中。

在一些实施例中，所述存储器还包括：

导电的互连结构，与所述存储元件电连接；

其中，所述互连结构与所述保护结构同时形成。

在一些实施例中，所述存储器还包括：

晶体管，位于所述衬底表面；

所述保护结构的一端与所述晶体管的栅极电连接，所述保护结构的另一端用于接收外部电信号。

在一些实施例中，所述保护结构的另一端接地。

在一些实施例中，所述衬底包括：

切割道，位于相邻的两个存储芯片区域之间；

多个所述半导体结构，等间距设置在所述切割道内。

根据本公开实施例的第三方面，提供一种裂纹测试方法，应用于测试如本公开实施例第一方面任一项所述的半导体结构，所述裂纹测试方法包括：

提供所述半导体结构；

向所述第一测试环端部的第一触点和所述第二测试环端部的第二触点提供第一电信号，确定所述保护结构中与所述第一触点及所述第二触点电连接的第一路径的第一电学参数；

当所述第一电学参数指示所述第一路径导通时，确定所述穿硅通孔没有出现裂纹；

当所述第一电学参数指示所述第一路径未导通时，确定所述穿硅通孔出现裂纹。

在一些实施例中，所述保护结构还包括导电的第三测试环和第二连接层，所述第二连接层电连接所述第二测试环和所述第三测试环；

所述裂纹测试方法还包括：

向所述第二触点和所述第三测试环端部的第三触点提供第二电信号，确定所述保护结构中与所述第二触点及所述第三触点电连接的第二路径的第二电学参数；

当所述第一电学参数指示所述第一路径导通，且所述第二电学参数指示所述第二路径导通时，确定所述穿硅通孔没有出现裂纹；

当所述第一电学参数指示所述第一路径未导通时，确定所述穿硅通孔在相对靠近所述第一连接层的第一区域出现裂纹；

当所述第二电学参数指示所述第二路径未导通时，确定所述穿硅通孔在相对靠近所述第二连接层的第二区域出现裂纹。

在一些实施例中，所述保护结构还包括导电的第三测试环和第二连接层，所述第一连接层电连接所述第一测试环、所述第二测试环以及所述第三测试环；

所述裂纹测试方法还包括：

向所述第二触点和所述第三测试环端部的第三触点提供第二电信号，确定所述保护结构中与所述第二触点及所述第三触点电连接的第二路径的第二电学参数；

当所述第一电学参数指示所述第一路径导通，且所述第二电学参数指示所述第二路径导通时，确定所述穿硅通孔没有出现裂纹；

当所述第一电学参数指示所述第一路径未导通，且所述第二电学参数指示所述第二路径导通时，确定所述穿硅通孔靠近所述第一测试环和所述第二测试环之间的第一连接层的区域出现裂纹；

当所述第一电学参数指示所述第一路径导通，且所述第二电学参数指示所述第二路径未导通时，确定所述穿硅通孔靠近所述第一测试环和所述第二测试环之间的第一连接层的区域出现裂纹。

在一些实施例中，所述第一电学参数和所述第二电学参数包括以下至少之一：电阻；电流；电压差。

本公开实施例提供的半导体结构，通过设置围绕穿硅通孔的保护结构，保护结构能够起到对穿硅通孔局部进行应力释放的作用。而且，保护结构还能起到隔绝应力的作用，具体地，保护结构能够隔绝穿硅通孔与保护结构外围的结构之间的应力传递，减少穿硅通孔与外围的结构之间的应力相互影响，对于穿硅通孔和该外围的结构起到一定的保护作用，有利于保证形成的器件质量较好。

此外，由于保护结构中导电的第一测试环以及第二测试环，均与穿硅通孔电绝缘，且位于第一介质层中的第一连接层电连接第一测试环和第二测试环，可通过向第一测试环端部的第一触点和第二测试环端部的第二触点提供第一电信号，确定保护结构中与第一触点及第二触点电连接的第一路径的第一电学参数，并根据第一电学参数确定穿硅通孔是否出现裂纹，测量方式简单快捷。

再者，由于保护结构包括的第一测试环和第二测试环导电，因此，当第一测试环和第二测试环接地时，第一测试环和第二测试环还能对穿硅通孔进行电磁屏蔽。

附图说明

在附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。

图1a是根据一示例性实施例示出的一种半导体结构的俯视图；

图1b是根据一示例性实施例示出的一种半导体结构的局部截面示意图；

图2a是根据一示例性实施例示出的另一种半导体结构的俯视图；

图2b是根据一示例性实施例示出的另一种半导体结构的局部截面示意图；

图3是根据一示例性实施例示出的一种存储器的示意图；

图4是根据一示例性实施例示出的一种裂纹测试方法的流程图；

图5是根据一示例性实施例示出的一种裂纹测试方法的示意图；

图6a和图6b是根据一示例性实施例示出的另一种裂纹测试方法的示意图；

图7a和图7b是根据一示例性实施例示出的又一种裂纹测试方法的示意图；

图8是根据一示例性实施例示出的又一种裂纹测试方法的示意图。

具体实施方式

下面将结合附图和实施例对本公开的技术方案进一步详细阐述。虽然附图中显示了本公开的示例性实施方法，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻的理解本公开，并且能将本公开的范围完整的传达给本领域的技术人员。

在下列段落中参照附图以举例方式更具体的描述本公开。根据下面说明和权利要求书，本公开的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本公开实施例的目的。

可以理解的是，本公开中的“在……上”、“在……之上”和“在……上方”的含义应当以最宽方式被解读，以使得“在……上”不仅表示其“在”某物“上”且其间没有居间特征或层(即直接在某物上)的含义，而且还包括在某物“上”且其间有居间特征或层的含义。

在本公开实施例中，术语“A与B相连”包含A、B两者相互接触地A与B相连的情形，或者A、B两者之间还间插有其他部件而A非接触地与B相连的情形。

在本公开实施例中，术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。

在本公开实施例中，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构厚度的均质或非均质连续结构的区域。例如，层可位于连续结构的顶表面和底表面之间，或者层可在连续结构顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。层可以包括多个子层。例如，互连层可包括一个或多个导体和接触子层(其中形成互连线和/或过孔触点)、以及一个或多个电介质子层。

需要说明的是，本公开实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。

相关技术中，为了实现芯片的三维堆叠，可设置贯穿衬底的穿硅通孔来实现上下两个芯片之间的电连接。通常，穿硅通孔中填充的为导电金属，例如，金属铜或者金属钨等。但是，穿硅通孔所产生的应力和电场会对设置在该穿硅通孔附近的器件性能产生不利影响，尤其是当穿硅通孔的尺寸较大时。

例如，以穿硅通孔中填充的是铜为例，当硅衬底的温度发生变化时，由于硅衬底和铜的热膨胀系数不匹配，容易使得穿硅通孔对周围的硅衬底产生拉伸应力或者压缩应力。该拉伸应力或者压缩应力的大小，与离穿硅通孔之间的距离成反比，该拉伸应力或者压缩应力会使得设置在穿硅通孔周围的器件的至少部分结构(例如，MOS晶体管沟道区)的晶格常数发生变化，从而改变载流子的迁移率，对器件的电学性能产生不利影响。

并且，当由于该应力导致穿硅通孔周围的绝缘材料产生裂纹时，穿硅通孔包括的导电材料可能通过裂纹发生扩散，甚至出现穿硅通孔通过裂纹扩散至与周围的器件电连接的情况，导致存储器发生短路，降低存储器质量与可靠性。

有鉴于此，本公开实施例提供一种半导体结构100。参照图1a和图1b所示，半导体结构100包括：

穿硅通孔110，贯穿基底120；

保护结构130，包括：

导电的第一测试环131和导电的第二测试环132，均围绕穿硅通孔110设置，且与穿硅通孔110电绝缘；

第一介质层133，位于第一测试环131和第二测试环132之间，用于电隔离第一测试环131和第二测试环132；

第一连接层134，位于第一介质层133内，电连接第一测试环131和第二测试环132。

示例性地，穿硅通孔110可沿第一方向贯穿基底120。参照图1b所示，第一方向可包括平行于Z轴的方向。穿硅通孔110的组成材料可包括导电材料，例如，铜或钨等。

在一些实施例中，穿硅通孔110的组成材料还包括阻挡层，设置于导电材料与基底120之间，用于阻挡导电材料向基底120扩散。所述阻挡层的组成材料可以包括金属氮化物，例如氮化钛和/或氮化钽。所述阻挡层的组成材料也可以包括氧化物，例如氧化硅和/或氮氧化硅。

基底120的组成材料可包括：半导体衬底，该半导体衬底的组成材料可包括：硅、绝缘体上硅(SOI)或者绝缘体上层叠硅(SSOI)等。如图1b所示，该半导体衬底上可以被定义有源区(Active Area，AA)。

基底120的组成材料也可包括：介质材料，例如，二氧化硅或者正硅酸乙酯(TEOS)等。

第一测试环131的组成材料与第二测试环132的组成材料可相同。例如，第一测试环131和第二测试环132的组成材料可包括：铜或者钨。

参照图1b所示，第一测试环131的端部可包括：第一触点1311，用于接收向第一测试环131施加的电信号。第二测试环132的端部可包括：第二触点1321，用于接收向第二测试环132施加的电信号。

参照图1a所示，第二测试环132可设置于第一测试环131与穿硅通孔110之间。需要强调的是，第二测试环132与穿硅通孔110之间存在一定的间隙，该间隙内填充有介质材料，以电隔离第二测试环132与穿硅通孔110。

结合图1a和图1b所示，在半导体结构100中，当穿硅通孔110与保护结构130之间因为应力等原因产生裂纹时，裂纹可能沿着第一方向、第二方向或者第三方向进行延伸，第二方向可包括平行于X轴的方向，第三方向可包括平行于Y轴的方向。

当裂纹沿第二方向或第三方向延伸至第二测试环132时，由于第二测试环132的组成材料不同于基底120的组成材料，因此，第二测试环132可以阻挡裂纹进一步沿第二方向或第三方向延伸，如此，保护结构130可以将穿硅通孔110附近的裂纹控制在保护结构130与穿硅通孔110之间的区域内，降低裂纹进一步向保护结构130远离穿硅通孔110的外侧延伸的几率，即对位于保护结构130远离穿硅通孔110的外侧的器件，保护结构130起到了应力保护的作用。

类似地，保护结构130也可以阻挡从远离穿硅通孔110的外侧产生的裂纹向穿硅通孔110进行延伸，即保护结构130也对穿硅通孔110起到了应力保护的作用。

需要强调的是，在垂直于第一方向的平面内，保护结构130的截面形状为闭合图形(例如，矩形、八边形、十二边形、椭圆形或者圆形等)，第一测试环131与第二测试环132的截面形状也为闭合图形，穿硅通孔110被第一测试环131完全围绕，且穿硅通孔110被第二测试环132完全围绕，如此，保护结构130可以起到较好的应力保护作用，并且，能够在该平面内对围绕穿硅通孔110的所有方向均进行裂纹检测，有利于提升裂纹检测的全面性和准确性。

第一介质层133的组成材料可以包括低介电常数的材料，例如，二氧化硅或者正硅酸乙酯等。

第一连接层134的组成材料为导电材料，可包括导电金属，例如，铜或者钨等。参照图1b所示，第一连接层134可基本平行于基底120所在的平面。在一些实施例中，第一连接层134也可与基底120存在一定的夹角。

本公开实施例提供的半导体结构100，通过设置围绕穿硅通孔110的保护结构130，保护结构130能够对穿硅通孔110局部进行应力释放。而且，保护结构130还能起到隔绝应力的作用，具体地，保护结构130能够隔绝穿硅通孔110与保护结构130外围的结构之间的应力传递，减少穿硅通孔110与外围的结构之间的应力相互影响，对于穿硅通孔110和该外围的结构均起到一定的保护作用，有利于保证形成的器件的质量较好。

此外，由于保护结构130中导电的第一测试环131以及第二测试环132分别经介质材料均与穿硅通孔110电绝缘，且位于第一介质层133中的第一连接层134电连接第一测试环131和第二测试环132，可通过向第一测试环131端部的第一触点1311和第二测试环132端部的第二触点1321提供第一电信号，确定保护结构130中与第一触点1311及第二触点1321电连接的第一路径的第一电学参数，并根据第一电学参数确定穿硅通孔110是否出现裂纹，以实现应力检测(即裂纹检测)，测量方式简单快捷。

再者，由于保护结构130包括的第一测试环131和第二测试环132导电，因此，当第一测试环131和第二测试环132接地时，第一测试环131和第二测试环132还能对穿硅通孔110进行电磁屏蔽。

在一些实施例中，参照图2a和图2b所示，保护结构130还包括：

导电的第三测试环135，垂直贯穿基底120，围绕穿硅通孔110设置，且位于第二测试环132和穿硅通孔110之间，第三测试环135的端部包括第三触点1351；

第二连接层136，位于第二测试环132和第三测试环135之间，电连接第二测试环132和第三测试环135；其中，在垂直于基底120的方向上，第二连接层136位于第三触点1351与第一连接层134之间。

第三测试环135的组成材料可包括：铜或者钨。第三触点1351，用于接收向第三测试环135施加的电信号。第三触点1351和第一触点1311，以及第二触点1221例如可以使用相同的材料，例如铝。

第二连接层136的组成材料为导电材料，可包括导电金属，例如，铜或者钨等。参照图2b所示，第二连接层136可基本平行于基底120所在的平面。在一些实施例中，第二连接层136也可与基底120存在一定的夹角。可以理解的是，在垂直于基底120的方向上，第二连接层136只要设置第三触点1351所在平面与第一连接层134所在平面之间即可。

可以理解的是，第三测试环135与第二测试环132之间还可设置有第二介质层(图中未示出)，用于电隔离第三测试环135与第二测试环132。第二介质层的组成材料与第一介质层133的组成材料可相同。

第二连接层136，位于第二介质层中。需要强调的是，第二测试环132与第三测试环135通过第二连接层136电连接。

在一些实施例中，参照图2b所示，第一连接层134，电连接第一测试环131、第二测试环132和第三测试环135。

在另一些实施例中，第一连接层134仅电连接第一测试环131与第二测试环132，而不能电连接第二测试环132与第三测试环135。

需要强调的是，当第一连接层134的设置方式不同时，在第一触点1311、第二触点1321和第三触点1351之间可形成的导电路径不同，因此，利用该半导体结构100进行应力检测(即裂纹检测)的时候，具体的判断条件可能存在差异，本公开会在后续实施例提供的测试方法中进行具体描述。

本公开实施例中，通过设置第三测试环135和第二连接层136，有利于准确定位裂纹产生位置，可提高裂纹测试的准确性。

在一些实施例中，保护结构130包括N个第三测试环135和N个第二连接层136；其中，第1个第三测试环135至第(N-1)个第三测试环135，位于第二测试环132与第N个第三测试环135之间，N为大于1的正整数；

第1个第二连接层136，电连接第二测试环132和第1个第三测试环135；

第K个第二连接层136，电连接第K个第三测试环135和第(K+1)个第三测试环135；其中，K为小于N的正整数。

可以理解的是，当第三测试环135和第二连接层136设置的数量越多，保护结构130所占用的面积就会越大，因此，可根据实际需求确定第三测试环135的设置数量以及第二连接层136的设置数量。

本公开实施例中，通过设置多个第三测试环135和多个第二连接层136，可逐层进行分析，确定出裂纹具体存在于哪两个相邻的第二连接层136之间，和/或，确定出裂纹是否存在于第一连接层134和最近邻的第二连接层136之间，有利于进一步准确定位裂纹产生位置，进一步提高裂纹检测的准确性。

在一些实施例中，在平行于基底120所在平面的方向，

第一测试环131的截面形状包括：正多边形或者圆环形；

第二测试环132的截面形状包括：正多边形或者圆环形；其中，第一测试环131的截面形状对称中心与第二测试环132的截面形状对称中心重合；

穿硅通孔110的截面中心覆盖第一测试环131截面形状的对称中心。

示例性地，在平行于基底120所在平面的方向，当第一测试环131的截面形状为正多边形，且第二测试环132的截面形状也为正多边形时，第一测试环131的截面形状与第二测试环132的截面形状可以不同或者不同。例如，第一测试环131的截面形状可为正方形，第二测试环132的截面形状可为正三角形、正方形、正六边形、正八边形、正十二边形或者圆形等。

需要强调的是，在平行于基底120所在平面的方向，第一测试环131的截面形状与第二测试环132的截面形状没有交点。

优选地，在平行于基底120所在平面的方向，第一测试环131的截面形状与第二测试环132的截面形状相同。由于第一测试环131的截面形状对称中心与第二测试环132的截面形状对称中心重合，如此，第一测试环131与第二测试环132之间各处距离相同。

示例性地，在平行于基底120所在平面的方向，穿硅通孔110的截面形状可包括圆形、正方形或者长方形等。优选地，穿硅通孔110为圆柱形，在平行于基底120所在平面的方向，穿硅通孔110的截面形状为圆形，如此，可降低刻蚀形成该通孔的难度，以及降低向该通孔中填充导电材料形成穿硅通孔110的难度。

在平行于基底120所在平面的方向，由于穿硅通孔110的截面中心覆盖第一测试环131截面形状的对称中心，即穿硅通孔110的截面中心与第一测试环131的截面形状的对称中心重叠，如此，可优化保护结构130布局，减少保护结构130对于基底120面积的占用。

在一些实施例中，在平行于基底120所在平面的方向，第三测试环135的截面形状包括：正多边形或者圆环形；其中，第三测试环135的截面形状对称中心与第二测试环132的截面形状对称中心重合，穿硅通孔110的截面中心与第三测试环135截面形状的对称中心重合。

示例性地，在平行于基底120所在平面的方向，第三测试环135的截面形状，可以不同于第一测试环131的截面形状和/或第二测试环132的截面形状。需要强调的是，在平行于基底120所在平面的方向，第三测试环135的截面形状与第一测试环131的截面形状没有交点，且第三测试环135的截面形状与第二测试环132的截面形状没有交点。

优选地，在平行于基底120所在平面的方向，第一测试环131的截面形状、第二测试环132的截面形状以及第三测试环135的截面形状相同，且第一测试环131、第二测试环132以及第三测试环135的对称中心重合，如此，第三测试环135与第一测试环131之间各处距离相同，且第三测试环135与第二测试环132之间各处距离相同。

图3是根据一示例性实施例示出的一种存储器200的示意图。参照图3所示，存储器200包括：

半导体结构100；其中，基底120包括衬底121和覆盖衬底121的绝缘层122；

存储元件210，设置于绝缘层122中。

示例性地，存储器200包括但不限于：动态随机存取存储器(Dynamic RandomAccess Memory，DRAM)、三维NAND存储器或者相变存储器等。

在存储器200中，半导体结构100中的穿硅通孔110可电连接设置在基底120两侧的功能结构，和/或，半导体结构100中的穿硅通孔110可用于进行裂纹测试。

可以理解的是，当半导体结构100中的穿硅通孔110用于进行裂纹测试时，该半导体结构100为测试结构，其中的穿硅通孔110不起到电连接功能结构的作用。

需要强调的是，存储元件210设置在保护结构130远离穿硅通孔110的外侧，保护结构130位于存储元件210和穿硅通孔110之间。

本公开实施例提供的存储器200，通过设置半导体结构100，半导体结构100中的保护结构130能够起到对穿硅通孔110局部进行应力释放的作用。而且，保护结构130还能起到隔绝应力的作用，具体地，保护结构130能够隔绝穿硅通孔110与保护结构130外围的结构(例如，存储元件210)之间的应力传递，减少穿硅通孔110与外围的结构之间的应力相互影响，对于穿硅通孔110和该外围的结构起到一定的保护作用，有利于保证存储器200的质量较好。

此外，由于保护结构130中的导电的第一测试环131以及第二测试环132，均与穿硅通孔110电绝缘，且位于第一介质层133中的第一连接层134电连接第一测试环131和第二测试环132，可通过向第一测试环131端部的第一触点1311和第二测试环132端部的第二触点1321提供第一电信号，确定保护结构130中与第一触点1311及第二触点1321电连接的第一路径的第一电学参数，并根据第一电学参数确定穿硅通孔110是否出现裂纹，测量方式简单快捷。

需要强调的是，当半导体结构100仅用于进行裂纹测试时，存储器200中还可包括起到与半导体结构100具有相同结构、且用于电连接堆叠设置的结构之间的其他预设结构，该预设结构与作为测试的半导体结构100可以是同时形成的，如此，可根据对该作为测试的半导体结构100的测试结果，反应该预设结构的质量。进一步地，还可根据作为测试的半导体结构100的测试结果，调整后续对该预设结构的制作工艺，以提高形成的上述预设结构的质量，进而提高存储器200的质量。

再者，由于保护结构130包括的第一测试环131和第二测试环132导电，因此，当第一测试环131和/或第二测试环132接地时，保护结构130还能对穿硅通孔110进行电磁屏蔽。

在一些实施例中，存储器200还包括：

导电的互连结构，与存储元件210电连接；

其中，互连结构与保护结构130同时形成。

沿第一方向，导电的互连结构可包括：层叠设置的第一导电接触(PC)、初始金属层(M0)、第二导电接触(CT)、第一金属层(M1)、第一导电通孔(V1)、第二金属层(M2)、第二导电通孔(V2)以及第三金属层(M3)。

参照图1b所示，沿第一方向，第一测试环131可包括依次层叠设置的第一导电接触、第二导电接触、第一金属层、第一导电通孔、第二金属层、第二导电通孔以及第三金属层(即第一触点1311)，第二测试环132可包括依次层叠设置的第一导电接触、第二导电接触、第一金属层、第一导电通孔、第二金属层、第二导电通孔以及第三金属层(即第二触点1321)。

需要强调的是，互连结构、第一测试环131以及第二测试环132中相同的结构同时形成。例如，互连结构中的第一导电接触、第一测试环131中的第一导电接触以及第二测试环132中的第一导电接触同时形成，互连结构中的第二导电接触、第一测试环131中的第二导电接触以及第二测试环132中的第二导电接触同时形成，互连结构中的第一金属层、第一测试环131中的第一金属层以及第二测试环132中的第一金属层同时形成，依次类推，互连结构中的第三金属层、第一测试环131中的第三金属层以及第二测试环132中的第三金属层同时形成。第一连接层134可与互连结构中的初始金属层同时形成。

示例性地，如图1b所示，第一连接层134的一端，可设置于第一测试环131的第一导电接触和第二导电接触之间；第一连接层134的另一端，可设置于第二测试环132的第一导电接触和第二导电接触之间。

在另一些实施例中，第一测试环131的第一导电接触和第二导电接触之间直接接触，第二测试环132的第一导电接触和第二导电接触直接接触，第一连接层134的一端与第一测试环131的第一导电接触和/或第二导电接触接触，第一连接层134的另一端接触与第二测试环132的第一导电接触和/或第二导电接触接触。

在半导体结构100包括第二连接层136时，第二连接层136与互连结构中的第一金属层同时形成。此时，第二连接层136、第一测试环131中的第一金属层以及第二测试环132中的第一金属层同时形成，且第二连接层136、第二连接层136、第一测试环131中的第一金属层以及第二测试环132中的第一金属层可为一体结构。

如此，可在形成互连结构的同时形成保护结构130，相较于在时序上分开形成互连结构和保护结构130，通过同时形成互连结构和保护结构130，可优化工艺步骤，提高效率。

在一些实施例中，存储器200还包括：

晶体管，位于衬底121表面；

保护结构130的一端与晶体管的栅极电连接，保护结构130的另一端用于接收外部电信号。

参照图1b所示，晶体管的栅极(PG)可位于衬底121表面。可通过对衬底121的有源区进行离子注入，形成离子注入阱(Well IMP)。

可以理解的是，上述保护结构130的另一端即为设置有第一触点1311和第二触点1321的一端。当保护结构130包括第三测试环135时，第一触点1311、第二触点1321和第三触点1351位于保护结构130的同一端，因此，上述保护结构130的另一端也为设置有第三触点1351的一端。

在一些实施例中，上述保护结构130的另一端接地。

在一些实施例中，衬底121包括：切割道，位于相邻的两个存储芯片区域之间；多个半导体结构100，等间距设置在切割道内。

可以理解的是，当半导体结构100设置在切割道内时，该半导体结构100仅作为裂纹测试的测试结构。

本公开实施例中，通过将作为裂纹测试的半导体结构100设置在切割道内，可以减少对于基底120表面用于设置存储元件210的有效面积的占用，不会影响存储器200的集成度。

此外，通过在切割道内等间距设置多个半导体结构100，可通过对多个半导体结构100进行测试，获得更为精确的应力检测结果。

图4是根据一示例性实施例示出的一种裂纹测试方法的流程图。该裂纹测试方法可应用于测试如本公开实施例提供的半导体结构100，以测试该半导体结构100中是否存在裂纹。参照图4所示，该裂纹测试方法包括以下步骤：

S100：提供半导体结构；

S110：向第一测试环端部的第一触点和第二测试环端部的第二触点提供第一电信号，确定保护结构中与第一触点及第二触点电连接的第一路径的第一电学参数；

S120：当第一电学参数满足第一预设条件时，确定穿硅通孔没有出现裂纹；

S130：当第一电学参数不满足第一预设条件时，确定穿硅通孔出现裂纹。

S110中，第一路径可包括图5中示出的路径L1，第一电信号可包括电压信号或者电流信号。

S110可包括：向第一触点和第二触点提供预设电压信号，且第一触点和第二触点之间存在电压差，以对第一触点和第二触点之间的路径提供电流信号。或者，S110可包括向第一触点和第二触点提供电流信号。

示例性地，第一电学参数可包括：电压差、电流或者电阻。下面以第一电学参数为电阻为例，进行说明。

S110还可包括：测量第一触点和第二触点之间的电压差。进一步地，可根据提供给第一触点和第二触点的电流信号，以及测量出来的第一触点和第二触点之间的电压差，确定第一触点和第二触点之间的电阻。可以理解的是，当第一触点和第二触点仅通过第一路径连接时，确定出的电阻即为第一路径的电阻。

S120和S130中，以第一电学参数为电压差为例，第一预设条件可包括：第一电学参数小于或等于第一电压差阈值。

以第一电学参数为电阻为例，第一预设条件可包括：第一电学参数小于或等于第一电阻阈值。实际应用中，当穿硅通孔100周围无裂纹时，第一触点和第二触点间的电阻处于某个范围(例如，小于或等于第一电阻阈值)。当穿硅通孔110出现裂纹时，通常裂纹会延伸至保护结构130，导致保护结构130中的至少一个测试环(例如，第一测试环131、第二测试环132或第三测试环135)至少部分断裂，导致测量得到的第一触点和第二触点的电阻变大(例如，大于第一电阻阈值)。

具体地，以图1a示出的半导体结构100为例，当穿硅通孔110出现裂纹时，在平行于衬底121的方向，裂纹延伸至第二测试环132，使得第二测试环132断裂，第一触点1311及第二触点1321之间的第一路径部分或全部断开，此时第一路径的电阻很大，且大于第一电阻阈值。示例性地，当通过电源向第一触点1311提供正电压，向第二触点1321提供负电压，且第一路径导通时，电流可沿第一测试环131、第一连接层134和第二测试环132的方向流通。当第一路径部分断开时，电流依旧可沿第一测试环131、第一连接层134和第二测试环132的方向流通，但此时第一路径的电阻大于第一电阻阈值。当第一路径完全断开时，沿第一测试环131、第一连接层134和第二测试环132无法形成电流通路。

本公开实施例提供的裂纹测试方法，可通过向第一测试环131端部的第一触点1311和第二测试环132端部的第二触点1321提供第一电信号，确定保护结构130中与第一触点1311及第二触点1321电连接的第一路径的第一电学参数，并根据第一电学参数确定穿硅通孔110是否出现裂纹，测量方式简单快捷。

在一些实施例中，保护结构130还包括导电的第三测试环135和第二连接层136，第二连接层136电连接第二测试环132和第三测试环135；

所述裂纹测试方法还包括：

向第二触点1321和第三测试环135端部的第三触点1351提供第二电信号，确定保护结构130中与第二触点1321及第三触点1351电连接的第二路径(例如，图6a中示出的路径L2)的第二电学参数；

当第一电学参数满足第一预设条件，且第二电学参数满足第二预设条件时，确定穿硅通孔110没有出现裂纹；

当第一电学参数不满足第一预设条件时，确定穿硅通孔110在相对靠近第一连接层134的第一区域出现裂纹；

当第二电学参数不满足第二预设条件时，确定穿硅通孔110在相对靠近第二连接层136的第二区域出现裂纹。

示例性地，第二电学参数包括以下至少之一：电阻；电流；电压差。

以第二电学参数是电阻为例，第二预设条件包括：电阻小于第二电阻阈值。

参照图6a和图6b所示，第一区域，包括：半导体结构100位于第一连接层134所在的第一平面与第二连接层136所在的第二平面之间的区域。

第二区域，包括：半导体结构100位于第二连接层136所在的第二平面与第一触点1311和第二触点1321所在的第三平面之间的区域。

可以理解的是，本公开实施例中，第一连接层134并未直接与第三测试环135接触，第一连接层134电连接第一测试环131和第二测试环132，且第二测试环132和第三测试环135并未通过第一连接层134电连接。但是，当第一连接层134与第二连接层136的电连接路径并未断裂时，第一连接层134依旧可以通过第二测试环132以及第二连接层136，实现与第三测试环135的电连接。

类似地，本公开实施例中，第二连接层136并未直接与第一测试环131接触，当第一连接层134与第二连接层136的电连接路径并未断裂时，第二连接层136依旧可以通过第二测试环132和第一连接层134，实现与第一测试环131电连接。

本公开实施例提供的测试方法，可逐层进行分析，进一步确定出裂纹存在的区域，进而进一步提高裂纹检测的准确性。

在一些实施例中，参照图7a和图7b所示，保护结构130还包括导电的第三测试环135和第二连接层136，第一连接层134电连接第一测试环131、第二测试环132以及第三测试环135；所述裂纹测试方法还包括：

向第二触点1321和第三测试环135端部的第三触点1351提供第二电信号，确定保护结构130中与第二触点1321及第三触点1351电连接的第二路径的第二电学参数；

当第一电学参数满足第一预设条件，且第二电学满足第二预设条件时，确定穿硅通孔110没有出现裂纹；

当第一电学参数不满足第一预设条件，且第二电学参数满足第二预设条件时，确定穿硅通孔110靠近第一测试环131和第二测试环132之间的第一连接层134的区域出现裂纹；

当第一电学参数满足第一预设条件，且第二电学参数不满足第二预设条件时，确定穿硅通孔110靠近第一测试环131和第二测试环132之间的第一连接层134的区域出现裂纹。

在一些实施例中，参照图8所示，所述裂纹测试方法还可包括：

向第一触点1311和第三触点1351提供第三电信号，确定保护结构130中与第一触点1311及第二触点1321电连接的第三路径(例如，路径L3)的第三电学参数；

当第三电学参数满足第三预设条件时，确定穿硅通孔110没有出现裂纹；

当第三电学参数不满足第三预设条件时，确定穿硅通孔110出现裂纹。

以第三电学参数是电阻为例，第三预设条件包括：电阻小于第三电阻阈值。

需要强调的是，第一电阻阈值、第二电阻阈值以及第三电阻阈值的取值都可以根据实际情况进行设置。第一电阻阈值、第二电阻阈值以及第三电阻阈值可至少部分相同或者各自不同。

在本公开所提供的实施例中，应该理解到，所揭露的装置、系统与方法，可以通过其他的方式实现。以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (14)

1.一种半导体结构，其特征在于，包括：

穿硅通孔，贯穿基底；

保护结构，包括：

导电的第一测试环和导电的第二测试环，均围绕所述穿硅通孔设置，且与所述穿硅通孔电绝缘；

第一介质层，位于所述第一测试环和所述第二测试环之间，用于电隔离所述第一测试环和所述第二测试环；

第一连接层，位于所述第一介质层内，电连接所述第一测试环和所述第二测试环。

2.根据权利要求1所述的半导体结构，其特征在于，所述保护结构还包括：

导电的第三测试环，垂直贯穿所述基底，围绕所述穿硅通孔设置，且位于所述第二测试环和所述穿硅通孔之间，所述第三测试环的端部包括第三触点；

第二连接层，位于所述第二测试环和所述第三测试环之间，电连接所述第二测试环和所述第三测试环；其中，在垂直于所述基底的方向上，所述第二连接层位于所述第三触点与所述第一连接层之间。

3.根据权利要求2所述的半导体结构，其特征在于，

所述保护结构包括N个所述第三测试环和N个所述第二连接层；其中，第1个所述第三测试环至第(N-1)个所述第三测试环，位于所述第二测试环与第N个所述第三测试环之间，N为大于1的正整数；

第1个所述第二连接层，电连接所述第二测试环和第1个第三测试环；

第K个所述第二连接层，电连接第K个所述第三测试环和第(K+1)个所述第三测试环；其中，K为小于N的正整数。

4.根据权利要求2所述的半导体结构，其特征在于，

所述第一连接层，电连接所述第一测试环、所述第二测试环和所述第三测试环。

5.根据权利要求1所述的半导体结构，其特征在于，在平行于所述基底所在平面的方向，

所述第一测试环的截面形状包括：正多边形或者圆环形；

所述第二测试环的截面形状包括：正多边形或者圆环形；其中，所述第一测试环的截面形状对称中心与所述第二测试环的截面形状对称中心重合；

所述穿硅通孔的截面中心覆盖所述第一测试环截面形状的对称中心。

6.一种存储器，其特征在于，包括：

如权利要求1至5任一项所述的半导体结构；其中，所述基底包括衬底和覆盖所述衬底的绝缘层；

存储元件，设置于所述绝缘层中。

7.根据权利要求6所述的存储器，其特征在于，所述存储器还包括：

导电的互连结构，与所述存储元件电连接；

其中，所述互连结构与所述保护结构同时形成。

8.根据权利要求7所述的存储器，其特征在于，所述存储器还包括：

晶体管，位于所述衬底表面；

所述保护结构的一端与所述晶体管的栅极电连接，所述保护结构的另一端用于接收外部电信号。

9.根据权利要求8所述的存储器，其特征在于，所述保护结构的另一端接地。

10.根据权利要求6所述的存储器，其特征在于，所述衬底包括：

切割道，位于相邻的两个存储芯片区域之间；

多个所述半导体结构，等间距设置在所述切割道内。

11.一种裂纹测试方法，其特征在于，应用于测试如权利要求1至5任一项所述的半导体结构，所述裂纹测试方法包括：

提供所述半导体结构；

向所述第一测试环端部的第一触点和所述第二测试环端部的第二触点提供第一电信号，确定所述保护结构中与所述第一触点及所述第二触点电连接的第一路径的第一电学参数；

当所述第一电学参数满足第一预设条件时，确定所述穿硅通孔没有出现裂纹；

当所述第一电学参数不满足所述第一预设条件时，确定所述穿硅通孔出现裂纹。

12.根据权利要求11所述的裂纹测试方法，其特征在于，所述保护结构还包括导电的第三测试环和第二连接层，所述第二连接层电连接所述第二测试环和所述第三测试环；

所述裂纹测试方法还包括：

向所述第二触点和所述第三测试环端部的第三触点提供第二电信号，确定所述保护结构中与所述第二触点及所述第三触点电连接的第二路径的第二电学参数；

当所述第一电学参数满足所述第一预设条件，且所述第二电学参数满足第二预设条件时，确定所述穿硅通孔没有出现裂纹；

当所述第一电学参数不满足所述第一预设条件时，确定所述穿硅通孔在相对靠近所述第一连接层的第一区域出现裂纹；

当所述第二电学参数不满足所述第二预设条件时，确定所述穿硅通孔在相对靠近所述第二连接层的第二区域出现裂纹。

13.根据权利要求11所述的裂纹测试方法，其特征在于，所述保护结构还包括导电的第三测试环和第二连接层，所述第一连接层电连接所述第一测试环、所述第二测试环以及所述第三测试环；

所述裂纹测试方法还包括：

向所述第二触点和所述第三测试环端部的第三触点提供第二电信号，确定所述保护结构中与所述第二触点及所述第三触点电连接的第二路径的第二电学参数；

当所述第一电学参数满足所述第一预设条件，且所述第二电学参数满足第二预设条件时，确定所述穿硅通孔没有出现裂纹；

当所述第一电学参数不满足所述第一预设条件，且所述第二电学参数满足所述第二预设条件时，确定所述穿硅通孔靠近所述第一测试环和所述第二测试环之间的第一连接层的区域出现裂纹；

当所述第一电学参数满足所述第一预设条件，且所述第二电学参数不满足所述第二预设条件时，确定所述穿硅通孔靠近所述第一测试环和所述第二测试环之间的第一连接层的区域出现裂纹。

14.根据权利要求12或13所述的裂纹测试方法，其特征在于，

所述第一电学参数和所述第二电学参数包括以下至少之一：电阻；电流；电压差。