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KR102803242B1 - 비아 및 배선을 포함하는 반도체 소자 - Google Patents

비아 및 배선을 포함하는 반도체 소자 Download PDF

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KR102803242B1
KR102803242B1 KR1020190096700A KR20190096700A KR102803242B1 KR 102803242 B1 KR102803242 B1 KR 102803242B1 KR 1020190096700 A KR1020190096700 A KR 1020190096700A KR 20190096700 A KR20190096700 A KR 20190096700A KR 102803242 B1 KR102803242 B1 KR 102803242B1
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etch stop
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stop layer
end side
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조윤경
배상우
이화성
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Abstract

비아 및 배선을 포함하는 반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판 상의 하부 배선; 상기 하부 배선 상의 상부 배선; 상기 하부 배선과 상기 상부 배선 사이의 비아를 포함한다. 상기 하부 배선은 서로 대향하는 제1 단부 측면 및 제2 단부 측면을 갖고, 상기 상부 배선은 서로 대향하는 제3 단부 측면 및 제4 단부 측면을 갖고, 상기 비아는 상기 하부 배선의 상기 제2 단부 측면과 인접하는 제1 측면 및 상기 상부 배선의 상기 제3 단부 측면과 인접하는 제2 측면을 갖고, 상기 비아의 상기 제1 측면의 하단과 상기 하부 배선의 상기 제2 단부 측면의 상단 사이의 거리는 상기 비아의 상부면 폭의 1/3 보다 작고, 상기 비아의 상기 제2 측면의 상단과 상기 상부 배선의 상기 제3 단부 측면의 상단 사이의 거리는 상기 비아의 상부면 폭의 1/3 보다 작다.

Description

비아 및 배선을 포함하는 반도체 소자{SEMICONDUCTOR DEVICE INCLUDING VIA AND WIRING}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 특히 비아 및 배선을 포함하는 반도체 소자 및 그 형성 방법에 관한 것이다.
반도체 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 장치의 집적도가 증가되고 있다. 반도체 장치의 고집적화 경향에 따라, 트랜지스터의 크기가 축소되고 있다. 이와 같이 크기가 축소된 트랜지스터와 전기적으로 연결되는 배선들의 크기를 축소시키고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 집적도를 증가시킬 수 있는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 신뢰성을 향상시킬 수 있는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 하부 구조물; 상기 하부 구조물 상의 제1 구조물; 및 상기 제1 구조물 상의 제2 구조물을 포함한다. 상기 하부 구조물은 반도체 기판 상의 소스/드레인 영역 및 게이트 전극, 상기 소스/드레인 영역 및 상기 게이트 전극을 덮는 절연 층 및 상기 절연 층을 관통하며 상기 소스/드레인 영역 및 상기 게이트 전극 중 어느 하나와 전기적으로 연결되는 콘택 플러그를 포함하고, 상기 제1 구조물은 상기 콘택 플러그와 전기적으로 연결되는 제1 비아, 상기 제1 비아와 전기적으로 연결되는 제1 배선; 및 상기 제1 비아 및 상기 제1 배선의 측면을 둘러싸는 제1 절연 구조물을 포함하고, 상기 제1절연 구조물은 제1 하부 식각 정지 층, 상기 제1 하부 식각 정지 층 상의 제1 하부 절연 층, 상기 제1 하부 절연 층 상의 제1 상부 식각 정지 층 및 상기 제1 상부 식각 정지 층 상의 제1 상부 절연 층을 포함하고, 상기 제1 하부 식각 정지 층 및 상기 제1 하부 절연 층은 상기 제1 비아의 측면을 둘러싸고, 상기 제1 상부 식각 정지 층 및 상기 제1 상부 절연 층은 상기 제1 배선의 측면을 둘러싸고, 상기 제1 배선은 서로 대향하는 제1 단부 측면 및 제2 단부 측면을 갖고, 상기 제1 비아는 상기 제1 배선의 상기 제1 단부 측면과 인접하는 제1 측면 및 상기 제1 측면과 대향하는 제2 측면을 갖고, 상기 제2 구조물은 제2 비아, 상기 제2 비아 상에서 상기 제2 비아와 전기적으로 연결되는 제2 배선, 및 상기 제2 비아 및 상기 제2 배선의 측면을 둘러싸는 제2 절연 구조물을 포함하고, 상기 제2 절연 구조물은 제2 식각 정지 층 및 상기 제2 식각 정지 층 상의 제2 절연 층을 포함하고, 상기 제2 절연 층은 상기 제2 배선의 측면을 둘러싸며 상기 제2 비아의 측면 상으로 연장되고, 상기 제2 배선은 서로 대향하는 제3 단부 측면 및 제4 단부 측면을 갖고, 상기 제2 배선의 상기 제3 단부 측면은 상기 제2 배선의 상기 제4 단부 측면 보다 상기 제2 비아에 가깝고, 상기 제2 비아는 상기 제1 배선의 상기 제2 단부 측면과 인접하는 제3 측면 및 상기 제2 배선의 상기 제3 단부 측면과 인접하는 제4 측면을 갖고, 상기 제1 비아의 상기 제1 측면의 상단과 상기 제1 배선의 상기 제1 단부 측면의 하단 사이의 거리는 상기 제2 배선의 상기 제3 단부 측면과 상기 제2 비아의 상기 제4 측면 사이의 거리 보다 작다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 하부 구조물 상의 제1 비아; 제1 비아 상에서 상기 제1 비아와 전기적으로 연결되는 제1 배선; 상기 제1 배선 상에서 상기 제1 배선과 전기적으로 연결되는 제2 비아; 상기 제2 비아 상에서 상기 제2 비아와 전기적으로 연결되는 제2 배선; 상기 제2 배선 상에서 상기 제2 배선과 전기적으로 연결되는 제3 비아; 및 상기 제3 비아 상에서 상기 제3 비아와 전기적으로 연결되는 제3 배선을 포함한다. 상기 제1 배선은 서로 대향하는 제1 단부 측면 및 제2 단부 측면을 갖고, 상기 제2 배선은 서로 대향하는 제3 단부 측면 및 제4 단부 측면을 갖고, 상기 제3 배선은 서로 대향하는 제5 단부 측면 및 제6 단부 측면을 갖고, 상기 제1 비아는 상기 제1 단부 측면과 인접하는 제1 측면, 및 상기 제1 측면과 대향하는 제2 측면을 갖고, 상기 제2 비아는 상기 제1 배선의 상기 제2 단부 측면과 인접하는 제2 측면 및 상기 제2 배선의 상기 제3 단부 측면과 인접하는 제3 측면을 갖고, 상기 제3 비아는 상기 제2 배선의 상기 제4 단부 측면과 인접하는 제4 측면 및 상기 제3 배선의 상기 제5 단부 측면과 인접하는 제4 측면을 갖고, 상기 제1 비아의 상기 제1 측면의 상단과 상기 제1 배선의 상기 제1 단부 측면의 하단 사이의 거리는 상기 제2 배선의 상기 제4 단부 측면의 상단과 상기 제3 비아의 상기 제5 측면의 하단 사이의 거리 보다 작다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판 상의 하부 배선; 상기 하부 배선 상의 상부 배선; 상기 하부 배선과 상기 상부 배선 사이의 비아를 포함한다. 상기 하부 배선은 서로 대향하는 제1 단부 측면 및 제2 단부 측면을 갖고, 상기 상부 배선은 서로 대향하는 제3 단부 측면 및 제4 단부 측면을 갖고, 상기 비아는 상기 하부 배선의 상기 제2 단부 측면과 인접하는 제1 측면 및 상기 상부 배선의 상기 제3 단부 측면과 인접하는 제2 측면을 갖고, 상기 비아의 상기 제1 측면의 하단과 상기 하부 배선의 상기 제2 단부 측면의 상단 사이의 거리는 상기 비아의 상부면 폭의 1/3 보다 작고, 상기 비아의 상기 제2 측면의 상단과 상기 상부 배선의 상기 제3 단부 측면의 상단 사이의 거리는 상기 비아의 상부면 폭의 1/3 보다 작다.
실시예에 따르면, 집적도를 증가시킬 수 있는 비아 및 배선을 포함하는 반도체 소자를 제공할 수 있다. 실시예에 따르면, 신뢰상을 향상시킬 수 있는 비아 및 배선을 포함하는 반도체 소자를 제공할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 일부 구성요소를 나타낸 평면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 3a는 도 2의 "A"로 표시된 부분을 확대한 부분 확대도이다.
도 3b는 도 2의 "B"로 표시된 부분을 확대한 부분 확대도이다.
도 4a는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 부분 확대도이다.
도 4b는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 부분 확대도이다.
도 4c는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 부분 확대도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 단면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 부분 확대도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 단면도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 부분 확대도이다.
도 9는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 단면도이다.
도 10은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 부분 확대도이다.
도 11 내지 도 13은 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 일 예를 나타낸 단면도들이다.
이하에서, "제1", "제2", "제3" 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 "제1 구성요소"는 "제2 구성요소"로 명명될 수 있다.
우선, 도 1, 도 2, 도 3a 및 도 3b를 참조하여 본 발명의 일 실시예에 따른 반도체 소자를 설명하기로 한다. 도 1은 본 발명의 일 실시예에 따른 반도체 소자의 일부 구성요소를 나타낸 평면도이고, 도 2는 도 1의 I-I'선 및 II-II'선을 따라 취해진 영역을 나타낸 단면도이고, 도 3a는 도 2의 "A"로 표시된 부분을 확대한 부분 확대도이고, 도 3b는 도 2의 "B"로 표시된 부분을 확대한 부분 확대도이다.
도 1, 도 2, 도 3a 및 도 3b를 참조하면, 일 실시예에 따른 반도체 소자(1)는 하부 구조물(3), 상기 하부 구조물(3) 상의 제1 구조물(40), 상기 제1 구조물(40) 상의 제2 구조물(62), 및 상기 제2 구조물(62) 상의 제3 구조물(103)을 포함할 수 있다.
상기 하부 구조물(3)은 반도체 기판(5) 및 상기 반도체 기판(5) 상에서 활성 영역(9a)을 한정하는 아이솔레이션 영역(9s)을 포함할 수 있다. 상기 아이솔레이션 영역(9s)은 얕은 트렌치 아이솔레이션 영역(shallow trench isolation region)일 수 있다. 상기 기판(5)은 반도체 기판일 수 있다. 상기 하부 구조물(3)은 상기 활성 영역(9a)과 중첩하며 상기 아이솔레이션 영역(9s) 상으로 연장되는 게이트 구조물(12, 18, 20), 및 상기 게이트 구조물(12, 18, 20) 옆의 상기 활성 영역(9a) 내에 배치되는 소스/드레인 영역(23)을 포함할 수 있다. 상기 게이트 구조물(12, 18, 20)은 차례로 적층된 게이트(12) 및 절연성 캐핑 층(18), 상기 게이트(12) 및 상기 절연성 캐핑 층(18)의 측면들 상의 절연성 스페이서(20)를 포함할 수 있다. 상기 게이트(12)는 게이트 전극(16) 및 상기 게이트 전극(16)의 측면 및 바닥면을 덮은 게이트 유전체(14)를 포함할 수 있다. 따라서, 상기 소스/드레인 영역(23) 및 상기 게이트(12)를 포함하는 트랜지스터(10)가 제공될 수 있다. 상기 트랜지스터(10)는 핀펫(FinFET) 등과 같은 3차원 트랜지스터일 수 있지만, 이에 한정되지 않는다. 예를 들어, 상기 트랜지스터(10)는 나노 와이어를 포함하는 트랜지스터 또는 나노 시트(sheet)를 포함하는 트랜지스터(예를 들어, MBCFET®(Multi Bridge Channel FET)) 일 수 있다.
상기 하부 구조물(3)은 상기 게이트 구조물(12, 18, 20)을 덮는 층간 절연 층(26, 29)을 더 포함할 수 있다. 상기 층간 절연 층(26, 29)은 상기 아이솔레이션 영역(9s) 및 상기 활성 영역(9a) 상의 제1 층간 절연 층(26) 및 상기 제1 층간 절연 층(26) 상의 제2 층간 절연 층(29)을 포함할 수 있다. 일 예에서, 상기 제2 층간 절연 층(29)은 상기 게이트 캐핑 층(18) 상부를 덮을 수 있다.
상기 하부 구조물(3)은 콘택 플러그들(33)을 더 포함할 수 있다. 상기 콘택 플러그들(33)의 각각은 플러그 패턴(37) 및 상기 플러그 패턴(37)의 측면 및 바닥면을 덮는 배리어 층(35)을 포함할 수 있다.
상기 콘택 플러그들(33) 중 어느 하나의 콘택 플러그는 상기 소스/드레인 영역(23) 및 상기 게이트 전극(16)을 덮는 절연 층을 관통하며 상기 소스/드레인 영역(23) 및 상기 게이트 전극(16) 중 어느 하나와 전기적으로 연결될 수 있다. 예를 들어, 상기 콘택 플러그들(33)은 상기 제2 층간 절연 층(29) 및 상기 절연성 캐핑 층(18)을 관통하며 상기 게이트 전극(16)과 전기적으로 연결되는 게이트 콘택 플러그(33a), 및 상기 제1 및 제2 층간 절연 층들(26, 29)을 관통하며 상기 소스/드레인 영역(23)과 전기적으로 연결되는 소스/드레인 콘택 플러그(33b)를 포함할 수 있다.
상기 제1 구조물(40)은 제1 비아(47), 상기 제1 비아(47)와 전기적으로 연결되는 제1 배선(57), 및 상기 제1 비아(47) 및 상기 제1 배선(57)의 측면을 둘러싸는 제1 절연 구조물(64)을 포함할 수 있다.
상기 제1 비아(47)는 제1 비아 갭필 패턴(51) 및 상기 제1 비아 갭필 패턴(51)의 측면 및 하부면을 덮는 제1 비아 배리어 층(49)을 포함할 수 있다. 상기 제1 배선(57)은 제1 배선 갭필 패턴(61) 및 상기 제1 배선 갭필 패턴(61)의 측면 및 하부면을 덮는 제1 배선 배리어 층(59)을 포함할 수 있다. 상기 제1 배선 배리어 층(59)은 상기 제1 배선 갭필 패턴(61)과 상기 제1 비아 갭필 패턴(51) 사이에 개재된 부분을 포함할 수 있다.
일 예에서, 상기 제1 비아 배리어 층(49) 및 상기 제1 배선 배리어 층(59)의 각각은 Ti, Ta, Co, TiN 및 TaN 중 적어도 하나를 포함할 수 있지만, 본 발명의 실시예는 이와 같은 물질 종류에 한정되지 않고 다른 도전성 물질로 대체될 수도 있다. 일 예에서, 상기 제1 비아 갭필 패턴(61) 및 상기 제1 배선 갭필 패턴(61)의 각각은 Al, Cu 및 W 중 적어도 하나를 포함할 수 있지만, 본 발명의 실시예는 이와 같은 물질 종류에 한정되지 않고 다른 도전성 물질로 대체될 수도 있다.
상기 제1절연 구조물(42)은 제1 하부 식각 정지 층(43), 상기 제1 하부 식각 정지 층(43) 상의 제1 하부 절연 층(45), 상기 제1 하부 절연 층(45) 상의 제1 상부 식각 정지 층(53), 및 상기 제1 상부 식각 정지 층(53) 상의 제1 상부 절연 층(55)을 포함할 수 있다.
상기 제1 하부 식각 정지 층(43) 및 상기 제1 하부 절연 층(45)은 상기 제1 비아(47)의 측면을 둘러쌀 수 있다. 상기 제1 상부 식각 정지 층(53) 및 상기 제1 상부 절연 층(55)은 상기 제1 배선(57)의 측면을 둘러쌀 수 있다.
일 예에서, 상기 제1 하부 식각 정지 층(43) 및 상기 제1 상부 식각 정지 층(53)은 고유전체(high-k dielectric)로 형성될 수 있다. 상기 고유전체는 실리콘 질화물 또는 알루미늄 산화물을 포함할 수 있다.
일 예에서, 상기 제1 하부 절연 층(45) 및 상기 제1 상부 절연 층(55)은 실리콘 산화물 또는 저유전체(low-k dielectric)로 형성될 수 있다. 상기 저유전체는 SiOC 물질을 포함할 수 있다.
상기 제1 배선(57)은 서로 대향하는 제1 단부 측면(57S1) 및 제2 단부 측면(57S2)을 가질 수 있고, 상기 제1 비아(47)는 상기 제1 배선(57)의 상기 제1 단부 측면(57S1)과 인접하는 제1 측면(47S1) 및 상기 제1 측면(47S2)과 대향하는 제2 측면(47S2)을 가질 수 있다.
일 예에서, 상기 제1 배선(57)의 길이는 상기 제1 비아(47) 폭의 약50배 이하의 크기일 수 있다. 상기 제1 배선(57)의 길이는 상기 제1 비아(47) 폭의 약 40배 이하의 크기일 수 있다.
일 예에서, 상기 제1 배선(57)의 길이는 상기 제1 단부 측면(57S1)과 상기 제2 단부 측면(57S2) 사이를 따라 측정된 길이일 수 있고, 상기 제1 비아(47)의 폭은 상기 제1 측면(47S1)과 상기 제2 측면(47S2) 사이의 폭일 수 있다.
일 예에서, 상기 제1 비아(47)에서, 하부면의 폭(W1)은 상부면의 폭(W2) 보다 작을 수 있다. 따라서, 상기 제1 비아(47)의 상기 제1 및 제2 측면들(47S1, 47S2)은 경사질 수 있다. 상기 제1 배선(57)에서, 상기 제1 및 제2 단부 측면들(57S1, 57S2)은 경사질 수 있다. 예를 들어, 상기 제1 배선(57)에서, 상기 제1 배선(57)의 상부면과 상기 제1 단부 측면(57S1)은 예각을 형성할 수 있고, 상기 제1 배선(57)의 상부면과 상기 제2 단부 측면(57S2)은 예각을 형성할 수 있다. 따라서, 상기 제1 배선(57)에서, 상부면은 하부면 보다 클 수 있다. 상기 제1 배선(57)의 상부면의 길이는 상기 제1 비아(47) 상부면 폭의 약 50배 이하의 크기일 수 있다.
일 예에서, 상기 제1 비아(47)의 상기 제1 측면(47S1)과 상기 제1 배선(57)의 상기 제1 단부 측면(57S1)은 수직 방향으로 중첩할 수 있다. 상기 수직 방향은 상기 제1 배선(57)의 상부면과 수직한 방향일 수 있다.
상기 제2 구조물(62)은 제2 비아(69), 상기 제2 비아(69) 상에서 상기 제2 비아(69)와 전기적으로 연결되는 제2 배선(79), 및 상기 제2 비아(69) 및 상기 제2 배선(79)의 측면을 둘러싸는 제2 절연 구조물(64)을 포함할 수 있다.
상기 제2 비아(69)의 하부면은 상기 제1 배선(57)의 상부면의 일부와 접촉할 수 있다. 상기 제2 비아(69)는 제2 비아 갭필 패턴(73) 및 상기 제2 비아 갭필 패턴(73)의 하부면 및 측면을 덮는 제2 비아 배리어 층(71)을 포함할 수 있다.
상기 제2 배선(79)은 상기 제2 비아(69)로부터 경계면 없이 연속적으로 연장될 수 있다. 상기 제2 배선(79)은 상기 비아 갭필 패턴(73)으로부터 경계면 없이 연속적으로 연장되는 제2 배선 갭필 패턴(83) 및 상기 제2 비아 배리어 층(71)으로부터 경계면 없이 연속적으로 연장되고 상기 제2 배선 갭필 패턴(83)의 하부면 및 측면 상으로 연장되는 제2 배선 배리어 층(81)을 포함할 수 있다.
상기 제2 비아 배리어 층(71) 및 상기 제2 배선 배리어 층(81)은 일체로 형성될 수 있다. 상기 제2 비아 배리어 층(71) 및 상기 제2 배선 배리어 층(81)은 Ti, Ta, Co, TiN 및 TaN 중 적어도 하나를 포함할 수 있지만, 본 발명의 실시예는 이와 같은 물질 종류에 한정되지 않고 다른 도전성 물질로 대체될 수도 있다.
상기 제2 비아 갭필 패턴(73) 및 상기 제2 배선 갭필 패턴(83)은 일체로 형성될 수 있다. 상기 제2 비아 갭필 패턴(73) 및 상기 제2 배선 갭필 패턴(83)은 Al, Cu 및 W 중 적어도 하나를 포함할 수 있지만, 본 발명의 실시예는 이와 같은 물질 종류에 한정되지 않고 다른 도전성 물질로 대체될 수도 있다.
상기 제2 절연 구조물(64)은 제2 식각 정지 층(65) 및 상기 제2 식각 정지 층(65) 상의 제2 절연 층(67)을 포함할 수 있다. 상기 식각 정지 층(65)은 상기 제2 배선(79)과 이격될 수 있다. 상기 제2 식각 정지 층(65)은 고유전체(high-k dielectric)로 형성될 수 있고, 상기 제2 절연 층(67)은 실리콘 산화물 또는 저유전체(low-k dielectric)로 형성될 수 있다.
상기 제2 배선(79)은 서로 대향하는 제3 단부 측면(79S1) 및 제4 단부 측면(79S2)을 가질 수 있다. 상기 제2 비아(69)는 상기 제1 배선(79)의 상기 제2 단부 측면(69S2)과 인접하는 제3 측면(69S1) 및 상기 제2 배선(79)의 상기 제3 단부 측면(79S1)과 인접하는 제4 측면(69S2)을 가질 수 있다.
상기 제3 구조물(103)은 제3 비아(110), 상기 제3 비아(110) 상에서 상기 제3 비아(110)와 전기적으로 연결되는 제3 배선(120), 및 상기 제3 비아(110) 및 상기 제3 배선(120)의 측면을 둘러싸는 제3 절연 구조물(105)을 포함할 수 있다. 상기 제3 절연 구조물(105)은 제3 식각 정지 층(106) 및 상기 제3 식각 정지 층(106) 상의 제3 절연 층(108)을 포함할 수 있다.
일 예에서, 상기 제3 식각 정지 층(106)은 고유전체(high-k dielectric)로 형성될 수 있고, 상기 제3 절연 층(108)은 실리콘 산화물 또는 저유전체(low-k dielectric)로 형성될 수 있다.
상기 제3 비아(110)의 하부면은 상기 제2 배선(79)의 상부면의 일부과 접촉할 수 있다. 상기 제3 비아(110)는 제3 비아 갭필 패턴(114) 및 상기 제3 비아 갭필 패턴(114)의 하부면 및 측면을 덮는 제3 비아 배리어 층(112)을 포함할 수 있다.
상기 제3 배선(120)은 상기 제3 비아(110)로부터 경계면 없이 연속적으로 연장될 수 있다. 상기 제3 배선(120)은 상기 비아 갭필 패턴(114)으로부터 경계면 없이 연속적으로 연장되는 제3 배선 갭필 패턴(123) 및 상기 제3 비아 배리어 층(112)으로부터 경계면 없이 연속적으로 연장되고 상기 제3 배선 갭필 패턴(123)의 하부면 및 측면 상으로 연장되는 제3 배선 배리어 층(122)을 포함할 수 있다.
상기 제3 비아 배리어 층(112) 및 상기 제3 배선 배리어 층(122)은 일체로 형성될 수 있다. 상기 제3 비아 배리어 층(112) 및 상기 제2 배선 배리어 층(122)은 Ti, Ta, Co, TiN 및 TaN 중 적어도 하나를 포함할 수 있지만, 본 발명의 실시예는 이와 같은 물질 종류에 한정되지 않고 다른 도전성 물질로 대체될 수도 있다.
상기 제3 비아 갭필 패턴(114) 및 상기 제3 배선 갭필 패턴(123)은 일체로 형성될 수 있다. 상기 제3 비아 갭필 패턴(114) 및 상기 제3 배선 갭필 패턴(123)은 은 Al, Cu 및 W 중 적어도 하나를 포함할 수 있지만, 본 발명의 실시예는 이와 같은 물질 종류에 한정되지 않고 다른 도전성 물질로 대체될 수도 있다.
상기 제3 배선(120)은 서로 대향하는 제5 단부 측면(120S1) 및 제6 단부 측면(120S2)을 가질 수 있다. 상기 제3 비아(110)는 상기 제2 배선(79)의 상기 제4 단부 측면(79S2)과 인접하는 제5 측면(110S1) 및 상기 제3 배선(79)의 상기 제5 단부 측면(120S1)과 인접하는 제6 측면(110S2)을 가질 수 있다.
실시 예들에서, 상기 제1 비아(47)를 싱글 다마신 구조로 형성하고, 상기 제1 배선(57)을 싱글 다마신 구조를 형성할 수 있으므로, 상기 제1 비아(47) 및 상기 제1 배선(57)의 크기를 최소화할 수 있다. 따라서, 반도체 소자의 집적도를 향상시킬 수 있다.
실시 예들에서, 상기 제1 비아(47)의 상기 제1 측면(47S1)의 상단(47S1U)과 상기 제1 배선(57)의 상기 제1 단부 측면(57S1)의 하단(57S1L) 사이의 거리는 상기 제1 비아(47)의 상부면 폭의 1/3 이하의 크기 또는 "0"일 수 있다. 상기 제1 비아(47)의 상기 제1 측면(47S1)의 상단(47S1U)과 상기 제1 배선(57)의 상기 제1 단부 측면(57S1)의 하단(57S1L) 사이의 거리를 최소화할 수 있으므로, 반도체 소자의 집적도를 향상시킬 수 있다.
상기 제1 배선(57)의 길이를 상기 제1 비아(47) 상부면 폭의 약 50배 이하의 크기로 형성할 수 있으므로, 상기 제1 배선(57)과 상기 제1 비아(47) 사이에 발생할 수 있는 일렉트로마이그레이션(electromigration)에 의한 상기 제1 배선(57)과 상기 제1 비아(47) 사이의 단선을 방지할 수 있다. 따라서, 반도체 소자(1)의 신뢰성을 향상시킬 수 있다.
일 예에서, 상기 제1 비아(47)의 상기 제1 측면(47S1)의 상단(47S1U)과 상기 제1 배선(57)의 상기 제1 단부 측면(57S1)의 하단(57S1L) 사이의 거리는 상기 제1 배선(57)의 상기 제2 단부 측면(57S2)의 상단(57S2U)과 상기 제2 비아(69)의 상기 제3 측면(69S1)의 하단(69S1L) 사이의 거리 보다 작을 수 있다.
일 예에서, 상기 제1 비아(47)의 상기 제1 측면(47S1)의 상단(47S1U)과 상기 제1 배선(57)의 상기 제1 단부 측면(57S1)의 하단(57S1L) 사이의 거리는 상기 제2 배선(79)의 상기 제4 단부 측면(79S2)의 상단(79S2U)과 상기 제3 비아(110)의 상기 제5 측면(110S1)의 하단(110S1L) 사이의 거리 보다 작을 수 있다.
일 예에서, 상기 제1 배선(57)의 상기 제2 단부 측면(57S2)의 상단(57S2U)과 상기 제2 비아(69)의 상기 제3 측면(69S1)의 하단(69S1L) 사이의 거리는 상기 제2 배선(79)의 상기 제4 단부 측면(79S2)의 상단(79S2U)과 상기 제3 비아(110)의 상기 제5 측면(110S1)의 하단(110S1L) 사이의 거리 보다 작을 수 있다.
일 실시예에 따른 반도체 소자(1)는 상기 제3 구조물(103) 상의 제4 구조물(124) 및 상기 제4 구조물(124) 상의 제5 구조물(147)을 더 포함할 수 있다.
상기 제4 구조물(124)은 제4 비아(130), 상기 제4 비아(130) 상에서 상기 제4 비아(130)와 전기적으로 연결되는 제4 배선(140), 및 상기 제3 비아(130) 및 상기 제4 배선(140)의 측면을 둘러싸는 제4 절연 구조물(125)을 포함할 수 있다. 상기 제4 절연 구조물(125)은 제4 식각 정지 층(126) 및 상기 제4 식각 정지 층(126) 상의 제4 절연 층(108)을 포함할 수 있다.
일 예에서, 상기 제4 식각 정지 층(126)은 고유전체(high-k dielectric)로 형성될 수 있고, 상기 제4 절연 층(108)은 실리콘 산화물 또는 저유전체(low-k dielectric)로 형성될 수 있다.
상기 제4 비아(130)의 하부면은 상기 제3 배선(120)의 상부면의 일부과 접촉할 수 있다. 상기 제4 비아(130)는 제4 비아 갭필 패턴(134) 및 상기 제4 비아 갭필 패턴(134)의 하부면 및 측면을 덮는 제4 비아 배리어 층(132)을 포함할 수 있다.
상기 제4 배선(140)은 상기 제4 비아(130)로부터 경계면 없이 연속적으로 연장될 수 있다. 상기 제4 배선(140)은 상기 비아 갭필 패턴(134)으로부터 경계면 없이 연속적으로 연장되는 제4 배선 갭필 패턴(144) 및 상기 제4 비아 배리어 층(132)으로부터 경계면 없이 연속적으로 연장되고 상기 제4 배선 갭필 패턴(144)의 하부면 및 측면 상으로 연장되는 제4 배선 배리어 층(142)을 포함할 수 있다. 상기 제4 비아 배리어 층(132) 및 상기 제4 배선 배리어 층(142)은 일체로 형성될 수 있다. 상기 제4 비아 갭필 패턴(134) 및 상기 제4 배선 갭필 패턴(144)은 일체로 형성될 수 있다.
일 예에서, 상기 제4 비아 배리어 층(132) 및 상기 제4 배선 배리어 층(142)은 Ti, Ta, Co, TiN 및 TaN 중 적어도 하나를 포함할 수 있지만, 본 발명의 실시예는 이와 같은 물질 종류에 한정되지 않고 다른 도전성 물질로 대체될 수도 있다. 상기 제4 비아 갭필 패턴(134) 및 상기 제4 배선 갭필 패턴(144)은 Al, Cu 및 W 중 적어도 하나를 포함할 수 있지만, 본 발명의 실시예는 이와 같은 물질 종류에 한정되지 않고 다른 도전성 물질로 대체될 수도 있다.
상기 제5 구조물(147)은 상부 도전성 패턴(154) 및 상기 상부 도전성 패턴(154)의 측면을 둘러싸는 제5 절연성 구조물(149)을 포함할 수 있다. 상기 상부 도전성 패턴(154)은 상부 갭필 패턴(152) 및 상기 상부 갭필 패턴(152)의 하부면 및 측면을 덮는 상부 배리어 층(156)을 포함할 수 있다. 상기 상부 배리어 층(156)은 Ti, Ta, Co, TiN 및 TaN 중 적어도 하나를 포함할 수 있지만, 본 발명의 실시예는 이와 같은 물질 종류에 한정되지 않고 다른 도전성 물질로 대체될 수도 있다. 상기 상부 갭필 패턴(158)은 Al, Cu 및 W 중 적어도 하나를 포함할 수 있지만, 본 발명의 실시예는 이와 같은 물질 종류에 한정되지 않고 다른 도전성 물질로 대체될 수도 있다.
일 예에서, 도 3a에서와 같이, 상기 제1 배선(57)의 상기 제1 단부 측면(57S1)의 상단(57S1U)은 상기 제1 비아(47)의 상기 제1 측면(47S1)의 상단(57S1U)과 정렬될 수 있지만, 본 발명의 실시예는 이에 한정되지 않는다. 예를 들어, 상기 제1 배선(57)의 상기 제1 단부 측면(57S1)의 상단(57S1U)의 위치는 공정 마진(process margin) 등에 따라 변형될 수 있다. 이와 같이, 상기 제1 배선(57)의 상기 제1 단부 측면(57S1)의 상단(57S1U)의 위치의 변형 예에 대하여 도 4a 및 도 4b를 각각 참조하여 설명하기로 한다. 도 4a 및 도 4b는 도 2의 "A"로 표시된 부분의 다양한 변형 예를 각각 나타낸 부분 확대도들이다. 여기서, 도 4a의 도면부호 '57S1a' 및 도 4b의 도면부호 '57S1b'는 도 3a의 제1 단부 측면(57S1)의 변형 예를 나타낼 수 있다.
변형 예에서, 도 4a를 참조하면, 상기 제1 배선(57)의 제1 단부 측면(57S1a)의 상단(57S1U)은 상기 제1 비아(47)의 상부면과 중첩하지 않을 수 있다. 예를 들어, 상기 제1 배선(57)의 제1 단부 측면(57S1a)의 상단(57S1U)은 상기 비아(47)의 상기 제1 측면(47S1) 보다 외측 방향으로 돌출된 모양일 수 있다. 상기 제1 배선(57)의 제1 단부 측면(57S1a)과 상기 비아(47)의 상기 제1 측면(47S1)은 정렬될 수 있다.
변형 예에서, 도 4b를 참조하면, 상기 제1 배선(57)의 상기 제1 단부 측면(57S1b)의 상단(57S1U)은 상기 제1 비아(47)의 상부면과 중첩할 수 있다. 일 예에서, 상기 제1 배선(57)의 상기 제1 단부 측면(57S1b)의 하단(57S1L)과, 상기 제1 비아(47)의 상기 제1 측면(47S1)의 상단(47S1U) 사이의 거리는 상기 제1 비아(47) 상부면 폭의 1/3 크기 이하일 수 있다.
다음으로, 도 4c를 참조하여, 상기 제1 배선(57)의 측면 및 상기 제1 비아(47)의 측면의 변형 예에 대하여 설명하기로 한다. 도 4c는 도 2의 "A"로 표시된 부분의 변형 예를 각각 나타낸 부분 확대도이다.
도 4c를 참조하면, 상기 제1 비아(47)은 수직한 측면을 가질 수 있고, 상기 제1 배선(57)은 수직한 측면을 가질 수 있다. 여기서, "수직"은 상기 제1 비아(47)의 상부면과 측면이 수직한 것을 의미하거나, 상기 제1 배선(57)의 상부면과 측면이 수직한 것을 의미할 수 있다.
상기 제1 배선(57)은 앞에서 도 3a를 참조하여 상술한 제1 단부 측면(도 3a의 57S1)에 대응할 수 있는 제1 단부 측면(57S1c)을 가질 수 있고, 상기 제1 비아(47)는 앞에서 도 3a를 참조하여 상술한 제1 측면(도 3a의 47S1) 및 제2 측면(도 3a의 47S2)에 각각 대응할 수 있는 제1 측면(47S1a) 및 제2 측면(47S2a)을 가질 수 있다. 이와 같은 상기 제1 배선(57)의 상기 제1 단부 측면(57S1c)과 상기 제1 비아(47)의 상기 제1 측면(47S1a)은 수직 정렬될 수 있다.
다음으로, 도 5 및 도 6을 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 설명하기로 한다. 도 5는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 단면도이고, 도 6은 도 5의 'Ba'로 표시된 부분을 확대한 부분 확대도이다. 도 5 및 도 6은 도 2 및 도 3b의 상기 제2 비아(69) 및 상기 제2 배선(79)의 변형 예를 설명하기 위한 도면들로써, 이하에서, 상기 제2 비아(69) 및 상기 제2 배선(79)의 변형된 부분을 중심으로 설명하기로 한다.
변형 예에서, 도 5 및 도 6을 참조하면, 앞에서 상술한 상기 제2 비아(도 3b의 69) 및 상기 제2 배선(도 3b의 79)과 실질적으로 동일한 구조의 제2 비아(169) 및 제2 배선(179)이 배치될 수 있다.
상기 제2 배선(179)는, 도 3b에서의 상기 제2 배선(도 3b의 79)과 유사하게, 제3 단부 측면(179S1) 및 제4 단부 측면(179S2)를 가질 수 있고, 상기 제2 비아(169)는 도 3b에서의 상기 제2 비아(도 3b의 69)와 유사하게, 제3 측면(169S1b) 및 제4 측면(169S2b)을 가질 수 있다.
상기 제2 배선(179)은 상기 제1 배선(57)의 길이 보다 큰 길이를 가질 수 있고, 상기 제1 배선(57)의 상기 제2 단부 측면(57S2)의 상단(57S2U)과 상기 제2 비아(169)의 상기 제3 측면(169S1b)의 하단(169S1L) 사이의 거리는 상기 제2 비아(169)의 하부면의 폭의 1/2 보다 클 수 있다.
다음으로, 도 7 및 도 8을 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 설명하기로 한다. 도 7는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 단면도이고, 도 8은 도 7의 'Bb'로 표시된 부분을 확대한 부분 확대도이다. 도 7 및 도 8은 도 2 및 도 3b에서 설명한 상기 제2 구조물(62)의 변형 예를 설명하기로 한다.
변형 예에서, 도 7 및 도 8을 참조하면, 제2 구조물(62)은 제2 비아(269), 상기 제2 비아(269)와 전기적으로 연결되는 제2 배선(279), 및 상기 제2 비아(269) 및 상기 제2 배선(279)의 측면을 둘러싸는 제2 절연 구조물(64')을 포함할 수 있다.
상기 제2 비아(269)는 제2 비아 갭필 패턴(73) 및 상기 제2 비아 갭필 패턴(73)의 측면 및 하부면을 덮는 제2 비아 배리어 층(71)을 포함할 수 있다.
상기 제2 배선(279)은 제2 배선 갭필 패턴(83) 및 상기 제2 배선 갭필 패턴(83)의 측면 및 하부면을 덮는 제2 배선 배리어 층(81)을 포함할 수 있다.
상기 제2절연 구조물(64')은 제2 하부 식각 정지 층(65), 상기 제2 하부 식각 정지 층(65) 상의 제2 하부 절연 층(67), 상기 제2 하부 절연 층(67) 상의 제2 상부 식각 정지 층(75), 및 상기 제2 상부 식각 정지 층(75) 상의 제2 상부 절연 층(77)을 포함할 수 있다.
상기 제2 하부 식각 정지 층(65) 및 상기 제2 하부 절연 층(67)은 상기 제2 비아(269)의 측면을 둘러쌀 수 있다. 상기 제2 상부 식각 정지 층(75) 및 상기 제2 상부 절연 층(77)은 상기 제2 배선(279)의 측면을 둘러쌀 수 있다.
상기 제2 배선(279)은 서로 대향하는 제3 단부 측면(279S1) 및 제4 단부 측면(279S2)을 가질 수 있고, 상기 제2 비아(269)는 상기 제1 배선(57)의 상기 제2 단부 측면(57S1)과 인접하는 제3 측면(269S1) 및 상기 제2 배선(279)의 상기 제3 단부 측면(279S1)과 인접하는 제4 측면(279S1)을 가질 수 있다.
일 예에서, 상기 제2 비아(269)는 정사각형 또는 정사각형의 모서리들이 라운딩된 모양일 수 있다.
일 예에서, 상기 제2 배선(279)의 길이는 상기 제2 비아(269)의 폭의50배 이하의 크기일 수 있다. 상기 제2 배선(279)의 길이는 상기 제2 단부 측면(279S1)과 상기 제2 단부 측면(279S2) 사이를 따라 측정된 길이일 수 있다. 상기 제2 배선(279)의 길이는 앞에서 상술한 상기 제1 배선(57)의 길이와 실질적으로 동일한 기준으로 측정된 길이일 수 있다. 상기 제2 비아(269)의 폭은 앞에서 상술한 상기 제1 비아(47)의 폭과 실질적으로 동일한 기준으로 측정된 폭일 수 있다.
상기 제2 배선(279)의 상부면 길이는 상기 제2 비아(269)의 상부면 폭의 약 50배 이하의 크기일 수 있고, 상기 제1 배선(57)의 상부면 길이는 상기 제2 비아(269)의 상부면 폭의 약 50배 이하의 크기일 수 있다.
일 예에서, 상기 제1 비아(도 3a의 47)의 상기 제1 및 제2 측면들(47S1, 47S2)과 마찬가지로, 상기 제2 비아(269)의 상기 제3 및 제4 측면들(269S1, 269S2)은 경사질 수 있다. 상기 제1 배선(도 3a의 57)의 상기 제1 및 제2 단부 측면들(57S1,57S2)과 마찬가지로, 상기 제2 배선(279)의 상기 제3 및 제4 단부 측면들(279S1, 279S2)은 경사질 수 있다.
일 예에서, 상기 제2 비아(269)의 상기 제3 측면(269S1)과 상기 제1 배선(57)의 상기 제2 단부 측면(57S2)은 수직 방향으로 중첩할 수 있다.
일 예에서, 상기 제2 비아(269)의 상기 제4 측면(269S2)과 상기 제2 배선(279)의 상기 제3 단부 측면(279S2)은 수직 방향으로 중첩할 수 있다.
일 예에서, 상기 제2 비아(269)의 상기 제3 측면(269S1)의 하단(269S1L)과 상기 제1 배선(57)의 상기 제2 단부 측면(57S2)의 상단(57S1U) 사이의 거리는 상기 제2 비아(269)의 상부면 폭의 약 1/3 이하의 크기 또는 "0"일 수 있다.
일 예에서, 상기 제2 비아(269)의 상기 제4 측면(269S2)의 상단(269SU)과 상기 제2 배선(279)의 상기 제3 단부 측면(279S1)의 하단(279S1L) 사이의 거리는 상기 제2 비아(269)의 상부면의 폭 약 1/3 이하의 크기 또는 "0"일 수 있다.
상기 제2 비아(269)의 상기 제3 측면(269S1)의 하단(269S1L)과 상기 제1 배선(57)의 상기 제2 단부 측면(57S2)의 상단(57S1U) 사이의 거리는 상기 제2 배선(279)의 상기 제4 단부 측면(279S2)의 상단(279S2U)과 상기 제3 비아(110)의 상기 제5 측면(110S1)의 하단(110S1L) 사이의 거리 보다 작을 수 있다.
일 예에서, 상기 제2 비아(269)의 상기 제4 측면(269S2)의 상단(269SU)과 상기 제2 배선(279)의 상기 제3 단부 측면(279S1)의 하단(279S1L) 사이의 거리는 상기 제2 배선(279)의 상기 제4 단부 측면(279S2)의 상단(279S2U)과 상기 제3 비아(110)의 상기 제5 측면(110S1)의 하단(110S1L) 사이의 거리 보다 작을 수 있다.
다음으로, 도 9 및 도 10을 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 설명하기로 한다. 도 9는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 단면도이고, 도 10은 도 9의 'Bc'로 표시된 부분을 확대한 부분 확대도이다. 도 9 및 도 10은 도 2 및 도 3b에서 설명한 상기 제2 구조물(62)의 변형 예를 설명하기로 한다.
변형 예에서, 도 9 및 도 10을 참조하면, 제2 구조물(62)은 제2 비아(369), 상기 제2 비아(369)와 전기적으로 연결되는 제2 배선(379), 및 상기 제2 비아(369) 및 상기 제2 배선(379)의 측면을 둘러싸는 제2 절연 구조물(64')을 포함할 수 있다.
상기 제2 비아(369)는 제2 비아 갭필 패턴(73) 및 상기 제2 비아 갭필 패턴(73)의 측면 및 하부면을 덮는 제2 비아 배리어 층(71)을 포함할 수 있다. 상기 제2 배선(379)은 제2 배선 갭필 패턴(83) 및 상기 제2 배선 갭필 패턴(83)의 측면 및 하부면을 덮는 제2 배선 배리어 층(81)을 포함할 수 있다. 상기 제2절연 구조물(64')은 제2 하부 식각 정지 층(65), 상기 제2 하부 식각 정지 층(65) 상의 제2 하부 절연 층(67), 상기 제2 하부 절연 층(67) 상의 제2 상부 식각 정지 층(75), 및 상기 제2 상부 식각 정지 층(75) 상의 제2 상부 절연 층(77)을 포함할 수 있다.
상기 제2 하부 식각 정지 층(65) 및 상기 제2 하부 절연 층(67)은 상기 제2 비아(369)의 측면을 둘러쌀 수 있다. 상기 제2 상부 식각 정지 층(75) 및 상기 제2 상부 절연 층(77)은 상기 제2 배선(379)의 측면을 둘러쌀 수 있다.
상기 제2 배선(379)은 서로 대향하는 제3 단부 측면(379S1) 및 제4 단부 측면(379S2)을 가질 수 있고, 상기 제2 비아(369)는 상기 제1 배선(57)의 상기 제2 단부 측면(57S1)과 인접하는 제3 측면(369S1) 및 상기 제2 배선(379)의 상기 제3 단부 측면(379S1)과 인접하는 제4 측면(379S1)을 가질 수 있다.
일 예에서, 상기 제2 배선(379)의 길이는 상기 제2 비아(369) 폭의 약 50배 보다 클 수 있다. 상기 제2 배선(379)의 길이는 상기 제2 단부 측면(379S1)과 상기 제2 단부 측면(379S2) 사이를 따라 측정된 길이일 수 있다. 상기 제2 배선(379)의 길이는 앞에서 상술한 상기 제1 배선(57)의 길이와 실질적으로 동일한 기준으로 측정된 길이일 수 있다. 상기 제2 비아(369)의 폭은 앞에서 상술한 상기 제1 비아(47)의 폭과 실질적으로 동일한 기준으로 측정된 폭일 수 있다.
일 예에서, 상기 제2 배선(379)의 길이는 상기 제1 배선(57)의 길이 보다 클 수 있다.
일 예에서, 상기 제1 비아(도 3a의 47)의 상기 제1 및 제2 측면들(47S1, 47S2)과 마찬가지로, 상기 제2 비아(369)의 상기 제3 및 제4 측면들(369S1, 369S2)은 경사질 수 있다. 상기 제1 배선(도 3a의 57)의 상기 제1 및 제2 단부 측면들(57S1,57S2)과 마찬가지로, 상기 제2 배선(379)의 상기 제3 및 제4 단부 측면들(379S1, 379S2)은 경사질 수 있다.
상기 제2 비아(369)의 상기 제3 측면(369S1)의 하단(369S1L)과 상기 제1 배선(57)의 상기 제2 단부 측면(57S2)의 상단(57S1U) 사이의 거리는 상기 제2 비아(369)의 상부면 폭의 약 1/2 보다 클 수 있다. 상기 제2 비아(369)의 상기 제3 측면(369S1)의 하단(369S1L)과 상기 제1 배선(57)의 상기 제2 단부 측면(57S2)의 상단(57S1U) 사이의 거리는 상기 제2 비아(369)의 상부면 폭의 약 1/3 보다 클 수 있다.
상기 제2 비아(369)의 상기 제4 측면(369S2)의 상단(369SU)과 상기 제2 배선(379)의 상기 제3 단부 측면(379S1)의 하단(379S1L) 사이의 거리는 상기 제2 비아(369)의 상부면 폭의 약 1/2 보다 클 수 있다.
상기 제2 비아(369)의 상기 제4 측면(369S2)의 상단(369SU)과 상기 제2 배선(379)의 상기 제3 단부 측면(379S1)의 하단(379S1L) 사이의 거리는 상기 제2 비아(369)의 상부면 폭의 약 1/3 보다 클 수 있다.
실시 예에서, 상기 제2 비아(369)의 상기 제3 측면(369S1)의 하단(369S1L)과 상기 제1 배선(57)의 상기 제2 단부 측면(57S2)의 상단(57S1U) 사이의 거리 및 상기 제2 비아(369)의 상기 제4 측면(369S2)의 상단(369SU)과 상기 제2 배선(379)의 상기 제3 단부 측면(379S1)의 하단(379S1L) 사이의 거리를 각각 상기 제1 비아(47)의 상기 제1 측면(47S1)의 상단(47S1U)과 상기 제1 배선(57)의 상기 제1 단부 측면(57S1)의 하단(57S1L) 사이의 거리 보다 크게 형성할 수 있으므로, 일렉트로마이그레이션(electromigration)에 의한 불량을 방지할 수 있다. 예를 들어, 상기 제2 비아(369)의 상기 제3 측면(369S1)의 하단(369S1L)과 상기 제1 배선(57)의 상기 제2 단부 측면(57S2)의 상단(57S1U) 사이의 거리 및 상기 제2 비아(369)의 상기 제4 측면(369S2)의 상단(369SU)과 상기 제2 배선(379)의 상기 제3 단부 측면(379S1)의 하단(379S1L) 사이의 거리를 상기 제2 비아(369)의 상부면 폭의 약 1/3 보다 크게 형성할 수 있으므로, 일렉트로마이그레이션(electromigration)에 의해 발생할 수 있는 보이드는 상기 제3 단부 측면(379S1)에 인접하고 상기 제2 비아(369)와 이격된 상기 제2 배선(379)의 끝 부분에 형성될 수 있다. 따라서, 상기 제2 비아(369)와 상기 제2 배선(379) 사이의 단선 불량은 발생하지 않을 수 있다.
다음으로, 도 11 내지 도 13을 참조하여 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 일 예를 설명하기로 한다.
도 1 및 도 11을 참조하면, 하부 구조물(3) 상에 제1 하부 식각 정지 층(43) 및 제1 하부 절연 층(45)을 차례로 형성할 수 있다. 상기 하부 구조물(3)을 형성하는 것은 상기 반도체 기판(5) 상에 활성 영역(9a)을 한정하는 아이솔레이션 영역(9s)을 형성하고, 트랜지스터(10)를 형성하는 공정을 진행하고, 층간 절연 층(26, 29)을 형성하는 공정을 진행하고, 상기 트랜지스터(10)의 도전 영역(16, 23)과 전기적으로 연결되는 콘택 플러그들(33)을 형성하는 것을 포함할 수 있다. 여기서, 상기 트랜지스터(10)의 상기 도전 영역은 게이트 전극(16) 및 소스/드레인 영역(23)일 수 있다. 상기 트랜지스터(10)를 형성하는 공정은 상기 활성 영역(9a)과 중첩하며 상기 아이솔레이션 영역(9s) 상으로 연장되는 게이트 구조물(12, 18, 20)을 형성하는 공정 및 상기 게이트 구조물(12, 18, 20) 옆의 상기 활성 영역(9a) 내에 배치되는 상기 소스/드레인 영역(23)을 형성하는 공정을 포함할 수 있다. 상기 게이트 구조물(12, 18, 20)은 차례로 적층된 게이트(12) 및 절연성 캐핑 층(18), 상기 게이트(12) 및 상기 절연성 캐핑 층(18)의 측면들 상의 절연성 스페이서(20)를 포함할 수 있다. 상기 게이트(12)는 상기 게이트 전극(16) 및 상기 게이트 전극(16)의 측면 및 바닥면을 덮은 게이트 유전체(14)를 포함할 수 있다.
상기 층간 절연 층(26, 29)은 상기 아이솔레이션 영역(9s) 및 상기 활성 영역(9a) 상의 제1 층간 절연 층(26) 및 상기 제1 층간 절연 층(26) 상의 제2 층간 절연 층(29)을 포함할 수 있다. 상기 제2 층간 절연 층(29)은 상기 게이트 캐핑 층(18) 상부를 덮을 수 있다. 상기 콘택 플러그들(33)의 각각은 플러그 패턴(37) 및 상기 플러그 패턴(37)의 측면 및 바닥면을 덮는 배리어 층(35)을 포함할 수 있다.
상기 제1 하부 식각 정지 층(43) 및 상기 제1 하부 절연 층(45)을 관통하며 상기 콘택 플러그들(33)과 전기적으로 연결되는 제1 비아(47)을 형성할 수 있다. 상기 제1 비아(47)을 형성하는 것은 상기 제1 하부 식각 정지 층(43) 및 상기 제1 하부 절연 층(45)을 관통하는 홀을 형성하고, 상기 홀의 측벽 및 바닥을 덮으며 상기 제1 하부 절연 층(45)을 덮는 제1 비아 배리어 층(49)을 형성하고, 제1 비아 배리어 층(49)을 덮고 상기 홀의 나머지 부분을 채우는 제1 비아 갭필 패턴(51)을 형성하고, 상기 제1 하부 절연 층(45)의 상부면이 노출될 때까지 상기 제1 비아 갭필 패턴(51) 및 상기 제1 비아 배리어 층(49)을 평탄화하는 것을 포함할 수 있다. 따라서, 싱글 다마신 구조의 제1 비아(47)이 형성될 수 있다.
도 1 및 도 12를 참조하면, 상기 제1 하부 절연 층(45) 상에 제1 상부 식각 정지 층(53) 및 제1 상부 절연 층(55)을 차례로 형성할 수 있다. 상기 제1 하부 식각 정지 층(43), 상기 제1 하부 절연 층(45), 상기 제1 상부 식각 정지 층(53), 및 상기 제1 상부 절연 층(55)은 제1 절연 구조물(42)을 구성할 수 있다.
상기 제2 하부 식각 정지 층(53) 및 상기 제2 하부 절연 층(55)을 관통하며 상기 제1 비아(47)과 전기적으로 연결되는 제1 배선(57)을 형성할 수 있다. 상기 제1 배선(57)을 형성하는 것은 상기 제1 상부 식각 정지 층(53) 및 상기 제1 상부 절연 층(55)을 관통하는 트렌치를 형성하고, 상기 트렌치의 측벽 및 바닥을 덮으며 상기 제1 상부 절연 층(55)을 덮는 제1 배선 배리어 층(59)을 형성하고, 제1 배선 배리어 층(59)을 덮고 상기 트렌치의 나머지 부분을 채우는 제1 배선 갭필 패턴(61)을 형성하고, 상기 제1 상부 절연 층(55)의 상부면이 노출될 때까지 상기 제1 배선 갭필 패턴(61) 및 상기 제1 배선 배리어 층(59)을 평탄화하는 것을 포함할 수 있다. 따라서, 싱글 다마신 구조의 제1 배선(57)을 형성할 수 있다. 따라서, 도 1, 도 2, 도 3a 및 도 3b에서 설명한 것과 동일한 상기 제1 비아(47) 및 상기 제1 배선(57)을 형성할 수 있다. 상기 제1 비아(47), 상기 제1 배선(57) 및 상기 제1 절연 구조물(42)은 도 1, 도 2, 도 3a 및 도 3b에서 설명한 것과 동일한 제1 구조물(40)을 구성할 수 있다.
도 1 및 도 13을 참조하면, 상기 제1 구조물(40) 상에 제2 절연 구조물(64)을 형성할 수 있다. 상기 제2 절연 구조물(64)은 차례로 적층된 제2 식각 정지 층(65) 및 제2 절연 층(67)을 포함할 수 있다. 상기 제2 절연 구조물(64)을 패터닝하여 듀얼 다마신 개구부(78)를 형성할 수 있다. 상기 듀얼 다마신 개구부(78)는 상기 제1 배선(57)의 일부를 노출시키는 비아 홀(78a) 및 상기 비아 홀(78a)과 중첩하는 트렌치(78b)를 포함할 수 있다.
다시, 도 1, 도 2, 도 3a 및 도 3b를 참조하면, 상기 듀얼 다마신 개구부(도 12의 78)를 채우는 제2 비아(69) 및 제2 배선(79)을 형성할 수 있다. 상기 제2 비아(69) 및 상기 제2 배선(79)을 형성하는 것은 상기 듀얼 다마신 개구부(도 12의 78)의 측벽 및 바닥을 덮으며 상기 제2 절연 층(67)을 덮는 배리어 층(71, 81)을 형성하고, 배리어 층(71, 81)을 덮고 상기 듀얼 다마신 개구부(도 12의 78)의 나머지 부분을 채우는 갭필 패턴(73, 83)을 형성하고, 상기 제2 절연 층(67)의 상부면이 노출될 때까지 상기 갭필 패턴(73, 83) 및 상기 배리어 층(71, 81)을 평탄화하는 것을 포함할 수 있다. 따라서, 상기 듀얼 다마신 개구부(도 12의 78)의 상기 비아 홀(도 12의 78a) 내의 상기 제2 비아(69) 및 상기 듀얼 다마신 개구부(도 12의 78)의 상기 트렌치(도 12의 78b) 내의 상기 제2 배선(79)을 형성할 수 있다. 따라서, 상기 제2 비아(69) 및 상기 제2 배선(79)은 듀얼 다마신 구조로 형성될 수 있다.
상기 제2 절연 구조물(64), 상기 제2 비아(69) 및 상기 제2 배선(79)은 제2 구조물(62)을 구성할 수 있다. 앞에서 상술한 상기 제3 구조물(103), 상기 제4 구조물(124)은 상기 제2 구조물(62)을 형성하는 방법, 즉 듀얼 다마신 구조를 형성하는 공정을 이용하여 형성할 수 있고, 상기 제5 구조물(147)은 싱글 다마신 구조를 형성하는 공정을 이용하여 형성할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1 : 반도체 소자 3 : 하부 구조물
5 : 기판 12 : 게이트
14 : 게이트 유전체 층 16 : 게이트 전극
23 : 소스/드레인 영역 26, 29 : 층간 절연 층
33 : 콘택 플러그 40 : 제1 구조물
42 : 제1 절연 구조물 43 : 제1 하부 식각 정지 층
45 : 제1 하부 절연 층 47 : 제1 비아
49 : 제1 비아 배리어 층 51 : 제1 비아 갭필 패턴
53 :제1 상부 식각 정지 층 55 : 제1 상부 절연 층
57 : 제1 배선 62 : 제2 구조물
64 : 제2 절연 구조물 65 : 제2 식각 정지 층
67 : 제2 절연 층 69 : 제2 비아
71 : 제2 비아 배리어 층 73 : 제2 비아 갭필 패턴
79 : 제2 배선 81 : 제2 배선 배리어 층
83 : 제2 배선 갭필 패턴 103 : 제3 구조물
105 : 제3 절연 구조물 106 : 제3 식각 정지 층
108 : 제3 절연 층 110 : 제3 비아
112 : 제3 비아 배리어 층 114 : 제3 비아 갭필 패턴
120 : 제3 배선 122 : 제3 배선 배리어 층
123 : 제3 배선 갭필 패턴 124 : 제4 구조물
125 : 제4 절연 구조물 126 : 제4 식각 정지 층
128 : 제4 절연 층 130 : 제4 비아
140 : 제4 배선 147 : 제5 구조물
149 : 제5 절연 구조물 150 : 제5 식각 정지 층
152 : 제5 절연 층 154 : 상부 도전성 패턴
156 : 상부 배리어 층 158 : 상부 갭필 패턴

Claims (10)

  1. 하부 구조물;
    상기 하부 구조물 상의 제1 구조물; 및
    상기 제1 구조물 상의 제2 구조물을 포함하되,
    상기 하부 구조물은 반도체 기판 상의 소스/드레인 영역 및 게이트 전극, 상기 소스/드레인 영역 및 상기 게이트 전극을 덮는 절연 층 및 상기 절연 층을 관통하며 상기 소스/드레인 영역 및 상기 게이트 전극 중 어느 하나와 전기적으로 연결되는 콘택 플러그를 포함하고,
    상기 제1 구조물은 상기 콘택 플러그와 전기적으로 연결되는 제1 비아, 상기 제1 비아와 전기적으로 연결되는 제1 배선; 및 상기 제1 비아 및 상기 제1 배선의 측면을 둘러싸는 제1 절연 구조물을 포함하고,
    상기 제1 절연 구조물은 제1 하부 식각 정지 층, 상기 제1 하부 식각 정지 층 상의 제1 하부 절연 층, 상기 제1 하부 절연 층 상의 제1 상부 식각 정지 층 및 상기 제1 상부 식각 정지 층 상의 제1 상부 절연 층을 포함하고,
    상기 제1 하부 식각 정지 층 및 상기 제1 하부 절연 층은 상기 제1 비아의 측면을 둘러싸고,
    상기 제1 상부 식각 정지 층 및 상기 제1 상부 절연 층은 상기 제1 배선의 측면을 둘러싸고,
    상기 제1 배선은 서로 대향하는 제1 단부 측면 및 제2 단부 측면을 갖고,
    상기 제1 비아는 상기 제1 배선의 상기 제1 단부 측면과 인접하는 제1 측면 및 상기 제1 측면과 대향하는 제2 측면을 갖고,
    상기 제2 구조물은 제2 비아, 상기 제2 비아 상에서 상기 제2 비아와 전기적으로 연결되는 제2 배선, 및 상기 제2 비아 및 상기 제2 배선의 측면을 둘러싸는 제2 절연 구조물을 포함하고,
    상기 제2 절연 구조물은 제2 식각 정지 층 및 상기 제2 식각 정지 층 상의 제2 절연 층을 포함하고,
    상기 제2 절연 층은 상기 제2 배선의 측면을 둘러싸며 상기 제2 비아의 측면 상으로 연장되고,
    상기 제2 배선은 서로 대향하는 제3 단부 측면 및 제4 단부 측면을 갖고,
    상기 제2 배선의 상기 제3 단부 측면은 상기 제2 배선의 상기 제4 단부 측면 보다 상기 제2 비아에 가깝고,
    상기 제2 비아는 상기 제1 배선의 상기 제2 단부 측면과 인접하는 제3 측면 및 상기 제2 배선의 상기 제3 단부 측면과 인접하는 제4 측면을 갖고,
    상기 제1 비아의 상기 제1 측면의 상단과 상기 제1 배선의 상기 제1 단부 측면의 하단 사이의 거리는 상기 제2 배선의 상기 제3 단부 측면의 하단과 상기 제2 비아의 상기 제4 측면의 상단 사이의 거리 보다 작은 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1 비아의 상기 제1 측면의 상단과 상기 제1 배선의 상기 제1 단부 측면의 하단 사이의 거리는 상기 제1 배선의 상기 제2 단부 측면의 상단과 상기 제2 비아의 상기 제3 측면의 하단 사이의 거리보다 작은 반도체 소자.
  3. 제 1 항에 있어서,
    상기 제1 비아는 제1 비아 갭필 패턴 및 상기 제1 비아 갭필 패턴의 측면 및 하부면을 덮는 제1 비아 배리어 층을 포함하고,
    상기 제1 배선은 제1 배선 갭필 패턴 및 상기 제1 배선 갭필 패턴의 측면 및 하부면을 덮는 제1 배선 배리어 층을 포함하고,
    상기 제1 배선 배리어 층은 상기 제1 배선 갭필 패턴과 상기 제1 비아 갭필 패턴 사이에 개재된 부분을 포함하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 제2 비아는 제2 비아 갭필 패턴 및 상기 제2 비아 갭필 패턴의 측면 및 하부면을 덮는 제2 비아 배리어 층을 포함하고,
    상기 제2 배선은 상기 제2 비아 갭필 패턴으로부터 연장되는 제2 배선 갭필 패턴 및 상기 제2 비아 배리어 층으로부터 연장되어 상기 제2 배선 갭필 패턴의 측면 및 하부면을 덮는 제2 배선 배리어 층을 포함하고,
    상기 제2 비아 갭필 패턴 및 상기 제2 배선 갭필 패턴은 일체로 형성되고,
    상기 제2 비아 배리어 층 및 상기 제2 배선 배리어 층은 일체로 형성되는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 제2 구조물 상의 제3 구조물을 더 포함하되,
    상기 제3 구조물은 제3 비아, 상기 제3 비아 상에서 상기 제3 비아와 전기적으로 연결되는 제3 배선, 및 상기 제3 비아 및 상기 제3 배선의 측면을 둘러싸는 제3 절연 구조물을 포함하고,
    상기 제3 절연 구조물은 제3 식각 정지 층 및 상기 제3 식각 정지 층 상의 제3 절연 층을 포함하고,
    상기 제3 절연 층은 상기 제3 배선의 측면을 둘러싸며 상기 제3 비아의 측면 상으로 연장되고,
    상기 제3 배선은 서로 대향하는 제5 단부 측면 및 제6 단부 측면을 갖고,
    상기 제3 배선의 상기 제5 단부 측면은 상기 제3 배선의 상기 제6 단부 측면 보다 상기 제3 비아에 가깝고,
    상기 제3 비아는 상기 제2 배선의 상기 제4 단부 측면과 인접하는 제5 측면 및 상기 제3 배선의 상기 제5 단부 측면과 인접하는 제6 측면을 갖는 반도체 소자.
  6. 제 5 항에 있어서,
    상기 제2 배선의 상기 제4 단부 측면의 상단과 상기 제3 비아의 상기 제5 측면의 하단 사이의 거리는 상기 제1 비아의 상기 제1 측면의 상단과 상기 제1 배선의 상기 제1 단부 측면의 하단 사이의 상기 거리 보다 큰 반도체 소자.
  7. 반도체 기판 상의 제1 비아;
    상기 제1 비아 상에서 상기 제1 비아와 전기적으로 연결되는 제1 배선;
    상기 제1 배선 상에서 상기 제1 배선과 전기적으로 연결되는 제2 비아;
    상기 제2 비아 상에서 상기 제2 비아와 전기적으로 연결되는 제2 배선;
    상기 제2 배선 상에서 상기 제2 배선과 전기적으로 연결되는 제3 비아; 및
    상기 제3 비아 상에서 상기 제3 비아와 전기적으로 연결되는 제3 배선을 포함하되,
    상기 제1 배선은 서로 대향하는 제1 단부 측면 및 제2 단부 측면을 갖고,
    상기 제2 배선은 서로 대향하는 제3 단부 측면 및 제4 단부 측면을 갖고,
    상기 제3 배선은 서로 대향하는 제5 단부 측면 및 제6 단부 측면을 갖고,
    상기 제1 비아는 상기 제1 단부 측면과 인접하는 제1 측면, 및 상기 제1 측면과 대향하는 제2 측면을 갖고,
    상기 제2 비아는 상기 제1 배선의 상기 제2 단부 측면과 인접하는 제3 측면 및 상기 제2 배선의 상기 제3 단부 측면과 인접하는 제4 측면을 갖고,
    상기 제3 비아는 상기 제2 배선의 상기 제4 단부 측면과 인접하는 제5 측면 및 상기 제3 배선의 상기 제5 단부 측면과 인접하는 제6 측면을 갖고,
    상기 제1 비아의 상기 제1 측면의 상단과 상기 제1 배선의 상기 제1 단부 측면의 하단 사이의 거리는 상기 제2 배선의 상기 제4 단부 측면의 상단과 상기 제3 비아의 상기 제5 측면의 하단 사이의 거리 보다 작은 반도체 소자.
  8. 반도체 기판 상의 하부 배선;
    상기 하부 배선 상의 상부 배선;
    상기 하부 배선과 상기 상부 배선 사이의 비아;
    하부 식각 정지 층;
    상기 하부 식각 정지 층 상의 하부 절연 층;
    상기 하부 절연 층 상의 상부 식각 정지 층; 및
    상기 상부 식각 정지 층 상의 상부 절연 층을 포함하되,
    상기 하부 배선은 서로 대향하는 제1 단부 측면 및 제2 단부 측면을 갖고,
    상기 상부 배선은 서로 대향하는 제3 단부 측면 및 제4 단부 측면을 갖고,
    상기 비아는 상기 하부 배선의 상기 제2 단부 측면과 인접하는 제1 측면 및 상기 상부 배선의 상기 제3 단부 측면과 인접하는 제2 측면을 갖고,
    상기 비아의 상기 제1 측면의 하단과 상기 하부 배선의 상기 제2 단부 측면의 상단 사이의 거리는 상기 비아의 상부면 폭의 1/3 보다 작고,
    상기 비아의 상기 제2 측면의 상단과 상기 상부 배선의 상기 제3 단부 측면의 하단 사이의 거리는 상기 비아의 상부면 폭의 1/3 보다 작고,
    상기 하부 절연 층 및 상기 상부 절연 층은 실리콘 산화물 또는 실리콘 산화물 보다 유전상수가 낮은 저유전체(low-k dielectric)로 형성되고,
    상기 하부 식각 정지 층 및 상기 상부 식각 정지 층은 실리콘 산화물 보다 유전상수가 높은 고유전체(high-k dielectric)로 형성되고,
    상기 하부 식각 정지 층 및 상기 하부 절연 층은 상기 비아의 측면을 둘러싸고,
    상기 상부 식각 정지 층 및 상기 상부 절연 층은 상기 상부 배선의 측면을 둘러싸는 반도체 소자.
  9. 제 8 항에 있어서,
    상기 하부 배선의 상부면의 길이는 상기 비아의 상부면 폭의 50배 이하이고,
    상기 상부 배선의 상부면의 길이는 상기 비아의 상부면 폭의 50배 이하인 반도체 소자.
  10. 콘택 플러그;
    상기 콘택 플러그의 측면을 둘러싸는 층간 절연 층;
    상기 콘택 플러그 및 상기 층간 절연 층 상의 하부 식각 정지 층;
    상기 하부 식각 정지 층 상의 하부 절연 층;
    상기 하부 절연 층 및 상기 하부 식각 정지 층을 관통하며 상기 콘택 플러그와 접촉하는 비아;
    상기 하부 절연 층 및 상기 비아 상의 상부 식각 정지 층;
    상기 상부 식각 정지 층 상의 상부 절연 층; 및
    상기 상부 절연 층 및 상기 상부 식각 정지 층을 관통하며 상기 비아와 접촉하는 배선을 포함하되,
    상기 하부 절연 층 및 상기 상부 절연 층은 실리콘 산화물 또는 실리콘 산화물 보다 유전상수가 낮은 저유전체(low-k dielectric)로 형성되고,
    상기 하부 식각 정지 층 및 상기 상부 식각 정지 층은 실리콘 산화물 보다 유전상수가 높은 고유전체(high-k dielectric)로 형성되고,
    상기 하부 식각 정지 층 및 상기 하부 절연 층은 상기 비아의 측면을 둘러싸고,
    상기 상부 식각 정지 층 및 상기 상부 절연 층은 상기 배선의 측면을 둘러싸고,
    상기 비아의 상기 측면은 제1 수평 방향에서 서로 대향하는 제1 측면 및 제2 측면을 갖고,
    상기 비아의 상기 제1 측면은 상기 상부 식각 정지 층과 수직하게 중첩하고,
    상기 비아의 상기 제2 측면은 상기 배선과 수직하게 중첩하고,
    상기 비아의 상부면은 상기 상부 식각 정지 층과 접촉하는 제1 부분 및 상기 배선과 접촉하는 제2 부분을 갖고,
    상기 제1 수평 방향에서, 상기 비아의 상기 상부면의 상기 제2 부분의 폭은 상기 비아의 상기 상부면의 상기 제1 부분의 폭 보다 큰 반도체 소자.

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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108172562A (zh) * 2012-06-29 2018-06-15 索尼公司 半导体装置、半导体装置的制造方法和电子设备
KR102803242B1 (ko) * 2019-08-08 2025-05-08 삼성전자주식회사 비아 및 배선을 포함하는 반도체 소자
KR102737514B1 (ko) * 2020-06-11 2024-12-05 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102844954B1 (ko) * 2021-10-12 2025-08-13 삼성전자주식회사 콘택 플러그를 포함하는 반도체 소자

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007074004A (ja) 2001-09-28 2007-03-22 Sharp Corp 層間絶縁構造およびその形成方法
US20130176073A1 (en) * 2012-01-11 2013-07-11 International Business Machines Corporation Back-end electrically programmable fuse

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6309957B1 (en) 2000-04-03 2001-10-30 Taiwan Semiconductor Maufacturing Company Method of low-K/copper dual damascene
US7129162B2 (en) 2002-12-30 2006-10-31 Texas Instruments Incorporated Dual cap layer in damascene interconnection processes
US7081673B2 (en) * 2003-04-17 2006-07-25 International Business Machines Corporation Multilayered cap barrier in microelectronic interconnect structures
US20050026397A1 (en) * 2003-07-28 2005-02-03 International Business Machines Corporation Crack stop for low k dielectrics
JP2005252027A (ja) * 2004-03-04 2005-09-15 Nec Electronics Corp 多層配線構造の半導体装置
US7071099B1 (en) 2005-05-19 2006-07-04 International Business Machines Corporation Forming of local and global wiring for semiconductor product
JP5372323B2 (ja) * 2006-03-29 2013-12-18 富士通株式会社 界面ラフネス緩和膜、これを用いた配線層および半導体装置ならびに半導体装置の製造方法
KR100881620B1 (ko) * 2007-01-29 2009-02-04 삼성전자주식회사 반도체 장치 및 그 형성 방법
JP5119832B2 (ja) * 2007-09-27 2013-01-16 富士通株式会社 界面ラフネス緩和膜、配線層、半導体装置および半導体装置の製造方法
US20090170305A1 (en) 2007-12-31 2009-07-02 Texas Instruments Incorporated Method for improving electromigration lifetime for cu interconnect systems
JP5441382B2 (ja) * 2008-09-30 2014-03-12 キヤノン株式会社 光電変換装置及び光電変換装置の製造方法
WO2010064306A1 (ja) * 2008-12-03 2010-06-10 富士通株式会社 半導体装置の製造方法
US8614143B2 (en) * 2008-12-03 2013-12-24 Texas Instruments Incorporated Simultaneous via and trench patterning using different etch rates
JP2013016718A (ja) * 2011-07-06 2013-01-24 Elpida Memory Inc 半導体装置および半導体装置の製造方法
US8803292B2 (en) 2012-04-27 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate vias and methods for forming the same
JP5925611B2 (ja) * 2012-06-21 2016-05-25 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
WO2016105344A1 (en) * 2014-12-22 2016-06-30 Intel Corporation Via self alignment and shorting improvement with airgap integration capacitance benefit
US9583438B2 (en) 2014-12-26 2017-02-28 Taiwan Semiconductor Manufacturing Company Ltd. Interconnect structure with misaligned metal lines coupled using different interconnect layer
KR20160136715A (ko) * 2015-05-20 2016-11-30 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102326120B1 (ko) * 2015-06-29 2021-11-15 삼성전자주식회사 배선 구조물 및 그 형성 방법, 및 상기 배선 구조물을 갖는 반도체 장치
US9754822B1 (en) 2016-03-02 2017-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method
US9893062B2 (en) * 2016-04-28 2018-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
KR102307127B1 (ko) * 2017-06-14 2021-10-05 삼성전자주식회사 반도체 소자
US10727178B2 (en) * 2017-11-14 2020-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Via structure and methods thereof
KR102580659B1 (ko) * 2018-10-01 2023-09-20 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10998263B2 (en) * 2019-06-13 2021-05-04 International Business Machines Corporation Back end of line (BEOL) time dependent dielectric breakdown (TDDB) mitigation within a vertical interconnect access (VIA) level of an integrated circuit (IC) device
KR102803242B1 (ko) * 2019-08-08 2025-05-08 삼성전자주식회사 비아 및 배선을 포함하는 반도체 소자
US11342222B2 (en) * 2019-09-26 2022-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned scheme for semiconductor device and method of forming the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007074004A (ja) 2001-09-28 2007-03-22 Sharp Corp 層間絶縁構造およびその形成方法
US20130176073A1 (en) * 2012-01-11 2013-07-11 International Business Machines Corporation Back-end electrically programmable fuse

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Publication number Publication date
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