CN115346926A - 存储器的制作方法以及存储器 - Google Patents

Abstract

本申请提供了一种存储器的制作方法以及存储器，该方法包括：提供基底以及多个分立的位线层，基底内具有多个有源区，位线层与有源区电连接；在分立的位线层之间形成间隔层；去除各位线层的部分，形成露出间隔层部分侧壁的通孔，剩余的位线层形成位线接触层；在通孔中形成位线导电部。本申请解决了现有技术中的存储器制作过程中，位线接触层的形状异常影响存储器的器件性能的问题。

Description

存储器的制作方法以及存储器

技术领域

本申请涉及半导体领域，具体而言，涉及一种存储器的制作方法以及存储器。

背景技术

存储器是用来存储程序和各种数据信息的记忆部件，随机存储器分为静态随机存储器和动态随机存储器。动态随机存储器通常包括电容器以及与电容器连接的晶体管，电容器用来存储代表存储信息的电荷，晶体管是控制电容器的电荷流入和释放的开关。在写入数据时字线给出高电平，晶体管导通，位线向电容器充电。读出时字线同样给出高电平，晶体管导通，电容器放电，使位线获得读出信号。

随着存储器工艺节点的不断缩小，其制作难度逐渐增大。位线接触层的制作工艺复杂，需要在基底上堆叠多层膜结构，再对多层膜结构进行刻蚀，得到分立的位线结构，位线结构包括由下到上堆叠的位线接触层、位线导电部以及介质部，刻蚀过程中膜结构交界处的形状较难控制，最终得到的位线接触层形状异常，影响存储器性能。

在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。

发明内容

本申请的主要目的在于提供一种存储器的制作方法以及存储器，以解决现有技术中的存储器制作过程中，位线接触层的形状异常影响存储器的器件性能的问题。

根据本发明实施例的一个方面，提供了一种存储器的制作方法，包括：提供基底以及多个分立的位线层，所述基底内具有多个有源区，所述位线层与所述有源区电连接；在分立的所述位线层之间形成间隔层；去除各所述位线层的部分，形成露出所述间隔层部分侧壁的通孔，剩余的所述位线层形成位线接触层；在所述通孔中形成位线导电部。

可选地，提供多个分立的位线层，包括：在所述基底上形成预备位线层；在所述预备位线层上形成图形化的掩膜层；以所述图形化的掩膜层为掩膜，刻蚀所述预备位线层，使得所述基底的部分裸露，得到多个分立的所述位线层。

可选地，在所述预备位线层上形成图形化的掩膜层，包括：在所述预备位线层上形成底层掩膜层以及位于所述底层掩膜层上的多个分立的核心部；形成覆盖所述核心部的顶部和侧壁以及所述底层掩膜层的侧墙膜；对所述侧墙膜进行刻蚀处理，形成位于所述核心部的两个侧壁上的侧墙层；去除所述核心部，以所述侧墙层作为掩膜，刻蚀所述底层掩膜层，形成所述图形化的掩膜层。

可选地，在所述基底上形成预备位线层，包括：采用外延生长技术在所述基底上形成所述预备位线层。

可选地，在分立的所述位线层之间形成间隔层，包括：在各所述位线层的裸露表面以及所述基底的裸露表面上依次形成第一初始介质层、第一初始隔离层、第二初始介质层以及初始牺牲层，所述初始牺牲层填满所述位线层之间的空隙；对形成有所述第一初始介质层、所述第一初始隔离层、所述第二初始介质层以及所述初始牺牲层的结构进行平坦化，至少使得各所述位线层的上表面裸露，剩余的所述第一初始介质层、剩余的所述第一初始隔离层、剩余的所述第二初始介质层以及剩余的所述初始牺牲层依次形成第一介质层、第一隔离层、第二介质层以及牺牲层，所述第一介质层、所述第一隔离层、所述第二介质层以及所述牺牲层构成所述间隔层。

可选地，在所述通孔中形成位线导电部之后，所述方法还包括：在所述位线导电部的远离所述位线接触层的表面上形成盖层。

可选地，所述第一介质层以及所述第二介质层的材料分别包括氮化硅，所述第一隔离层以及所述牺牲层的材料分别包括二氧化硅。

可选地，去除各所述位线层的部分，形成露出所述间隔层部分侧壁的通孔，剩余的所述位线层形成位线接触层，包括：刻蚀各所述位线层至预定深度，得到多个预备位线接触层；在所述预备位线接触层中形成凹槽，清洗所述凹槽的表面，得到各所述位线接触层，所述位线接触层与两侧的间隔层之间的空隙形成所述通孔。

可选地，在所述预备位线接触层中形成凹槽，包括：采用湿法刻蚀法刻蚀所述预备位线接触层，以在所述预备位线接触层中形成所述凹槽。

可选地，提供基底，包括：提供初始基底，所述初始基底包括分立设置的多个有源区；在所述有源区的表面上以及分立的所述有源区之间形成第三初始隔离层；去除部分有源区顶部的所述第三初始隔离层，得到所述基底，剩余的所述第三初始隔离层形成第三隔离层。

可选地，所述位线层为单层结构，且所述位线层的材料包括多晶硅、单晶硅以及锗化硅的至少一种。

可选地，所述位线导电部的材料包括钌、钨、金以及银中的至少之一。

根据本发明实施例的另一个方面，还提供了一种采用所述的方法制作得到的存储器，所述存储器包括基底、多个分立的位线接触层、多个位线导电部以及间隔层，其中，所述基底内具有多个有源区；所述位线接触层与所述有源区电连接；所述位线导电部位于所述位线接触层的远离所述有源区的表面上；所述间隔层位于分立的所述位线接触层之间。

可选地，所述位线接触层的远离所述有源区的表面为凹面，所述凹面指向所述有源区方向凹陷。

可选地，所述存储器还包括盖层，所述盖层位于所述位线导电部的远离所述位线接触层的表面上。

采用本申请的技术方案，所述的存储器的制作方法中，首先提供具有多个有源区的基底以及位于基底上的多个分立的位线层，所述位线与所述有源区电连接；之后，在分立的所述位线层之间形成间隔层，并去除每个位线层的部分，使得各间隔层的部分侧壁裸露，得到多个通孔，剩余的所述位线层形成位线接触层；最后，在所述位线接触层上形成位线导电部。相比现有技术的存储器制作过程中需要对多层膜结构进行刻蚀，造成得到的位线接触层形状异常，影响存储器性能的问题，本申请的所述方法先形成分立的位线层，再在位线层之间形成间隔层固定位线层，之后对位线层依次执行部分去除以及位线导电部填充步骤，得到位线接触层与位线导电部的堆叠结构，即所述位线层仅用于形成位线接触层，这样相比于现有技术中，对用于形成叠置的位线接触层与位线导电部的多层膜结构进行刻蚀得到的分立结构的方式，本申请的所述位线层的形状较为容易控制，可以使得最终得到的位线接触层的形状较好，进而保证了最终形成的存储器的性能较好。此外，所述位线导电部在形成过程中受到两侧间隔层的支撑，因此，即使位线导电部的宽度较窄，也不易发生倾斜或者坍塌的现象，保证了形成的位线导电部的形状较好，从而进一步地保证了最终得到的存储器的性能较好。

附图说明

构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1和图2分别示出了现有技术中形成位线结构的示意图；

图3示出了根据本申请的实施例的存储器的制作方法的流程示意图；

图4至图14分别示出了存储器的制作方法在各工艺步骤后得到的结构示意图。

其中，上述附图包括以下附图标记：

100、基底；101、位线层；102、有源区；103、间隔层；104、通孔；105、位线接触层；106、位线导电部；107、阻挡层；108、导电层；109、预备位线层；110、图形化的掩膜层；111、底层掩膜层；112、核心部；113、侧墙膜；115、侧墙层；116、第一底层子掩膜层；117、第二底层子掩膜层；118、核心层；119、第一核心层；120、第二核心层；121、第一介质层；122、第一隔离层；123、第二介质层；124、牺牲层；125、盖层；126、预备位线接触层；127、凹槽；128、第三隔离层；129、第三介质层；130、预定介质部；200、位线接触结构；201、位线导电结构；202、介质结构；203、多层膜结构；204、掩膜结构；205、位线结构。

具体实施方式

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。

为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。

需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

应该理解的是，当元件(诸如层、膜、区域、或衬底)描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。

如图1和图2所示，位线接触层的制作工艺复杂，需要在基底100上堆叠多层膜结构，上述多层膜结构包括沿远离基底100的方向依次叠置的位线接触结构200、位线导电结构201以及介质结构202，上述位线接触结构200、上述位线导电结构201以及上述介质结构202构成多层膜结构203，并在上述多层膜结构203上形成掩膜结构204，得到如图1所示的结构，再通过上述掩膜结构204对多层膜结构203进行刻蚀，得到如图2所示的分立的位线结构205，位线结构205包括由下到上堆叠的位线接触层105、位线导电部106以及盖层125，刻蚀过程中多层膜结构交界处的形状较难控制，导致最终得到的位线接触层形状异常，影响存储器性能。

正如上述所说的，现有技术中的存储器制作过程中，位线形状异常影响存储器的器件性能的问题，为了解决上述问题，本申请的一种典型的实施方式中，提供了一种存储器的制作方法以及存储器。

根据本申请的一种典型的实施例，提供了一种存储器的制作方法。

图3是根据本申请实施例的存储器的制作方法的流程图。如图3所示，该方法包括以下步骤：

步骤S101，提供如图9所示的基底100以及多个分立的位线层101，上述基底100内具有多个有源区102，上述位线层101与上述有源区102电连接；

步骤S102，在分立的上述位线层101之间形成间隔层103，得到如图11所示的半导体结构；

步骤S103，如图12所示，去除各上述位线层101的部分，形成露出上述间隔层部分侧壁的通孔104，剩余的上述位线层形成位线接触层105；

步骤S104，如图12以及图13所示，在上述通孔104中形成位线导电部106。

上述的存储器的制作方法中，首先提供具有多个有源区的基底以及位于基底上的多个分立的位线层，上述位线与上述有源区电连接；之后，在分立的上述位线层之间形成间隔层，并去除每个位线层的部分，使得各间隔层的部分侧壁裸露，得到多个通孔，剩余的上述位线层形成位线接触层；最后，在上述位线接触层上形成位线导电部。相比现有技术的存储器制作过程中需要对多层膜结构进行刻蚀，造成得到的位线接触层形状异常，影响存储器性能的问题，本申请的上述方法先形成分立的位线层，再在位线层之间形成间隔层固定位线层，之后对位线层依次执行部分去除以及位线导电部填充步骤，得到位线接触层与位线导电部的堆叠结构，即上述位线层仅用于形成位线接触层，这样相比于现有技术中，对用于形成叠置的位线接触层与位线导电部的多层膜结构进行刻蚀得到的分立结构的方式，本申请的上述位线层的形状较为容易控制，可以使得最终得到的位线接触层的形状较好，进而保证了最终形成的存储器的性能较好。此外，上述位线导电部在形成过程中受到两侧间隔层的支撑，因此，即使位线导电部的宽度较窄，也不易发生倾斜或者坍塌的现象，保证了形成的位线导电部的形状较好，从而进一步地保证了最终得到的存储器的性能较好。

具体地，上述的形状异常包括位线接触层或者位线导电部的倾斜、坍塌、上下宽度不一致以及部分相邻位线接触层或者相邻位线导电部接触等问题。

上述位线导电部的材料包括钌、钨、金以及银中的至少之一。上述位线导电部可以为单层结构也可以为多层结构。本实施例中，上述位线导电部为多层结构，在上述通孔中形成位线导电部的步骤包括：如图12以及图13所示，在上述通孔104的底部及侧壁形成阻挡层107；如图14所示，在阻挡层107的裸露表面形成导电层108，上述阻挡层107以及上述导电层108形成上述位线导电部106。在本实施例中，可以通过原子沉积层沉积技术形成导电层以及阻挡层，这样可以使得得到的导电层以及阻挡层的厚度更为均匀。在其他实施例，也可采用其他沉积技术。另外，由于上述位线导电部是采用通孔填充方式得到的，而没有采用刻蚀工艺，这样在位线导电部中不会残留由刻蚀产生的杂质，从而降低位线导电部的电阻，提高了存储器的运行速度。上述的阻挡层的材料可以为TiSiN，使其具有导电性以及良好的阻挡能力，以阻挡导电层的扩散，上述金属层的材料可以为钌、钨、金或者银中的一种或者多种。这些金属都属于低电阻金属，可以进一步地降低位线导电部的电阻值，提高存储器的运行速度。在其他实施例中，在上述通孔中形成位线导电部的步骤还可以包括：在上述通孔的底部及侧壁形成第一金属子层；在上述第一金属子层的裸露表面形成至少一层第二金属子层，上述第一金属子层以及上述第二金属子层的材料可以分别为钌、钨、金或者银中的一种或者多种。在上述位线接触层的材料为多晶硅的情况下，上述第一金属子层与上述位线接触层的接触界面形成了金属硅化物。

在实际的应用过程中，如图4所示，上述位线层与上述有源区电连接的方式为：每一个上述位线层与一个上述有源区接触，使得每个上述位线层均与对应的有源区电连接，且上述基底中部分上述有源区不与上述位线接触层对应接触。上述位线层的材料包括多晶硅、单晶硅以及锗化硅的至少一种。本领域技术人员还可以通过对上述位线层中掺杂多种离子来提高其导电能力。一种更为具体的实施例中，上述位线层的材料为多晶硅。

为了进一步地保证得到的上述位线层的形状较好，进而进一步地保证后续得到的位线接触层的形状较好，根据本申请的一种具体的实施例，提供多个分立的位线层，包括：在上述基底100上形成预备位线层109；在上述预备位线层109上形成图形化的掩膜层110；以上述图形化的掩膜层110为掩膜，刻蚀上述预备位线层109，使得上述基底100的部分裸露，得到多个分立的上述位线层101。需要说明的是，上述预备位线层为单层膜结构。通过对单层的预备位线层进行图形化，来形成多个分立的位线层，保证了可以较为简单容易地得到分立的位线层，且相比对多层膜进行刻蚀，本申请进一步地保证了位线层的形状较为可控。

本实施例中，上述位线层为单层结构，上述预备位线层为单层结构。对单层结构的预备位线层进行刻蚀的工艺较为容易实现，且单层刻蚀过程中形成的位线层的形状较为可控，可以得到形状较好的位线层，进而进一步地避免了由于位线接触层的形状异常造成的存储器性能不好的问题。

一种具体的实施例中，本申请以双重图形化(SADP，Self-Aligned DoublePatterning)的方法形成上述位线层，以下将结合附图对上述位线层的形成方法做详细说明。首先，如图5至图8所示，在上述预备位线层上形成图形化的掩膜层，包括：如图5所示，在上述预备位线层109上形成底层掩膜层111以及位于上述底层掩膜层111上的多个分立的核心部112；如图6所示，形成覆盖上述核心部112的顶部和侧壁以及上述底层掩膜层111的侧墙膜113；对上述侧墙膜113进行刻蚀处理，形成位于上述核心部112的两个侧壁上的侧墙层115；去除上述核心部112，得到如图7所示的结构，以上述侧墙层115作为掩膜，刻蚀上述底层掩膜层111，形成如图8所示的上述图形化的掩膜层110。之后，以上述图形化的掩膜层为掩膜，刻蚀上述预备位线层，使得上述基底的部分裸露，得到多个分立的上述位线层。上述方法中，图形化的侧墙膜通过上述底层掩膜层传递给上述预备位线层，因此，上述侧墙膜的宽度与上述位线层的宽度一致，上述侧墙膜的宽度越小，上述位线层的宽度越小，得到的存储器的尺寸也越小。

在实际应用过程中，上述底层掩膜层111可以包括第一底层子掩膜层116以及第二底层子掩膜层117，还可以仅为单层结构。本领域技术人员可以灵活选择合适结构的上述底层掩膜层的结构。并且，第一底层子掩膜层与第二底层子掩膜层的材料不同，具体地，第一底层子掩膜层的材料可以为氮氧化硅，第二底层子掩膜层的材料可以为含氢氧化硅。

在上述底层掩膜层包括第一底层子掩膜层以及第二底层子掩膜层的情况下，以上述侧墙层作为掩膜，刻蚀上述底层掩膜层，形成上述图形化的掩膜层，包括：以上述侧墙层为掩膜，依次刻蚀上述第二底层子掩膜层以及上述第一底层子掩膜层，得到多个分立的预备掩膜层，上述预备掩膜层由从下到上叠置的第一底层子掩膜部以及第二底层子掩膜部构成，上述第一底层子掩膜部为刻蚀上述第一底层子掩膜层得到的，上述第二底层子掩膜部为刻蚀上述第二底层子掩膜层得到的；去除各上述第二底层子掩膜部，剩余的上述第一底层子掩膜部形成如图8所示的图形化的掩膜层。

如图4至图5所示，形成位于上述底层掩膜层上的多个分立的核心部的过程包括：如图4所示，在上述底层掩膜层111上依次叠置核心层118以及图形化的光刻胶层(图中未示出)；以图像化的上述光刻胶层为掩膜，刻蚀上述核心层118，得到如图5所示的多个分立的上述核心部112；去除图形化的上述光刻胶层。上述核心层118可以包括第一核心层119和第二核心层120。第一核心层的材料包括氮氧化硅，第二核心层的材料包括氢氧化硅。当然，上述核心层还可以为单层结构。上述核心层的构成材料也并不限于上述的氮氧化硅以及氢氧化硅，其还可以包括现有技术中任意合适的材料。

上述的上述侧墙膜可以采用现有技术中任意合适的方式形成，如化学气相沉积、物理气相沉积等方法，本实施例可以采用原子层沉积技术来形成上述侧墙膜，通过原子层沉积技术形成的侧墙膜厚度更为均匀。上述侧墙膜的材料与上述核心部的材料不同，上述侧墙膜的材料可以为氧化硅。对上述侧墙膜进行刻蚀处理，形成位于上述核心部的两个侧壁上的侧墙层的过程中，由于刻蚀负载效应，即刻蚀面积越大，越容易被刻蚀，沉积在核心部侧壁的侧墙膜不容易被刻蚀，从而形成了上述侧墙层。

值得注意的是，在其他实施例中，也可以不采用双重图形化工艺形成伪位线结构，例如：直接在预备位线层上形成单层硬掩膜层，对该硬掩膜层进行光刻，形成位于上述预备位线层上的多个分立的核心部；形成覆盖核心部顶部和侧壁以及上述预备位线层的侧墙膜；对侧墙膜进行刻蚀处理，形成位于核心部的相对的两个侧壁的侧墙层；去除核心部，侧墙层为图形化的掩膜层，利用该图形化的掩膜层刻蚀上述预备位线层，形成上述位线层。

根据本申请的又一种具体的实施例，在上述基底上形成预备位线层，包括：采用外延生长技术在上述基底上形成上述预备位线层。通过外延生长技术形成的预备位线层的电阻较小，保证了最终形成的位线接触层的电阻较小，使得位线接触层与有源区的接触面的电阻，从而保证了存储器的运行速率较高。

本申请通过在分立的位线层之间形成间隔层，间隔层可以起到支撑以及固定位线层的作用，避免位线层在后续的加工过程中出现倾斜、倒塌等问题，本领域技术人员可以采用任意合适的方法形成上述间隔层，本申请的实施例中，如图9以及图10所示，在分立的上述位线层之间形成间隔层，包括：在各上述位线层101的裸露表面以及上述基底100的裸露表面上依次形成第一初始介质层、第一初始隔离层、第二初始介质层以及初始牺牲层，上述初始牺牲层填满上述位线层101之间的空隙；对形成有上述第一初始介质层、上述第一初始隔离层、上述第二初始介质层以及上述初始牺牲层的结构进行平坦化，至少使得各上述位线层101的上表面裸露，剩余的上述第一初始介质层、剩余的上述第一初始隔离层、剩余的上述第二初始介质层以及剩余的上述初始牺牲层依次形成第一介质层121、第一隔离层122、第二介质层123以及牺牲层124，上述第一介质层121、上述第一隔离层122、上述第二介质层123以及上述牺牲层124构成上述间隔层103。

上述第一介质层以及上述第二介质层的材料分别包括氮化硅，上述第一隔离层以及上述牺牲层的材料分别包括二氧化硅。即沿远离上述位线层的侧壁方向依次叠置SiN层、二氧化硅层、SiN层以及二氧化硅层。在实际应用中，可以采用如等离子化学气相沉积技术或等离子物理气相沉积技术等沉积技术形成上述第一初始介质层、上述第一初始隔离层、上述第二初始介质层以及上述初始牺牲层。当然，上述第一初始介质层、上述第一初始隔离层、上述第二初始介质层以及上述初始牺牲层的形成方式并不限于上述的方式，本领域技术人员可以选择任意合适的其他生长技术在分立的上述位线层之间依次形成上述第一初始介质层、上述第一初始隔离层、上述第二初始介质层以及上述初始牺牲层，比如原子层沉积技术，这样可以得到厚度较为均匀的上述第一初始介质层、上述第一初始隔离层、上述第二初始介质层以及上述初始牺牲层。

此外，在对形成有上述第一初始介质层、上述第一初始隔离层、上述第二初始介质层以及上述初始牺牲层的结构进行平坦化的过程中，也可以去除各上述位线层的部分。在各上述位线层的裸露表面以及上述基底的裸露表面上依次形成第一初始介质层、第一初始隔离层、第二初始介质层以及初始牺牲层，包括：在各上述位线层的裸露表面以及上述基底的裸露表面上依次形成第一初始介质层以及第一预初始隔离层；去除上述第一初始介质层的远离上述基底的表面上的上述第一预初始隔离层，剩余的上述第一预初始隔离层形成上述第一初始隔离层；在上述第一初始介质层的裸露表面以及上述第一初始隔离层的裸露表面上依次形成上述第二初始介质层以及上述初始牺牲层。

可选的一种实施例中，如图13以及图14所示，在上述通孔中形成位线导电部之后，上述方法还包括：在上述位线导电部106的远离上述位线接触层105的表面上形成用于保护上述位线导电部106的盖层125。

位线的电阻越小，对应的阵列晶体管的驱动电流较大，但是随着DRAM(DynamicRandom Access Memory，动态随机存取存储器)的设计线宽逐渐减低，对相关位线接触电容要求更为严苛，从线宽的角度，很难有大的空间改变设计尺寸来降低位线的电阻，传统的夹层以及电阻率改善方法已不能满足电性要求，这种情况下，为了降低位线的电阻值，从而进一步地保证存储器的性能较好，再一种实施例中，去除各上述位线层的部分，形成露出上述间隔层部分侧壁的通孔，剩余的上述位线层形成位线接触层，包括：如图10以及图11所示，刻蚀各上述位线层101至预定深度，得到多个预备位线接触层126；如图11以及图12所示，在上述预备位线接触层126中形成凹槽127，清洗上述凹槽127的表面，得到各上述位线接触层105，上述位线接触层105与两侧的间隔层103之间的空隙形成上述通孔104。通过形成具有凹槽的位线接触层，保证了后续形成的位线导电部与位线接触层的接触面积较大，从而改善了位线的电阻值，即使得位线电阻值较小，并且改善了肖特基势垒。在形成上述凹槽后，清洗上述凹槽的表面可以减少夹层的产生，进一步地保证得到的位线电阻值较小。

当然，并不限于在上述预备位线接触层中形成凹槽，还可以通过在上述预备位线接触层的顶部形成凸出部，来增大位线导电部与位线接触层的接触面积。

实际的应用过程中，在上述预备位线接触层中形成凹槽，包括：采用湿法刻蚀法刻蚀上述预备位线接触层，以在上述预备位线接触层中形成上述凹槽。具体地如采用TMAH刻蚀上述预备位线接触层，来形成上述凹槽。

如图4所示，提供基底的具体步骤可以包括：提供初始基底，上述初始基底包括分立设置的多个有源区102；在上述有源区102的表面上以及分立的上述有源区102之间形成第三初始隔离层；去除部分有源区102顶部的上述第三初始隔离层，得到上述基底，剩余的上述第三初始隔离层形成第三隔离层128。另外，上述基底还包括多个第三介质层129，上述第三介质层129位于上述第三隔离层128的远离上述有源区102的表面。以上述图形化的掩膜层为掩膜，刻蚀上述预备位线层，使得上述基底的部分裸露，得到多个分立的上述位线层的过程中，还包括：以上述图形化的掩膜层为掩膜，蚀上述第三介质层129，得到预定介质部130。

根据本申请的另一种典型的实施例，还提供了一种采用上述的方法制作得到的存储器，上述存储器包括基底、多个分立的位线接触层、多个位线导电部以及间隔层，其中，上述基底内具有多个有源区；上述位线接触层与上述有源区电连接；上述位线导电部位于上述位线接触层的远离上述有源区的表面上；上述间隔层位于分立的上述位线接触层之间。

上述的存储器为采用任一种上述的方法制作得到的，相比现有技术的存储器制作过程中需要对多层膜结构进行刻蚀，造成得到的位线接触层形状异常，影响存储器性能的问题，本申请的上述方法先形成分立的位线层，再在位线层之间形成间隔层固定位线层，之后对位线层依次执行部分去除以及位线导电部填充步骤，得到位线接触层与位线导电部的堆叠结构，即上述位线层仅用于形成位线接触层，这样相比于现有技术中，对用于形成叠置的位线接触层与位线导电部的多层膜结构进行刻蚀得到的分立结构的方式，本申请的上述位线层的形状较为容易控制，可以使得最终得到的位线接触层的形状较好，进而保证了最终形成的存储器的性能较好。此外，上述位线导电部在形成过程中受到两侧间隔层的支撑，因此，即使位线导电部的宽度较窄，也不易发生倾斜或者坍塌的现象，保证了形成的位线导电部的形状较好，从而进一步地保证了最终得到的存储器的性能较好。

可选的一种实施例中，上述位线接触层的远离上述有源区的表面为凹面，上述凹面指向上述有源区方向凹陷。通过形成具有凹面的位线接触层，保证了后续形成的位线导电部与位线接触层的接触面积较大，从而改善了位线的电阻值，即使得位线电阻值较小，并且改善了肖特基势垒。在形成上述凹槽后，清洗上述凹槽的表面可以减少夹层的产生，进一步地保证得到的位线电阻值较小。

在实际应用过程中，上述存储器还包括盖层，上述盖层位于上述位线导电部的远离上述位线接触层的表面上。通过上述盖层可以实现保护上述位线导电部的效果。

在本发明的上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。

从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：

1)、本申请上述的存储器的制作方法中，首先提供具有多个有源区的基底以及位于基底上的多个分立的位线层，上述位线与上述有源区电连接；之后，在分立的上述位线层之间形成间隔层，并去除每个位线层的部分，使得各间隔层的部分侧壁裸露，得到多个通孔，剩余的上述位线层形成位线接触层；最后，在上述位线接触层上形成位线导电部。相比现有技术的存储器制作过程中需要对多层膜结构进行刻蚀，造成得到的位线接触层形状异常，影响存储器性能的问题，本申请的上述方法先形成分立的位线层，再在位线层之间形成间隔层固定位线层，之后对位线层依次执行部分去除以及位线导电部填充步骤，得到位线接触层与位线导电部的堆叠结构，即上述位线层仅用于形成位线接触层，这样相比于现有技术中，对用于形成叠置的位线接触层与位线导电部的多层膜结构进行刻蚀得到的分立结构的方式，本申请的上述位线层的形状较为容易控制，可以使得最终得到的位线接触层的形状较好，进而保证了最终形成的存储器的性能较好。此外，上述位线导电部在形成过程中受到两侧间隔层的支撑，因此，即使位线导电部的宽度较窄，也不易发生倾斜或者坍塌的现象，保证了形成的位线导电部的形状较好，从而进一步地保证了最终得到的存储器的性能较好。

2)、本申请上述的存储器为采用任一种上述的方法制作得到的，相比现有技术的存储器制作过程中需要对多层膜结构进行刻蚀，造成得到的位线接触层形状异常，影响存储器性能的问题，本申请的上述方法先形成分立的位线层，再在位线层之间形成间隔层固定位线层，之后对位线层依次执行部分去除以及位线导电部填充步骤，得到位线接触层与位线导电部的堆叠结构，即上述位线层仅用于形成位线接触层，这样相比于现有技术中，对用于形成叠置的位线接触层与位线导电部的多层膜结构进行刻蚀得到的分立结构的方式，本申请的上述位线层的形状较为容易控制，可以使得最终得到的位线接触层的形状较好，进而保证了最终形成的存储器的性能较好。此外，上述位线导电部在形成过程中受到两侧间隔层的支撑，因此，即使位线导电部的宽度较窄，也不易发生倾斜或者坍塌的现象，保证了形成的位线导电部的形状较好，从而进一步地保证了最终得到的存储器的性能较好。

以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (15)

1.一种存储器的制作方法，其特征在于，包括：

提供基底以及多个分立的位线层，所述基底内具有多个有源区，所述位线层与所述有源区电连接；

在分立的所述位线层之间形成间隔层；

去除各所述位线层的部分，形成露出所述间隔层部分侧壁的通孔，剩余的所述位线层形成位线接触层；

在所述通孔中形成位线导电部。

2.根据权利要求1所述的方法，其特征在于，提供多个分立的位线层，包括：

在所述基底上形成预备位线层；

在所述预备位线层上形成图形化的掩膜层；

以所述图形化的掩膜层为掩膜，刻蚀所述预备位线层，使得所述基底的部分裸露，得到多个分立的所述位线层。

3.根据权利要求2所述的方法，其特征在于，在所述预备位线层上形成图形化的掩膜层，包括：

在所述预备位线层上形成底层掩膜层以及位于所述底层掩膜层上的多个分立的核心部；

形成覆盖所述核心部的顶部和侧壁以及所述底层掩膜层的侧墙膜；

对所述侧墙膜进行刻蚀处理，形成位于所述核心部的两个侧壁上的侧墙层；

去除所述核心部，以所述侧墙层作为掩膜，刻蚀所述底层掩膜层，形成所述图形化的掩膜层。

4.根据权利要求2所述的方法，其特征在于，在所述基底上形成预备位线层，包括：采用外延生长技术在所述基底上形成所述预备位线层。

5.根据权利要求1所述的方法，其特征在于，在分立的所述位线层之间形成间隔层，包括：

在各所述位线层的裸露表面以及所述基底的裸露表面上依次形成第一初始介质层、第一初始隔离层、第二初始介质层以及初始牺牲层，所述初始牺牲层填满所述位线层之间的空隙；

对形成有所述第一初始介质层、所述第一初始隔离层、所述第二初始介质层以及所述初始牺牲层的结构进行平坦化，至少使得各所述位线层的上表面裸露，剩余的所述第一初始介质层、剩余的所述第一初始隔离层、剩余的所述第二初始介质层以及剩余的所述初始牺牲层依次形成第一介质层、第一隔离层、第二介质层以及牺牲层，所述第一介质层、所述第一隔离层、所述第二介质层以及所述牺牲层构成所述间隔层。

6.根据权利要求5所述的方法，其特征在于，在所述通孔中形成位线导电部之后，所述方法还包括：

在所述位线导电部的远离所述位线接触层的表面上形成盖层。

7.根据权利要求5所述的方法，其特征在于，所述第一介质层以及所述第二介质层的材料分别包括氮化硅，所述第一隔离层以及所述牺牲层的材料分别包括二氧化硅。

8.根据权利要求1所述的方法，其特征在于，去除各所述位线层的部分，形成露出所述间隔层部分侧壁的通孔，剩余的所述位线层形成位线接触层，包括：

刻蚀各所述位线层至预定深度，得到多个预备位线接触层；

在所述预备位线接触层中形成凹槽，

清洗所述凹槽的表面，得到各所述位线接触层，所述位线接触层与两侧的间隔层之间的空隙形成所述通孔。

9.根据权利要求8所述的方法，其特征在于，在所述预备位线接触层中形成凹槽，包括：

采用湿法刻蚀法刻蚀所述预备位线接触层，以在所述预备位线接触层中形成所述凹槽。

10.根据权利要求1至9中任一项所述的方法，其特征在于，提供基底，包括：

提供初始基底，所述初始基底包括分立设置的多个有源区；

在所述有源区的表面上以及分立的所述有源区之间形成第三初始隔离层；

去除部分有源区顶部的所述第三初始隔离层，得到所述基底，剩余的所述第三初始隔离层形成第三隔离层。

11.根据权利要求1至9中任一项所述的方法，其特征在于，所述位线层为单层结构，且所述位线层的材料包括多晶硅、单晶硅以及锗化硅的至少一种。

12.根据权利要求1至9中任一项所述的方法，其特征在于，所述位线导电部的材料包括钌、钨、金以及银中的至少之一。

13.一种采用权利要求1至12中任一项所述的方法制作得到的存储器，其特征在于，所述存储器包括：

基底，所述基底内具有多个有源区；

多个分立的位线接触层，所述位线接触层与所述有源区电连接；

多个位线导电部，所述位线导电部位于所述位线接触层的远离所述有源区的表面上；

间隔层，位于分立的所述位线接触层之间。

14.根据权利要求13所述的存储器，其特征在于，所述位线接触层的远离所述有源区的表面为凹面，所述凹面指向所述有源区方向凹陷。

15.根据权利要求13所述的存储器，其特征在于，所述存储器还包括：

盖层，位于所述位线导电部的远离所述位线接触层的表面上。

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