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CN114999917A - 低Cgd电容功率MOSFET的制备方法 - Google Patents

低Cgd电容功率MOSFET的制备方法 Download PDF

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CN114999917A
CN114999917A CN202210483008.2A CN202210483008A CN114999917A CN 114999917 A CN114999917 A CN 114999917A CN 202210483008 A CN202210483008 A CN 202210483008A CN 114999917 A CN114999917 A CN 114999917A
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CN
China
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layer
oxide layer
oxidation
si3n4
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210483008.2A
Other languages
English (en)
Inventor
黄平
鲍利华
顾海颖
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Fine Chip Semiconductor Co ltd
Original Assignee
Shanghai Fine Chip Semiconductor Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Fine Chip Semiconductor Co ltd filed Critical Shanghai Fine Chip Semiconductor Co ltd
Priority to CN202210483008.2A priority Critical patent/CN114999917A/zh
Publication of CN114999917A publication Critical patent/CN114999917A/zh
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    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors

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Abstract

本发明公开的低Cgd电容功率MOSFET的制备方法，其在对Si3N4侧墙之间沟槽的底部进行第二次氧化，形成第二氧化层；所述第二氧化层的厚度大于所述第三氧化层(栅氧化层)的厚度。本发明的沟槽底部的中间部分是第二氧化层(厚氧化层)，使得栅漏电容Cgd较小，也即Qgd较小。

Description

低Cgd电容功率MOSFET的制备方法
技术领域
本发明涉及功率MOSFET的制备方法，特别涉及低Cgd电容功率MOSFET的制备方法。
背景技术
功率MOSFET(Power Metal Oxide Semiconductor Field-effect Transistor，场效应晶体管)以其开关速度快、频率性能好、输入阻抗高、驱动功率小、温度特性好、无二次击穿问题等优点，大量应用在4C(即Communication，Computer，Consumer，Car：通信，电脑，消费电器，汽车)等领域中。
传统的功率Trench MOSFET器件，其栅极同漏极之间只有一层薄的栅氧化层，故栅漏电容Cgd较大，也即Qgd较大。
发明内容
针对传统的功率Trench MOSFET器件所存在的栅漏电容Cgd较大的问题，提供一种栅漏电容Cgd较小的低Cgd电容功率MOSFET的制备方法。
为了实现上述发明目的，本发明的低Cgd电容功率MOSFET的制备方法，包括如下步骤：
步骤1：准备衬底及外延材料，其中外延材料位于衬底之上；
步骤2：在外延材料的表面上进行第一次氧化，形成一层第一氧化层；
步骤3：在第一氧化层上蚀刻出沟槽，该沟槽穿透第一氧化层进入外延材料中；
步骤4：在第一氧化层和沟槽侧壁及底部淀积一层Si3N4层；
步骤5：Etchback刻蚀掉第一氧化层上及沟槽底部的Si3N4层，在沟槽的侧壁形成Si3N4侧墙(Spacer)；
步骤6：对Si3N4侧墙之间沟槽的槽底进行第二次氧化，形成第二氧化层；
步骤7：蚀刻掉Si3N4侧墙，露出原先被Si3N4侧墙遮盖住的外延材料；
步骤8：对露出原先被Si3N4侧墙遮盖住的外延材料进行第三次氧化，形成第三氧化层；
步骤9：在第一氧化层、第二氧化层和第三氧化层表面淀积多晶硅，多晶硅填满沟槽；
步骤10：Etchback去除第一氧化层表面上的多晶硅层，保留沟槽内的多晶硅；
步骤11：在外延材料表面上制作P-body层和N+/P+层，其中N+/P+层位于P-body的上表面；P+区域位于N+区域的中间；
步骤12；在N+/P+层的表面上淀积CVD层并在CVD层上对应每一N+/P+层中间位置进行Source开孔，露出P+区域和相邻部分N+区域；
步骤13：在CVD层上进行金属化。
在本发明的一个优选实施例中，所述第二氧化层的厚度大于所述第三氧化层的厚度。
在本发明的一个优选实施例中，所述第三次氧化为栅极氧化，第三氧化层为栅极氧化层。
在本发明的一个优选实施例中，步骤9和步骤10中，所述多晶硅为栅极多晶硅。
由于采用了如上的技术方案，本发明的沟槽底部的中间部分是第二氧化层(厚氧化层)，使得栅漏电容Cgd较小，也即Qgd较小。
附图说明
图1a至图1k为本发明低Cgd电容功率MOSFET的制备方法的示意图。
具体实施方式
以下结合附图和具体实施方式来进一步描述本发明。
参见图1a至图1k,本发明的低Cgd电容功率MOSFET的制备方法，包括如下步骤：
步骤1：参见图1a，准备衬底1及外延材料2，其中N-外延层2位于N+衬底1之上；
步骤2：参见图1b，在N-外延层2的表面2a上进行第一次氧化，形成一层第一氧化层3；
步骤3：参见图1c，在第一氧化层3上蚀刻出沟槽4，该沟槽4穿透第一氧化层3进入N-外延层2中；
步骤4：参见图1d，在第一氧化层3和沟槽4侧壁及底部淀积一层Si3N4层5；
步骤5：参见图1e，Etchback刻蚀掉第一氧化层3上及沟槽4底部的Si3N4层5，在沟槽4的侧壁形成Si3N4侧墙6(Spacer)；
步骤6：参见图1f，对Si3N4侧墙6之间沟槽底部进行第二次氧化，形成第二氧化层7；
步骤7：参见图1g，蚀刻掉Si3N4侧墙6，露出原先被Si3N4侧墙6遮盖住的外延材料；
步骤8：参见图1h，对露出原先被Si3N4侧墙6遮盖住的外延材料进行第三次氧化(栅氧化)，形成第三氧化层8(栅氧化层)；
步骤9：参见图1h，在第一氧化层3、第二氧化层7和第三氧化层8(栅氧化层)表面淀积多晶硅9(栅极多晶硅)，多晶硅9(栅极多晶硅)填满沟槽；
步骤10：参见图1i，Etchback去除第一氧化层3表面上的多晶硅层9，保留沟槽内的多晶硅9(栅极多晶硅)；
步骤11：参见图1j，在外延材料表面上制作P-body层和N+/P+层，其中N+/P+层位于P-body的上表面；P+区域位于N+区域的中间；
步骤12；参见图1k,在N+/P+层的表面上淀积CVD层10并在CVD层10上对应每一N+/P+层中间位置进行Source开孔，露出P+区域和相邻部分N+区域；
步骤13：参见图1k,在CVD层10上进行金属化。

Claims (4)

1.低Cgd电容功率MOSFET的制备方法，其特征在于，包括如下步骤：
步骤1：准备衬底及外延材料，其中外延材料位于衬底之上；
步骤2：在外延材料的表面上进行第一次氧化，形成一层第一氧化层；
步骤3：在第一氧化层上蚀刻出沟槽，该沟槽穿透第一氧化层进入外延材料中；
步骤4：在第一氧化层和沟槽侧壁及底部淀积一层Si3N4层；
步骤5：Etchback刻蚀掉第一氧化层上及沟槽底部的Si3N4层，在沟槽的侧壁形成Si3N4侧墙(Spacer)；
步骤6：对Si3N4侧墙之间沟槽的槽底进行第二次氧化，形成第二氧化层；
步骤7：蚀刻掉Si3N4侧墙，露出原先被Si3N4侧墙遮盖住的外延材料；
步骤8：对露出原先被Si3N4侧墙遮盖住的外延材料进行第三次氧化(栅氧化)，形成第三氧化层(栅氧化层)；
步骤9：在第一氧化层、第二氧化层和第三氧化层表面淀积多晶硅(栅极多晶硅)，多晶硅(栅极多晶硅)填满沟槽；
步骤10：Etchback去除第一氧化层表面上的多晶硅层，保留沟槽内的多晶硅(栅极多晶硅)；
步骤11：在外延材料表面上制作P-body层和N+/P+层，其中N+/P+层位于P-body的上表面；P+区域位于N+区域的中间；
步骤12；在N+/P+层的表面上淀积CVD层并在CVD层上对应每一N+/P+层中间位置进行Source开孔，露出P+区域和相邻部分N+区域；
步骤13：在CVD层上进行金属化。
2.如权利要求1所述的低Cgd电容功率MOSFET的制备方法，其特征在于，所述第二氧化层的厚度大于所述第三氧化层(栅氧化层)的厚度。
3.如权利要求1或2所述的低Cgd电容功率MOSFET的制备方法，其特征在于，所述第三次氧化为栅极氧化，第三氧化层为栅极氧化层。
4.如权利要求1或2所述的低Cgd电容功率MOSFET的制备方法，其特征在于，步骤9和步骤10中，所述多晶硅为栅极多晶硅。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030032248A1 (en) * 2001-08-10 2003-02-13 Christiana Yue Method of fabricating trench MIS device with graduated gate oxide layer
CN101621031A (zh) * 2008-06-20 2010-01-06 飞兆半导体公司 形成用于沟槽栅器件的厚的底部电介质(tbd)的结构和方法
CN101866849A (zh) * 2009-04-16 2010-10-20 上海华虹Nec电子有限公司 在沟槽底部制备氧化膜的方法
CN101877314A (zh) * 2009-04-29 2010-11-03 上海华虹Nec电子有限公司 在沟槽底部制作厚氧化层的方法

Patent Citations (4)

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