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CN114256226A - 静电保护电路及包括静电保护电路的半导体器件 - Google Patents

静电保护电路及包括静电保护电路的半导体器件 Download PDF

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CN114256226A CN202110650759.4A CN202110650759A CN114256226A CN 114256226 A CN114256226 A CN 114256226A CN 202110650759 A CN202110650759 A CN 202110650759A CN 114256226 A CN114256226 A CN 114256226A
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Abstract

一种静电保护电路，包括：第一二极管和第二二极管；电阻器和电容器；反相器，配置为使信号反相，以将反相信号输出到栅极耦合晶体管；第一开关，配置为响应于反相信号而阻断第一漏电流流过上拉驱动器；以及第二开关，配置为响应于信号而阻断第二漏电流流过下拉驱动器。

Description

静电保护电路及包括静电保护电路的半导体器件
相关申请的交叉引用
本申请要求于2020年9月25日在韩国知识产权局递交的韩国专利申请第10-2020-0124475号的优先权，其全部公开内容通过引用合并于此。
技术领域
与本发明构思一致的装置和方法涉及静电保护电路和/或包括静电保护电路的半导体器件。
背景技术
半导体器件可以包括输入端子和/或输出端子(例如，引脚、焊球或焊盘)上的静电保护电路。当由于来自外部的静电而将非常高的电压瞬间施加到静电保护电路时，静电保护电路通过放电路径来执行静电放电，并且阻止(或备选地防止)半导体器件的内部电路损坏，例如，防止MOS晶体管的击穿或栅极绝缘层的节故障(junction spiking)。
通常，静电保护电路包括二极管，并且当为了阻止(或备选地，防止)在静电放电的速度增大时内部电路被损坏而增大二极管的尺寸时，输入端子和/或输出端子的输入电容和输出电容可能增大，并且因此可降低在半导体器件的正常操作期间的操作速度。
发明内容
本公开的示例实施例提供一种用于在适当地保持二极管的尺寸的同时无需损坏内部电路地静电放电的静电保护电路和/或包括该静电保护电路的半导体器件。
通过示例实施例解决的技术问题不限于上述技术问题，本领域技术人员根据以下描述将更清楚本文为描述的其他技术问题。
根据本公开的示例实施例的一种静电保护电路可以包括：第一二极管，包括电连接到第一端子的阳极和电连接到第二端子的阴极；第二二极管，包括电连接到第三端子的阳极、和电连接到第一端子的阴极；电阻器，电连接在第二端子和第一节点之间；电容器，电连接在第一节点和第三端子之间；反相器，电连接在第一节点和第二节点之间，反相器被配置为使第一节点的信号反相以生成反相信号并且将反相信号提供给第二节点；栅极耦合晶体管，电连接在第二端子和第三端子之间，栅极耦合晶体管包括电连接到第二节点的栅极，以使栅极耦合晶体管被配置为对第二节点的反相信号做出响应；第一开关，配置为响应于第二节点的反相信号而阻断第一漏电流通过上拉驱动器从第一端子流到第二端子；以及第二开关，被配置为响应于第一节点的信号而阻断第二漏电流通过下拉驱动器从第一端子流到第三端子。
根据本公开的另一示例实施例的半导体器件可以包括：输出驱动器，包括电连接在第一端子和第二端子之间并且配置为对上拉数据做出响应的上拉驱动器、以及电连接在第一端子和第三端子之间并且配置为对下拉数据做出响应的下拉驱动器；以及静电保护电路，包括，第一二极管，包括电连接到第一端子的阳极和电连接到第二端子的阴极，第二二极管，包括电连接到第三端子的阳极和电连接到第一端子的阴极，电阻器，电连接在第二端子和第一节点之间，电容器，电连接在第一节点和第三端子之间，反相器，电连接在第一节点和第二节点之间，反相器配置为使第一节点的信号反相以生成反相信号并且将反相信号提供给第二节点，栅极耦合晶体管，电连接在第二端子和第三端子之间，栅极耦合晶体管包括电连接到第二节点的栅极，以使栅极耦合晶体管被配置为对第二节点的反相信号做出响应，第一开关，电连接在上拉驱动器的衬底和第二端子之间，第一开关配置为响应于第二节点的反相信号而阻断第一漏电流通过上拉驱动器的衬底从第一端子流到第二端子，以及第二开关，电连接在下拉驱动器的衬底和第三端子之间，第二开关配置为响应于第一节点的信号而阻断第二漏电流通过下拉驱动器的衬底从第一端子流到第三端子。
根据本公开的另一示例实施例的一种半导体存储器件可以包括：命令和地址生成器、行解码器、列解码器、存储单元阵列、数据读路径单元、预驱动器和电路。命令和地址生成器被配置为：通过响应于时钟信号而解码反相芯片选择信号和命令/地址信号中所包括的命令信号生成激活命令、读命令和阻抗调整命令，响应于激活命令而基于命令/地址信号中所包括的地址信号生成行地址，并且响应于读命令而基于地址信号生成列地址。行解码器被配置为通过解码行地址生成字线选择信号。列解码器被配置为通过解码列地址生成列选择信号。存储单元阵列被配置为：输出来自响应于字线选择信号和列选择信号而选择的多个存储单元的数据。数据读路径单元被配置为输入数据并且生成读数据。预驱动器被配置为响应于读数据而生成上拉数据或下拉数据的比特。电路被电连接在电源电压端子和接地电压端子之间，并且被配置为：当生成读命令时，响应于上拉数据或下拉数据的比特而生成到数据端子的输出数据，并且被配置为：当施加静电时，执行静电放电操作。电路包括主驱动器和静电保护电路。主驱动器包括：电连接在数据端子和电源电压端子之间的上拉驱动器、以及电连接在数据端子和接地电压端子之间的下拉驱动器。静电保护电路包括：第一二极管，包括电连接到数据端子的阳极和电连接到电源电压端子的阴极；第二二极管，包括电连接到接地电压端子的阳极和电连接到数据端子的阴极；电阻器，电连接在电源电压端子和第一节点之间；电容器，电连接在第一节点和接地电压端子之间；反相器，电连接在第一节点和第二节点之间，反相器配置为使第一节点的信号反相以生成反相信号并且将反相信号提供给第二节点；栅极耦合晶体管，电连接在电源电压端子和接地电压端子之间，栅极耦合晶体管包括电连接到第二节点的栅极，以使栅极耦合晶体管被配置为对第二节点的反相信号做出响应；第一开关，电连接在上拉驱动器的衬底和电源电压端子之间，第一开关配置为响应于第二节点的反相信号而阻断第一漏电流通过上拉驱动器的衬底从数据端子流到电源电压端子；以及第二开关，电连接在下拉驱动器的衬底和接地电压端子之间，第二开关配置为响应于第一节点的信号而阻断第二漏电流通过下拉驱动器的衬底从数据端子流到接地电压端子。
附图说明
图1是示出包括根据本发明构思的示例实施例的静电保护电路的半导体器件的配置的图。
图2是示出根据本发明构思的示例实施例的静电放电测试系统的图。
图3示出根据本发明构思的示例实施例的从静电放电测试器200将正静电放电电流施加到半导体器件100的电流随时间的改变的波形。
图4A是用于说明当正静电放电电流被施加到半导体器件100的数据端子DQP、接地电压端子VSSQP被连接到地GND、以及电压未被施加到电源电压端子VDDQP时的静电放电操作的图。
图4B是用于说明当正静电放电电流被施加到半导体器件100的数据端子DQP、电源电压端子VDDQP被连接到地GND、以及电压未被施加到接地电压端子VSSQP时的静电放电操作的图。
图5A是示出根据本发明构思的示例实施例的第一PMOS晶体管P1和第二PMOS晶体管P2的配置的图。
图5B是示出根据本发明构思的示例实施例的第一NMOS晶体管N1和第二NMOS晶体管N2的配置的图。
图6是示出包括根据本发明构思的示例实施例的静电保护电路的半导体器件的配置的图。
图7是示出根据本发明构思的示例实施例的半导体存储装置的框图。
具体实施方式
在下文中，将参考附图更全面地描述根据本发明构思的各个示例实施例的静电保护电路及包括该静电保护电路的半导体器件。
图1是示出包括根据本发明构思的示例实施例的静电保护电路的半导体器件的配置的图。
参考图1，半导体器件100可以包括内部逻辑单元10、输出驱动器12、静电保护电路14、电源电压端子VDDQP、数据端子DQP、以及接地电压端子VSSQP。
在图1中，内部逻辑单元10可以接收输出数据DO，并且可以生成上拉数据pud和下拉数据pdd。
输出驱动器12可以包括：上拉驱动器，其被连接在电源电压端子VDDQP和数据端子DQP之间，并且响应于上拉数据pud而生成到数据端子DQP的具有“高”电平的信号；以及下拉驱动器，其被连接在数据端子DQP和接地电压端子VSSQP之间，并且响应于下拉数据pdd而生成到数据端子DQP的具有“低”电平的信号。上拉驱动器可以是第一PMOS晶体管P1，第一PMOS晶体管P1是包括连接到电源电压端子VDDQP的源极、连接到数据端子DQP的漏极以及上拉数据pud施加到的栅极在内的上拉晶体管，并且下拉驱动器可以是第一NMOS晶体管N1，第一NMOS晶体管N1是包括连接到数据端子DQP的漏极、连接到接地电压端子VSSQP的源极、以及下拉数据pdd施加到的栅极在内的下拉晶体管。
静电保护电路14可以包括：第一二极管D1，具有连接到电源电压端子VDDQP的阴极和连接到数据端子DQP的阳极；第二二极管D2，具有连接到数据端子DQP的阴极和连接到接地电压端子VSSQP的阳极；电阻器R和电容器C，串联连接在电源电压端子VDDQP和接地电压端子VSSQP之间；反相器I，连接在电阻器R和电容器C之间的第一节点nd1与第二节点nd2之间；栅极耦合NMOS晶体管GCN，包括分别连接到电源电压端子VDDQP和接地电压端子VSSQP的漏极和源极、以及连接到第二节点nd2的栅极；第一开关，用于在静电放电电流被施加到数据焊盘DQP时响应于第二节点nd2的电平而阻断(或备选地，减小)第一漏电流通过上拉驱动器(例如，第一PMOS晶体管P1)的衬底从数据焊盘DQP流入电源电压端子VDDQP；以及第二开关，用于在静电放电电流被施加到数据焊盘DQP时响应于第一节点nd1的电平而阻断(或备选地减小)第二漏电流通过下拉驱动器(例如，第一NMOS晶体管N1)的衬底从数据焊盘DQP流入接地电压端子VSSQP。例如，第一开关可以是具有与电源电压端子VDDQP连接的源极和衬底、与第一PMOS晶体管P1的衬底连接的漏极、以及与第二节点nd2的栅极连接的第二PMOS晶体管P2，并且第二开关可以是具有与接地电压端子VSSQP连接的源极和衬底、与第一NMOS晶体管N1的衬底连接的漏极、以及与第一节点nd1的栅极连接的第二NMOS晶体管N2。第一二极管D1、第二二极管D2和栅极耦合NMOS晶体管GCN中的每一个的尺寸可以大于第一NMOS晶体管N1和第一PMOS晶体管P1中的每一个的尺寸，并且第一NMOS晶体管N1和第一PMOS晶体管P1中的每一个的尺寸可以大于第二NMOS晶体管N2和第二PMOS晶体管P2中的每一个的尺寸。在一些示例实施例中，第一漏电流和第二漏电流可以减小到可忽略的电平。
将在下面描述图1所示的半导体器件100的正常操作。
在正常操作期间，电源电压VDDQ可以施加到电源电压端子VDDQP，并且接地电压VSSQ可以施加到接地电压端子VSSQP。第一二极管D1并且第二二极管D2可以反向偏置，并且电容器C可以通过电阻器R利用电荷进行充电。因此，可以在第一节点nd1中生成具有“高”电平的信号，并且第二NMOS晶体管N2可以导通，由此将接地电压VSSQ传送到第一NMOS晶体管N1的衬底。另外，反相器I可以通过使具有“高”电平的信号反相在第二节点nd2中生成具有“低”电平的信号，并且第二PMOS晶体管P2可以导通，由此将电源电压VDDQ传送到第一PMOS晶体管P1的衬底。栅极耦合NMOS晶体管GCN可以响应于第二节点nd2的具有“低”电平的信号而关断。因此，静电保护电路14可以不操作。
在这种状态下，内部逻辑单元10可以接收具有“高”电平的输出数据DO，并且可以生成具有“低”电平的上拉数据pud和下拉数据pdd两者。第一PMOS晶体管P1可以响应于具有“低”电平的上拉数据pud而导通，并且可以生成到达数据端子DQP的具有“高”电平的数据，并且第一NMOS晶体管N1可以关断。内部逻辑单元10可以接收具有“低”电平的输出数据DO，并且可以接收具有“高”电平的上拉数据pud和下拉数据pdd。在这种情况下，第一PMOS晶体管P1可以关断，并且第一NMOS晶体管N1可以导通，并且因此可以生成到达数据端子DQP的具有“低”电平的数据。
在下文中，将在下面描述图1所示的半导体器件100的静电放电操作。
图2是示出根据本发明构思的示例实施例的静电放电测试系统的图。
参考图2，静电放电测试系统300可以包括静电放电测试器200和半导体器件100。静电放电测试器200可以包括测试电压生成器(TVG)20、开关TSW、电阻器TR1和电阻器TR2、以及电容器TC。
参考图1和图2，在静电放电测试模式下，静电放电测试器200可以在开关TSW被连接到电阻器TR1的状态下通过TVG 20生成测试电压并且可以通过电阻器TR1利用电荷对电容器TC充电。然后，静电放电测试器200可以在开关TSW被连接到电阻器TR2的状态下将电容器TC中充有的电荷——即，正静电放电电流——通过电阻器TR2施加到半导体器件100的一个端子P1。静电放电测试器200可以生成模拟人和半导体器件100接触或摩擦时生成的静电的正静电放电电流。
图3示出根据本发明构思的示例实施例的从静电放电测试器200将正静电放电电流施加到半导体器件100的电流随时间的改变的波形。当测试电压是几千伏时，正静电放电电流的峰值电流Ip可以是几安，并且静电放电时间可以是几百纳秒。另外，正静电放电电流可以是在短的上升时间tR(例如，几纳秒到几十纳秒的上升时间)上升到峰值电流Ip的瞬时电流。上升时间tR可以是静电放电电流从10％上升到90％期间的时间。
图4A是用于说明当正静电放电电流被施加到半导体器件100的数据端子DQP、接地电压端子VSSQP被连接到地GND、以及电压未被施加到电源电压端子VDDQP时的静电放电操作的图。
参考图4A，当数据端子DQP和电源电压端子VDDQP之间的电压差等于或大于正向电压时，第一二极管D1可以导通并且第二二极管D2可以关断。直到电源电压端子VDDQP的电压变成预定电压(例如，电源电压VDD)为止，电容器C可以通过电阻器R利用电荷进行充电，并且当电源电压端子VDDQP的电压大于预定电压很多时，充有电荷的电容器C可以放电。可以在第一节点nd1生成具有“低”电平的信号，并且第二NMOS晶体管N2可以关断。反相器I可以通过使具有“低”电平的信号反相而生成到达第二节点nd2的具有“高”电平的信号，第二PMOS晶体管P2可以关断，并且栅极耦合NMOS晶体管GCN可以导通。在这种情况下，栅极耦合NMOS晶体管GCN导通的时间可以通过基于电阻器R和电容器C的值的RC时间常数设置。第二PMOS晶体管P2可以关断，以阻断可以通过第一PMOS晶体管P1的衬底从数据端子DQP流入电源电压端子VDDQP的第一漏电流lc1，并且第二NMOS晶体管N2可以关断，以阻断可以通过第一NMOS晶体管N1的衬底从数据端子DQP流入接地电压端子VSSQP的第二漏电流lc2。因此，正静电放电电流可以通过第一二极管D1和栅极耦合NMOS晶体管GCN流入接地电压端子VSSQP。即，正静电放电电流可以流过图4A所示的正常静电放电路径path1。
接着，图4B是用于说明当正静电放电电流被施加到半导体器件100的数据端子DQP、电源电压端子VDDQP被连接到地GND、以及电压未被施加到接地电压端子VSSQP时的静电放电操作的图。
参考图4B，当数据端子DQP和接地电压端子VSSQP之间的电压差等于或大于反向电压时，第二二极管D2可以导通并且第一二极管D1可以关断。以下操作可以以与参考图4A给出的描述相同的方式执行。因此，正静电放电电流可以通过第二二极管D2和栅极耦合NMOS晶体管GCN流入电源电压端子VDDQP。即，正静电放电电流可以流过图4B所示的正常静电放电路径path2。
图5A是示出根据本发明构思的示例实施例的第一PMOS晶体管P1和第二PMOS晶体管P2的配置的图。
参考图5A，第一PMOS晶体管P1可以包括：在P型体PBODY中形成的N型衬底(或阱)NSUB1；在N型衬底NSUB1中形成的P型源极S1和P型漏极D1；以及在P型源极S1和P型漏极D1之间的N型衬底NSUB1上形成的栅极G1，并且，第二PMOS晶体管P2可以包括：在P型体PBODY中形成的N型衬底(或阱)NSUB2；在N型衬底NSUB2中形成的P型源极S2和P型漏极D2；以及在P型源极S2和P型漏极D2之间的N型衬底NSUB2上形成的栅极G2。第一PMOS晶体管P1的漏极D1可以被连接到数据端子DQP，并且第一PMOS晶体管P1的源极S1、第二PMOS晶体管P2的源极S2、以及N型衬底NSUB2可以被连接到电源电压端子VDDQP。第二PMOS晶体管P2的尺寸可以小于第一PMOS晶体管P1的尺寸。
参考图4A、图4B和图5A，当第二PMOS晶体管P2在静电放电操作期间关断时，第一PMOS晶体管P1的N型衬底NSUB1可以不被连接到电源电压端子VDDQP。因此，即使数据端子DQP和电源电压端子VDDQP之间的电压差增大，例如，即使电压差变为等于或大于正向电压，在第一PMOS晶体管P1的漏极D1和N型衬底NSUB1之间形成的寄生PN二极管(未示出)也可以不导通。因此，第一漏电流lc1可以不流动。因此，第一漏电流1c1可以被阻断，由此阻止(或备选地，防止)静电放电电流电平的减小，例如，图3的峰值电流Ip电平的减小。然而，当从静电保护电路14排除第二PMOS晶体管P2，并且第一PMOS晶体管P1的N型衬底NSUB1被直接连接到电源电压端子VDDQP时，寄生PN二极管(未示出)可以导通，并且因此可以导致漏极-节尖突(spiking)，由此损坏第一PMOS晶体管P1。
图5B是示出根据本发明构思的示例实施例的第一NMOS晶体管N1和第二NMOS晶体管N2的配置的图。
参考图5B，第一NMOS晶体管N1可以包括：在N型体NBODY中形成的P型衬底(或阱)PSUB1；在P型衬底PSUB1中形成的N型源极S1和N型漏极D1；以及在N型源极S1和N型漏极D1之间的P型衬底PSUB1上形成的栅极G1，并且第二NMOS晶体管N2可以包括：在N型体NBODY中形成的P型衬底(或阱)PSUB2；在P型衬底PSUB2中形成的N型源极S2和N型漏极D2；以及在N型源极S2和N型漏极D2之间的P型衬底PSUB2上形成的栅极G2。第一NMOS晶体管N1的漏极D1可以被连接到数据端子DQP，并且第一NMOS晶体管N1的源极S1和第二NMOS晶体管N2的源极S2以及P型衬底PSUB2可以被连接到接地电压端子VSSQP。第二NMOS晶体管N2的尺寸可以小于第一NMOS晶体管N1的尺寸。
参考图4A、图4B和图5B，在静电放电操作期间，第二NMOS晶体管N2可以关断，并且第一NMOS晶体管N1的P型衬底PSUB1可以不被连接到接地电压端子VSSQP。因此，即使数据端子DQP和接地电压端子VSSQP之间的电压差极大地增大，例如，即使电压差变为等于或大于反向电压，第一NMOS晶体管N1的漏极D1和P型衬底PSUB1之间的寄生PN二极管(未示出)也可以关断，并且可以不生成漏电流，因此第一NMOS晶体管N1的P型衬底PSUB1和源极S1之间的寄生PN二极管(未示出)也可以关断。因此，第一NMOS晶体管N1的寄生NPN晶体管(未示出)可以不导通并且第二漏电流lc2可以不流动。因此，第二漏电流lc2可以被阻断，由此防止静电放电电流电平的减小，例如，图3的峰值电流Ip电平的减小。然而，当从静电保护电路14排除第二NMOS晶体管N2时，第一NMOS晶体管N1的P型衬底PSUB1被直接连接到接地电压端子VSSQP，寄生NPN晶体管(未示出)可以导通，并且因此可以导致漏极-节故障，由此损坏第一NMOS晶体管N1。
具体地，当第一PMOS晶体管P1和第一NMOS晶体管N1被形成为具有比第一二极管D1或第二二极管D2的尺寸小的尺寸时，可以生成上述第一漏电流lc1和第二漏电流lc2，在这种情况下，第二PMOS晶体管P2和第二NMOS晶体管N2可以关断，由此阻断第一漏电流lc1和第二漏电流lc2。
图6是示出包括根据本发明构思的示例实施例的静电保护电路的半导体器件的配置的图。
参考图6，半导体器件100’可以包括内部逻辑单元10’、输出驱动器12’、静电保护电路14’、电源电压端子VDDQP、数据端子DQP、以及接地电压端子VSSQP。
下面将描述图6中示出的每个框的配置和操作。
内部逻辑单元10’可以组合输出数据DO和上拉控制码PUC以生成i比特上拉数据puc1至上拉数据puci，并且可以组合输出数据DO和下拉控制码PDC以生成i比特下拉数据pdc1至下拉数据pdci。上拉控制码PUC可以是用于调整上拉阻抗的码，并且下拉控制码PDC可以用于调整下拉阻抗的码。
输出驱动器12’可以包括：i个第一PMOS晶体管P11至第一PMOS晶体管P1i，它们彼此并联地连接并且将电源电压端子VDDQP连接到数据端子DQP，并且具有i比特上拉数据pud1至上拉数据pudi中的对应的比特所施加到的相应的栅极；以及i个第一NMOS晶体管N11至第一NMOS晶体管N1i，它们彼此并联地连接并且将数据端子DQP连接到接地电压端子VSSQP，并且具有i比特的下拉数据pdc1至下拉数据pdci中的对应的比特所施加到的相应的栅极。i个第一PMOS晶体管P11至第一PMOS晶体管P1i可以具有不同的尺寸并且i个第一NMOS晶体管N11至第一NMOS晶体管N1i可以具有不同的尺寸。i个第一PMOS晶体管P11至第一PMOS晶体管P1i可以配置上拉驱动器，并且i个第一NMOS晶体管N11至第一NMOS晶体管N1i可以配置下拉驱动器。
静电保护电路14’可以包括：第一开关，包括具有与电源电压端子VDDQP连接的源极和衬底、与i个第一PMOS晶体管P11至第一PMOS晶体管P1i中的每一个的衬底连接的漏极、以及与第二节点nd2连接的栅极的i个第二PMOS晶体管P21至第二PMOS晶体管P2i；以及第二开关，包括具有与接地电压端子VSSQP连接的源极和衬底、与i个第一NMOS晶体管N11至第一NMOS晶体管N1i中的每一个的衬底连接的漏极、以及与第一节点nd1连接的栅极的i个第二NMOS晶体管N21至第二NMOS晶体管N2i。除了第一开关和第二开关以外，静电保护电路14’可以具有与图1所示的静电保护电路14相同的配置。
在上述示例实施例中，i个第二PMOS晶体管P21至第二PMOS晶体管P2i可以分别被连接到i个第一PMOS晶体管P11至第一PMOS晶体管P1i，并且i个第一NMOS晶体管N11至第一NMOS晶体管N1i可以分别被连接到i个第二NMOS晶体管N21至第二NMOS晶体管N2i。然而，与附图不同，至少一个第二PMOS晶体管可以被连接到i个第一PMOS晶体管P11至第一PMOS晶体管P1i中具有相对小的尺寸的至少一个第一PMOS晶体管，并且至少一个第二NMOS晶体管可以被连接到i个第一NMOS晶体管N11至第一NMOS晶体管N1i中具有相对小的尺寸的至少一个第一NMOS晶体管。
参考上面参考图1至图5B描述的输出驱动器12和静电保护电路14的操作的描述可以容易地理解图6所示的半导体器件100’的输出驱动器12’和静电保护电路14’的操作。
图7是示出根据本发明构思的示例实施例的半导体存储装置的框图。
参考图7，半导体存储器件可以包括内部时钟信号生成器20、命令和地址生成器22、模式设置寄存器24、延迟控制信号生成器26、行解码器32、列解码器34、存储单元阵列36、写路径单元38、读路径单元40、输入驱动器42、前置驱动器(pre-driver)44、主驱动器及静电保护电路46、以及阻抗控制器48。另外，半导体存储器件500可以包括：电源电压VDDQ施加到的电源电压端子VDDQP、输入和输出数据DQ的数据端子DQP、以及接地电压VSSQ施加到的接地电压端子VSSQP。在一些示例实施例中，半导体存储器件还可以包括行地址生成器28和列地址生成器30。
下面将描述图7中示出的框中的每一个的功能。
内部时钟信号生成器20可以接收时钟信号CK并且可以生成内部时钟信号ICK。
命令和地址生成器22可以通过响应于时钟信号CK而输入反相芯片选择信号CSB以及命令和地址CA并解码反相芯片选择信号CSB和命令和地址CA中所包括的命令信号来生成内部命令，并且可以响应于内部命令而生成命令和地址CA中所包括的地址信号作为行地址RA、列地址CA或模式设置码OPC。内部命令可以是激活命令ACT、写命令WR、读命令RD、模式设置命令MRS或阻抗调整命令ZQC。命令和地址生成器22可以响应于激活命令ACT而生成行地址RADD，可以响应于写命令WR或读命令RD而生成列地址CADD，以及可以响应于模式设置命令MRS而生成模式设置码OPC。
模式设置寄存器24可以输入模式设置码OPC，并且可以响应于模式设置命令MRS而设置写延迟WL、读延迟RL和突发长度BL。
延迟控制信号生成器26可以响应于写命令WR而生成写控制信号WLC并且可以响应于读命令RD而生成读控制信号RLC。当生成写命令WR时，延迟控制信号生成器26可以生成写控制信号WLC，该写控制信号WLC使用内部时钟信号ICK和写延迟WL的值而被激活以及使用内部时钟信号ICK和写延迟WL的值、以及突发长度BL的值而被去激活。即，写控制信号WLC可以在通过数据端子DQP输入数据的同时被激活。当生成读命令RD时，延迟控制信号生成器26可以生成读控制信号RLC，该读控制信号RLC使用内部时钟信号ICK、和读取延迟RL的值而被激活，以及使用内部时钟信号ICK、和读延迟RL的值、以及突发长度BL的值而被去激活。即，读控制信号RLC可以在通过数据端子DQP输出数据的同时被激活。
行解码器32可以通过解码行地址RADD生成字线选择信号wl。
列解码器34可以通过解码列地址CADD来生成列选择信号csl。
存储单元阵列36可以响应于字线选择信号wl和列选择信号csl向所选择的多个存储单元输入以及从该所选择的多个存储单元输出数据DIO。
写路径单元38可以输入数据DI并且可以生成数据DIO。写路径单元38可以根据与突发长度BL的值相对应的一样多的数量依次输入数据DI并且可以并行地生成数据DIO。
读路径单元40可以输入数据DIO并且可以生成数据DO。读路径单元40可以并行地输入输入数据DIO，并且可以根据与突发长度BL的值相对应的一样多的数量依次生成数据DO。
输入驱动器42可以响应于写控制信号WLC而被启用，以输入输入数据DQI并且生成数据DI。
预驱动器44可以响应于读控制信号RLC而被启用，以响应于具有“高”电平的数据DO而生成将2i比特驱动器控制码RDC中的i比特上拉控制码PUC作为i比特上拉数据pud，以及响应于具有“低”电平的数据DO而生成2i比特驱动器控制码RDC中的i比特下拉控制码PDC作为i比特下拉数据pdd。
在正常读操作期间，主驱动器及静电保护电路46可以调整上拉驱动器的阻抗(驱动能力)以生成响应于i比特上拉数据pud而具有“高”电平的输出数据DQO，并且可以调整下拉驱动器的阻抗(驱动能力)以生成响应于i比特下拉数据pdd而具有“低”电平的输出数据DQ0。在阻抗调整操作期间，主驱动器及静电保护电路46可以调整上拉驱动器(未示出)的阻抗(驱动能力)以生成响应于i比特上拉码pud’而具有“高”电平的输出数据DQO，并且可以调整下拉驱动器(未示出)的阻抗(驱动能力)以生成响应于i比特下拉码pdd’而具有“低”电平的输出数据DQ0。主驱动器及静电保护电路46可以具有与图6的输出驱动器12’相对应的配置，主驱动器的上拉驱动器可以包括图6的i个第一PMOS晶体管P11至第一PMOS晶体管P1i，并且下拉驱动器可以包括图6的i个第一NMOS晶体管N11至第一NMOS晶体管N1i。主驱动器及静电保护电路46可以具有与图6的静电保护电路14’相对应的配置。如上面参考图6所述，i个第一PMOS晶体管P11至第一PMOS晶体管P1i可以具有不同的尺寸，i个第一NMOS晶体管N11至第一NMOS晶体管N1i可以具有不同的尺寸，i个第二PMOS晶体管P21至第二PMOS晶体管P2i中的对应的一个可以被连接到i个第一PMOS晶体管P11至第一PMOS晶体管P1i中具有小的尺寸的至少一个第一PMOS晶体管，并且第二NMOS晶体管N21至第二NMOS晶体管N2i中的对应的一个可以被连接到i个第一NMOS晶体管N11至第一NMOS晶体管N1i中具有相对小的尺寸的第一NMOS晶体管。
可以响应于阻抗调整命令ZQC而启用阻抗控制器48以执行阻抗调整操作。当接收到阻抗调整命令ZQC时，阻抗控制器48可以执行以下阻抗调整操作：接收数据端子DQP的相应的电压；将数据端子DQP的电压与参考电压(例如，VDDQ/2)比较；以及当数据端子DQP的电压和参考电压相同时，将对应的控制码设置为驱动器控制码RDC，同时改变i比特上拉码pud’和i比特下拉码pdd’。
在上述示例实施例中，虽然已经描述了每个数据端子中包括静电保护电路的情况，但是静电保护电路可以被包括在除了数据端子以外的所有端子(例如，诸如命令/地址输入端子之类的信号输入和/或输出端子)中。
根据本发明构思的示例实施例，一种静电保护电路、和一种包括该静电保护电路的半导体器件可以在将二极管保持在适当的尺寸的同时稳定地对静电放电电流进行放电，而没有毁坏内部电路。因此，包括静电保护电路的半导体器件的可靠性可以提高。
尽管已经参考附图描述了本发明构思的一些示例实施例，但是本领域技术人员将理解，在不脱离本发明构思的范围且不改变其基本特征的情况下，可以进行各种修改。因此，上述示例实施例应被视为仅是描述性的而不是为了限制的目的。

Claims (20)

1.一种静电保护电路，包括：
第一二极管，包括电连接到第一端子的阳极、和电连接到第二端子的阴极；
第二二极管，包括电连接到第三端子的阳极、和电连接到第一端子的阴极；
电阻器，电连接在所述第二端子和第一节点之间；
电容器，电连接在所述第一节点和所述第三端子之间；
反相器，电连接在第一节点和第二节点之间，反相器被配置为使第一节点的信号反相以生成反相信号并且将反相信号提供给第二节点；
栅极耦合晶体管，电连接在第二端子和第三端子之间，栅极耦合晶体管包括电连接到第二节点的栅极，以使栅极耦合晶体管被配置为对第二节点的反相信号做出响应；
第一开关，被配置为响应于所述第二节点的反相信号而阻断第一漏电流通过上拉驱动器从所述第一端子流到所述第二端子；以及
第二开关，被配置为响应于第一节点的信号而阻断第二漏电流通过下拉驱动器从第一端子流到第三端子。
2.根据权利要求1所述的静电保护电路，其中，所述第一端子是信号输入和/或输出端子，所述第二端子是电源电压端子，并且所述第三端子是接地电压端子。
3.根据权利要求1所述的静电保护电路，其中，所述栅极耦合晶体管是NMOS晶体管。
4.根据权利要求1所述的静电保护电路，其中，
所述上拉驱动器包括电连接在所述第二端子和所述第一端子之间的上拉晶体管，并且
所述第一开关是PMOS晶体管，所述PMOS晶体管包括与所述第二节点电连接的栅极、与所述上拉晶体管的衬底电连接的漏极、以及与所述第二端子电连接的源极和衬底。
5.根据权利要求4所述的静电保护电路，其中，
所述下拉驱动器包括电连接在所述第一端子和所述第三端子之间的下拉晶体管，并且
所述第二开关是NMOS晶体管，所述NMOS晶体管包括与所述第一节点电连接的栅极、与所述下拉晶体管的衬底电连接的漏极、以及与所述第三端子电连接的源极和衬底。
6.根据权利要求1所述的静电保护电路，其中，
所述上拉驱动器包括彼此并联地电连接在所述第二端子和所述第一端子之间的多个上拉晶体管，所述多个上拉晶体管具有不同尺寸，其中所述多个上拉晶体管中的至少一个上拉晶体管是比所述多个上拉晶体管中的其他上拉晶体管小的尺寸减小上拉晶体管，并且
所述第一开关是至少一个PMOS晶体管，所述至少一个PMOS晶体管各自包括与所述第二节点电连接的栅极、与所述尺寸减小上拉晶体管的衬底电连接的漏极、以及与所述第二端子电连接的源极和衬底。
7.根据权利要求6所述的静电保护电路，其中，
所述下拉驱动器包括彼此并联地电连接在所述第一端子和所述第三端子之间的多个下拉晶体管，所述多个下拉晶体管具有不同的尺寸，其中所述多个下拉晶体管中的至少一个下拉晶体管是比所述多个下拉晶体管中的其他下拉晶体管小的尺寸减小下拉晶体管的，并且
所述第二开关是至少一个NMOS晶体管，所述至少一个NMOS晶体管包括与所述第一节点电连接的栅极、与所述尺寸减小下拉晶体管的衬底电连接的漏极、以及与所述第三端子电连接的源极和衬底。
8.一种半导体器件，包括：
输出驱动器，包括上拉驱动器和下拉驱动器，所述上拉驱动器电连接在第一端子和第二端子之间并且被配置为对上拉数据做出响应，所述下拉驱动器电连接在所述第一端子和第三端子之间并且被配置为对下拉数据做出响应；以及
静电保护电路，包括：
第一二极管，包括电连接到所述第一端子的阳极、和电连接到所述第二端子的阴极，
第二二极管，包括电连接到所述第三端子的阳极、和电连接到所述第一端子的阴极，
电阻器，电连接在所述第二端子和第一节点之间，
电容器，电连接在所述第一节点和所述第三端子之间，
反相器，电连接在所述第一节点和第二节点之间，所述反相器被配置为：使所述第一节点的信号反相以生成反相信号，并将所述反相信号提供给所述第二节点，
栅极耦合晶体管，电连接在所述第二端子和所述第三端子之间，所述栅极耦合晶体管包括电连接到所述第二节点的栅极，以使所述栅极耦合晶体管被配置为对所述第二节点的反相信号做出响应，
第一开关，电连接在所述上拉驱动器的衬底和所述第二端子之间，所述第一开关被配置为：响应于所述第二节点的反相信号而阻断第一漏电流通过所述上拉驱动器的衬底从所述第一端子流到所述第二端子，以及
第二开关，电连接在所述下拉驱动器的衬底和所述第三端子之间，所述第二开关被配置为：响应于所述第一节点的信号而阻断第二漏电流通过所述下拉驱动器的衬底从所述第一端子流到所述第三端子。
9.根据权利要求8所述的半导体器件，其中，所述第一端子是信号输入和/或输出端子，所述第二端子是电源电压端子，并且所述第三端子是接地电压端子。
10.根据权利要求8所述的半导体器件，其中，所述栅极耦合晶体管是NMOS晶体管。
11.根据权利要求8所述的半导体器件，其中，
所述上拉驱动器包括电连接在所述第二端子和所述第一端子之间的上拉晶体管，所述上拉晶体管包括被配置为接收所述上拉数据的栅极，以使所述上拉驱动器被配置为对所述上拉数据做出响应，并且
所述第一开关是PMOS晶体管，所述PMOS晶体管包括与所述第二节点电连接的栅极、与所述上拉驱动器的衬底电连接的漏极、以及与所述第二端子电连接的源极和衬底。
12.根据权利要求11所述的半导体器件，其中，
所述下拉驱动器包括电连接在所述第一端子和所述第三端子之间的下拉晶体管，所述下拉晶体管包括被配置为接收所述下拉数据的栅极，以使得所述下拉驱动器被配置为对所述下拉数据做出响应，并且
所述第二开关是NMOS晶体管，所述NMOS晶体管包括与所述第一节点电连接的栅极、与所述下拉驱动器的衬底电连接的漏极、以及与所述第三端子电连接的源极和衬底。
13.根据权利要求8所述的半导体器件，其中，
所述上拉驱动器包括彼此并联地电连接在所述第二端子和所述第一端子之间的多个上拉晶体管，所述多个上拉晶体管被配置为对所述上拉数据的相应的比特做出响应，所述多个上拉晶体管具有不同尺寸，其中所述多个上拉晶体管中的至少一个上拉晶体管是比所述多个上拉晶体管中的其他上拉晶体管小的尺寸减小上拉晶体管，并且
所述第一开关是至少一个PMOS晶体管，所述至少一个PMOS晶体管各自包括与所述第二节点电连接的栅极、与所述尺寸减小上拉晶体管的衬底电连接的漏极、以及与所述第二端子电连接的源极和衬底。
14.根据权利要求13所述的半导体器件，其中，
所述下拉驱动器包括彼此并联地电连接在所述第一端子和所述第三端子之间的多个下拉晶体管，所述多个下拉晶体管被配置为对所述下拉数据的相应的比特做出响应，所述多个下拉晶体管具有不同的尺寸，其中所述多个下拉晶体管中的至少一个下拉晶体管是比所述多个下拉晶体管中的其他下拉晶体管小的尺寸减小下拉晶体管，并且
所述第二开关是至少一个NMOS晶体管，所述至少一个NMOS晶体管包括与所述第一节点电连接的栅极、与所述尺寸减小下拉晶体管的衬底电连接的漏极、以及与所述第三端子电连接的源极和衬底。
15.一种半导体存储装置，包括：
命令和地址生成器，被配置为：
通过响应于时钟信号而对反相芯片选择信号和命令和地址信号中包括的命令信号进行解码来生成激活命令、读命令和阻抗调整命令，
响应于所述激活命令，基于在所述命令/地址信号中包括的地址信号来生成行地址，以及
响应于所述读命令，基于所述地址信号来生成列地址；
行解码器，被配置为通过解码所述行地址来生成字线选择信号；
列解码器，被配置为通过解码所述列地址来生成列选择信号；
存储单元阵列，被配置为从响应于所述字线选择信号和所述列选择信号而选择的多个存储单元输出数据；
数据读路径单元，被配置为：输入所述数据并生成读数据；
前置驱动器，被配置为响应于所述读数据而生成上拉数据或下拉数据的比特；以及
电路，电连接在电源电压端子和接地电压端子之间，并且被配置为当所述读命令被生成时响应于所述上拉数据或所述下拉数据的比特而生成输出到数据端子的输出数据，并且配置为当静电被施加时执行静电放电操作，所述电路包括：
主驱动器，包括电连接在所述数据端子和所述电源电压端子之间的上拉驱动器、以及电连接在所述数据端子和所述接地电压端子之间的下拉驱动器，以及
静电保护电路，包括：
第一二极管，包括电连接到所述数据端子的阳极、和电连接到所述电源电压端子的阴极，
第二二极管，包括电连接到所述接地电压端子的阳极、和电连接到所述数据端子的阴极，
电阻器，电连接在所述电源电压端子和第一节点之间，
电容器，电连接在所述第一节点和所述地电压端子之间，
反相器，电连接在所述第一节点和第二节点之间，所述反相器被配置为：使所述第一节点的信号反相以生成反相信号，并将所述反相信号提供给所述第二节点，
栅极耦合晶体管，电连接在所述电源电压端子和所述接地电压端子之间，所述栅极耦合晶体管包括电连接到所述第二节点的栅极，以使所述栅极耦合晶体管被配置为对所述第二节点的反相信号做出响应，
第一开关，电连接在所述上拉驱动器的衬底和所述电源电压端子之间，所述第一开关被配置为：响应于所述第二节点的反相信号而阻断第一漏电流通过所述上拉驱动器的衬底从所述数据端子流到所述电源电压端子，以及
第二开关，电连接在所述下拉驱动器的衬底和所述接地电压端子之间，所述第二开关被配置为响应于所述第一节点的信号而阻断第二漏电流通过所述下拉驱动器的衬底从所述数据端子流到所述接地电压端子。
16.根据权利要求15所述的半导体存储装置，其中，所述栅极耦合晶体管是NMOS晶体管。
17.根据权利要求15所述的半导体存储装置，其中，
所述上拉驱动器包括彼此并联地电连接在所述电源电压端子和所述数据端子之间的多个上拉晶体管，所述多个上拉晶体管被配置为对所述上拉数据的相应的比特做出响应，并且
所述第一开关是至少一个PMOS晶体管，所述至少一个PMOS晶体管各自包括与所述第二节点电连接的栅极、与所述多个上拉晶体管中的至少一个上拉晶体管的衬底电连接的漏极、以及与所述接地电压端子电连接的源极和衬底。
18.根据权利要求17所述的半导体存储装置，其中，所述多个上拉晶体管具有不同的尺寸，使得所述至少一个上拉晶体管是比所述多个上拉晶体管中的其他上拉晶体管小的尺寸减小上拉晶体管。
19.根据权利要求15所述的半导体存储装置，其中，
所述下拉驱动器包括在所述接地电压端子和所述数据端子之间彼此并联地电连接的多个下拉晶体管，所述多个下拉晶体管被配置为对所述下拉数据的相应的比特做出响应，并且
所述第二开关是至少一个NMOS晶体管，所述至少一个NMOS晶体管包括与所述第一节点电连接的栅极、与所述多个下拉晶体管中的至少一个下拉晶体管的衬底电连接的漏极、以及与所述接地电压端子电连接的源极和衬底。
20.根据权利要求19所述的半导体存储装置，其中，所述多个下拉晶体管具有不同的尺寸，使得所述至少一个下拉晶体管是比所述多下上拉晶体管中的其他下拉晶体管小的尺寸减小下拉晶体管。
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