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CN114203905A - 一种铁电器件的制造方法 - Google Patents

一种铁电器件的制造方法 Download PDF

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CN114203905A CN202111503255.6A CN202111503255A CN114203905A CN 114203905 A CN114203905 A CN 114203905A CN 202111503255 A CN202111503255 A CN 202111503255A CN 114203905 A CN114203905 A CN 114203905A
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CN202111503255.6A
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罗庆
吕舒贤
高兆猛
王渊
刘明
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Institute of Microelectronics of CAS
Beijing Superstring Academy of Memory Technology
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Institute of Microelectronics of CAS
Beijing Superstring Academy of Memory Technology
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    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10D1/00Resistors, capacitors or inductors
    • H10D1/60Capacitors
    • H10D1/68Capacitors having no potential barriers

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Abstract

本发明公开了一种铁电器件的制造方法,在硅片上沉积下电极;在所述下电极上沉积功能层,其中,所述功能层的材料为铪基铁电材料;在所述功能层上沉积上电极;以及通过氨气等离子处理形成缓冲层,所述缓冲层设置在所述下电极和所述上电极之间。本发明公开的一种铁电器件的制造方法,能够有效降低功能层的氧空位含量,进而钝化铁电器件的氧空位,使铁电器件的抗疲劳能力性能更高。

Description

一种铁电器件的制造方法
技术领域
本发明涉及半导体技术领域,特别涉及一种一种铁电器件的制造方法。
背景技术
随着大数据,物联网的需求越来越广泛,传统的存储器已经不能满足高速高集成度的要求,新材料、新器件的新型存储器具有更广阔的发展潜力和研究价值。
现有技术中,由于铁电体具有自发极化特性的材料,使得铁电体可以用于各种新器件例如高介电电容、FeFET和电光器件中,用于非易失性存储器的铁电薄膜需具备稳定的铁电翻转特性,然而在铁电器件读写过程中,由于氧空位的存在,会阻碍铁电器件的良好翻转特性,这种现象为“印记效应”,而铁电器件的印记效应会导致器件矫顽场的偏移,使得铁电极化强度的降低,进而导致器件读写错误,影响器件正常使用。
发明内容
本发明实施例提供一种铁电器件的制造方法,能够有效降低功能层的氧空位含量,进而钝化铁电器件的氧空位,使铁电器件的抗疲劳能力性能更高。
本发明实施例第一方面提供一种铁电器件的制造方法,所述方法包括:
在硅片上沉积下电极;
在所述下电极上沉积功能层,其中,所述功能层的材料为铪基铁电材料;
在所述功能层上沉积上电极;以及
通过氨气等离子处理形成缓冲层,所述缓冲层设置在所述下电极和所述上电极之间。
可选的,所述在硅片上沉积下电极,包括:
对所述硅片进行氧化,在所述硅片上形成氧化硅层,其中,所述氧化硅层的厚度为100nm至300nm;
在所述氧化硅层上沉积所述下电极,其中,所述下电极的厚度为10nm至200nm。
可选的,所述缓冲层设置在所述功能层与所述下电极之间,和/或,设置在所述功能层和所述上电极之间。
可选的,所述通过氨气等离子处理形成缓冲层,包括:
在温度为100℃至300℃条件下进行所述氨气等离子处理,形成所述缓冲层,其中,所述氨气等离子处理过程中离子束的流量为30sccm至80sccm,压强为30Pa至90Pa,溅射功率为80W至150W,溅射时长为20秒至8分钟。
可选的,所述氨气等离子处理过程中离子束的流量为50sccm,压强为50Pa,溅射功率为100W,溅射时长为30秒至5分钟。
可选的,所述在所述功能层上沉积上电极,包括:
在所述功能层上沉积所述上电极,其中,所述上电极的厚度为10nm至100nm。
可选的,在所述功能层上沉积上电极之后,所述方法还包括:
在氮气环境下对沉积所述上电极的所述硅片进行退火处理。
可选的,所述下电极的材料为锡、钯、铂、钨、铜、银和金中的任意一种。
可选的,所述功能层的材料包括氧化铪、铪锆氧、铪铝氧、铪硅氧和铪镧氧。
可选的,所述上电极的材料为锡、钯、铂、钨、铜、银和金中的任意一种。
本申请实施例中的上述一个或至少一个技术方案,至少具有如下技术效果:
基于上述技术方案,在硅片上沉积下电极;在所述下电极上沉积功能层,其中,所述功能层的材料为铪基铁电材料;在所述功能层上沉积上电极;以及通过氨气等离子处理形成缓冲层;由于缓冲层设置在所述下电极和所述上电极之间,且缓冲层是通过氨气等离子处理形成的,缓冲层能够有效降低下电极和/或上电极的氧空位含量,从而实现钝化下电极和/或上电极的氧空位的效果,并使得铁电器件的抗疲劳能力性能更高。
附图说明
图1为本申请实施例提供的一种铁电器件的制造方法的第一种流程示意图;
图2为本申请实施例提供的铁电器件的制造方法的第二种流程示意图;
图3为本申请实施例提供的铁电器件的制造方法的第三种流程示意图;
图4a为本申请实施例提供的现有技术中的铁电器件(现有铁电器件)的抗疲劳特性数据的曲线图;
图4b为本申请实施例提供的铁电器件的制造方法制成的铁电器件(NH3铁电器件)的抗疲劳特性数据的曲线图。
具体实施方式
下面结合附图对本申请实施例技术方案的主要实现原理、具体实施方式及其对应能够达到的有益效果进行详细的阐述。
实施例一
本说明书实施例中A和/或B,存在三种可能方式,第一种可能方式仅包含A,第二种可能方式仅包含B,第三种可能方式是包含A和B。
请参考图1,本申请实施例提供一种铁电器件的制造方法,所述方法包括:
S101、在硅片上沉积下电极;
S102、在所述下电极上沉积功能层,其中,所述功能层的材料为铪基铁电材料;
S103、在所述功能层上沉积上电极;
S104、通过氨气等离子处理形成缓冲层,所述缓冲层设置在所述下电极和所述上电极之间。
其中,在步骤S101中,可以直接在硅片上沉积下电极,还可以对硅片进行氧化,在硅片上形成氧化硅层,其中,氧化硅层的厚度为100nm至300nm;再在氧化硅层上沉积下电极,其中,下电极的厚度为10nm至200nm。氧化硅层例如可以是SiO2层和SiO层等。
本说明书实施例中,氧化硅层的厚度可以为100nm、140nm、180nm、230nm、260nm和300nm等,当然,氧化硅层的后的还可以根据实际工艺条件降低或者增加氧化硅层的厚度。进一步的,下电极的厚度为10nm、60nm、90nm、120nm、160nm和200nm等。当然,下电极的厚度还可以根据实际需求进行设定,本说明书不作具体限制。
本说明书实施例中,下电极的材料为锡TiN、钯Pd、铂Pt、钨W、铜Cu、银Ag和金Au等导电材料中的任意一种。
在沉积下电极之后,执行步骤S102。
在步骤S102中,可以在下电极上沉积功能层,功能层的厚度为5nm至30nm。功能层的材料可以是氧化铪、铪锆氧、铪铝氧、铪硅氧和铪镧氧等铪基铁电材料,其中,功能层中的各种元素掺杂比例不同所导致铁电性能不同,不同掺杂元素厚度不同导致性能不同。当然,功能层的材料包括以上材料但不局限于以上材料,同时具备铪基铁电性能的材料均可应用。
本说明书实施例中,功能层的厚度可以为5nm、9nm、10nm、18nm、24nm和30nm等。当然,功能层的厚度还可以根据实际需求进行设定,本说明书不作具体限制。
在沉积了功能层之后,执行步骤S103。
在步骤S103中,在功能层上沉积上电极,其中,上电极的厚度为10nm至100nm;进一步的,上电极的材料为锡TiN、钯Pd、铂Pt、钨W、铜Cu、银Ag和金Au等导电材料中的任意一种。
本说明书实施例中在沉积功能层、下电极和上电极时,可以采用物理气相沉积方法(Physical Vapor Deposition,简称PVD)或者等离子体增强化学的气相沉积法(PlasmaEnhanced Chemical Vapor Deposition,简称PECVD)等沉积方法来进行沉积。
本说明书实施例中,上电极的厚度可以为10nm、20nm、40nm、60nm、80nm和100nm等。当然,上电极的厚度还可以根据实际需求进行设定,本说明书不作具体限制。
步骤S104可以在执行步骤S101之后,且在执行步骤S102之前执行;也可以在执行步骤S102之后,且在执行步骤S103之前执行;还可以在在执行步骤S101之后,且在执行步骤S102之前执行,还在在执行步骤S102之后,且在执行步骤S103之前执行。从而使得缓冲层可以设置在功能层与下电极之间,和/或,设置在功能层和上电极之间。
在步骤S104中,在通过氨气等离子处理形成缓冲层时,可以是在温度为100℃至300℃条件下进行氨气等离子处理,形成缓冲层,其中,氨气等离子处理过程中离子束的流量为30sccm(标准毫升/分钟)至80sccm,压强为30Pa至90Pa,溅射功率为80W至150W,溅射时长为20秒(s)至8分钟(min)。
本说明书实施例中,离子束的流量可以为30sccm、40sccm、48sccm、50sccm、62sccm、74sccm和80sccm等;进一步的,压强可以为30Pa、40Pa、50Pa、60Pa、68Pa、82Pa和90Pa等;进一步的,溅射功率可以为80W、90W、100W、120W、132W、146W和150W等;溅射时长可以为20s、50s、1min、140s、3min、4min35s、5min20s、6min18s和8min等。其中,离子束的流量、压强、溅射功率和溅射时长均可以根据实际需求进行设定。
较佳的,氨气(NH3)等离子处理过程中离子束的流量为50sccm,压强为50Pa,溅射功率为100W,溅射时长为30秒至5分钟,此时,使得缓冲层与上电极和/或下电极的匹配度更好,使得上电极和/或下电极对应的氧空位含量得以进一步降低。
本说明书另一实施例中,在沉积上电之后,还可以在氮气环境下对沉积上电极的硅片进行退火处理,从而得到铁电器件;还可以采用其它退火方式例如脉冲电子束快速退火和离子束快速退火等进行退火处理。
本申请实施例中的上述一个或至少一个技术方案,至少具有如下技术效果:
基于上述技术方案,在硅片上沉积下电极;在所述下电极上沉积功能层,其中,所述功能层的材料为铪基铁电材料;在所述功能层上沉积上电极;以及通过氨气等离子处理形成缓冲层;由于缓冲层设置在所述下电极和所述上电极之间,且缓冲层是通过氨气等离子处理形成的,使得缓冲层能够有效降低下电极和/或上电极的氧空位含量,从而实现钝化下电极和/或上电极的氧空位的效果,并使得铁电器件的抗疲劳能力性能更高。
实施例二
本说明书实施例提供了一种铁电器件的制造方法,参见图2,具体包括以下步骤:
步骤A1:在硅片20上氧化形成SiO2层21,其中,SiO2层21的厚度为100nm~300nm。
步骤A2:在SiO2层21上沉积下电极22(BE),下电极22的厚度为10nm~200nm。下电极22的材料可以是Pd,Pt,W或者TiN等导电材料。
步骤A3:在下电极22上沉积功能层23(FL),功能层23的厚度为5~30nm。功能层23的材料可以是HfZrO和HfAlO等铪基铁电材料。
步骤A4:在功能层23上进行NH3离子束(plasma)处理,形成缓冲层24,具体地,可以在100摄氏度至300摄氏度条件下进行流量为50sccm,压强为50Pa,溅射功率为100W,溅射时间为30秒至5分钟的处理。其中温度、流量、压强、功率不局限于举例中数据,其他在相应条件下可进行的NH3离子束(plasma)处理均可应用。
步骤A5:在缓冲层24上沉积上电极25(TE),上电极25的厚度为10nm~100nm。。
步骤A6:N2氛围下进行退火实验。
基于上述技术方案,在硅片上沉积下电极;在所述下电极上沉积功能层;在所述功能层上进行NH3离子束(plasma)处理,形成缓冲层之后,再在缓冲层上沉积上电极;由于缓冲层设置在功能层和上电极之间,且缓冲层是通过氨气等离子处理形成的,使得缓冲层能够有效降低上电极的氧空位含量,从而实现钝化上电极的氧空位的效果,并使得铁电器件的抗疲劳能力性能更高。
实施三
本说明书实施例提供了一种铁电器件的制造方法,参见图3,具体包括以下步骤:
步骤B1:在硅片30上氧化形成SiO2层31,其中,SiO2层31的厚度为100nm~300nm。
步骤B2:在SiO2层31上沉积下电极32(BE),下电极32的厚度为10nm~200nm。下电极32的材料可以是Pd,Pt,W或者TiN等导电材料。
步骤B3:在下电极32上进行NH3离子束(plasma)处理,形成缓冲层33。在100摄氏度至300摄氏度条件下进行流量为50sccm,压强为50Pa,溅射功率为100W,溅射时间为30秒至5分钟的处理。其中温度、流量、压强、功率不局限于举例中数据,其他在相应条件下可进行的NH3离子束(plasma)处理均可应用。
步骤B4:在缓冲层33上沉积功能层34(FL),功能层34的厚度为5~30nm。功能层34的材料可以是HZO和HYO等铪基铁电材料。
步骤B5:在功能层34上沉积上电极35(TE),上电极35的厚度为10nm~100nm。其中,上电极35的材料可以是TiN,Pd,Pt,W,Cu,Ag或者Au等导电材料。
步骤B6:N2氛围下进行退火实验。
基于上述技术方案,在硅片上沉积下电极;在所述下电极上进行NH3离子束(plasma)处理,形成缓冲层之后,再在缓冲层上沉积功能层;然后在功能层上沉积上电极;由于缓冲层设置在下电极和功能层之间,且缓冲层是通过氨气等离子处理形成的,使得缓冲层能够有效降低下电极的氧空位含量,从而实现钝化下电极的氧空位的效果,并使得铁电器件的抗疲劳能力性能更高。
本说明书另一实施例中,一种铁电器件的制造方法可以包括步骤B1、B2、B3、B4之后,还可以在在功能层34上进行NH3离子束(plasma)处理,形成另一缓冲层;然后在另一缓冲层上沉积上电极35,然后再执行步骤B6,使得在功能层34上下均设置有一个缓冲层,使得缓冲层与功能层的匹配度更好,使得功能层对应的氧空位含量得以进一步降低。
此时,在硅片上沉积下电极;在所述下电极上进行NH3离子束(plasma)处理,形成缓冲层之后,再在缓冲层上沉积功能层;在功能层上进行NH3离子束(plasma)处理,形成缓冲层之后,再在缓冲层上沉积上电极;由于缓冲层设置在功能层和上电极之间,且缓冲层设置在下电极和功能层之间,且缓冲层是通过氨气等离子处理形成的,使得缓冲层能够有效降低上电极和下电极的氧空位含量,从而实现钝化上电极和下电极的氧空位的效果,并使得铁电器件的抗疲劳能力性能更高。
在实际应用过程中,参见图4a和图4b,图4a为现有技术中的铁电器件(现有铁电器件)的抗疲劳特性数据,图4b为本申请提供的铁电器件的制造方法制成的铁电器件(NH3铁电器件)的抗疲劳特性数据,其中,图4a中的曲线40表示现有铁电器件在恶劣环境(125摄氏度氧气环境下炉管加热2小时)的负极化特性,以及曲线41表示现有铁电器件在恶劣环境(125摄氏度氧气环境下炉管加热2小时)的正极化特性;图4b中的曲线42表示NH3铁电器件在恶劣环境(125摄氏度氧气环境下炉管加热2小时)的负极化特性,以及曲线43表示NH3铁电器件在恶劣环境(125摄氏度氧气环境下炉管加热2小时)的正极化特性;OS(uc/cm2)表示反向存储状态,baking duration表示热处理时间,x轴表示时间,y轴表示极化值。
如此,根据曲线40-曲线43可知,NH3铁电器件可以循环可至10年节点,与现有铁电器件相比,抗疲劳特性提升了至少4个数量级。由此可以表明NH3铁电器件能够有效抑制铪基铁电器件的“印记效应”,而“印记效应”是由于氧空位的存在,在器件在循环过程中,氧空位会导致功能层缺陷导致的,如此,使得通过本实施例提供的制造方式制成的NH3铁电器件可以使上电极和/或下电极钝化,使界面处氧空位含量降低,使因读写操作循环导致的缺陷减少,进而抑制“印记效应”。
本领域技术人员在考虑说明书及实践这里公开的发明后,将容易想到本发明的其它实施方案。本申请旨在涵盖本发明的任何变型、用途或者适应性变化,这些变型、用途或者适应性变化遵循本发明的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的,本发明的真正范围和精神由下面的权利要求指出。
应当理解的是,本发明并不局限于上面已经描述并在附图中示出的精确结构,并且可以在不脱离其范围进行各种修改和改变。本发明的范围仅由所附的权利要求来限制
以上所述仅为本发明的较佳实施例,并不用以限制本发明,凡在本发明的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本发明的保护范围之内。

Claims (10)

1.一种铁电器件的制造方法,其特征在于,所述方法包括:
在硅片上沉积下电极;
在所述下电极上沉积功能层,其中,所述功能层的材料为铪基铁电材料;
在所述功能层上沉积上电极;以及
通过氨气等离子处理形成缓冲层,所述缓冲层设置在所述下电极和所述上电极之间。
2.如权利要求1所述的方法,其特征在于,所述在硅片上沉积下电极,包括:
对所述硅片进行氧化,在所述硅片上形成氧化硅层,其中,所述氧化硅层的厚度为100nm至300nm;
在所述氧化硅层上沉积所述下电极,其中,所述下电极的厚度为10nm至200nm。
3.如权利要求2所述的方法,其特征在于,所述缓冲层设置在所述功能层与所述下电极之间,和/或,设置在所述功能层和所述上电极之间。
4.如权利要求3所述的方法,其特征在于,所述通过氨气等离子处理形成缓冲层,包括:
在温度为100℃至300℃条件下进行所述氨气等离子处理,形成所述缓冲层,其中,所述氨气等离子处理过程中离子束的流量为30sccm至80sccm,压强为30Pa至90Pa,溅射功率为80W至150W,溅射时长为20秒至8分钟。
5.如权利要求4所述的方法,其特征在于,所述氨气等离子处理过程中离子束的流量为50sccm,压强为50Pa,溅射功率为100W,溅射时长为30秒至5分钟。
6.如权利要求5所述的方法,其特征在于,所述在所述功能层上沉积上电极,包括:
在所述功能层上沉积所述上电极,其中,所述上电极的厚度为10nm至100nm。
7.如权利要求6所述的方法,其特征在于,在所述功能层上沉积上电极之后,所述方法还包括:
在氮气环境下对沉积所述上电极的所述硅片进行退火处理。
8.如权利要求1-7任一项所述的方法,其特征在于,所述下电极的材料为锡、钯、铂、钨、铜、银和金中的任意一种。
9.如权利要求8所述的方法,其特征在于,所述功能层的材料包括氧化铪、铪锆氧、铪铝氧、铪硅氧和铪镧氧。
10.如权利要求9所述的方法,其特征在于,所述上电极的材料为锡、钯、铂、钨、铜、银和金中的任意一种。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114709214A (zh) * 2022-03-21 2022-07-05 中国科学院微电子研究所 一种铁电存储器及其制备方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1309814A (zh) * 1998-06-30 2001-08-22 松下电子工业株式会社 制造光滑电极和具有改进存储保持的薄膜铁电电容器的dc溅射工艺
US20060019033A1 (en) * 2004-05-21 2006-01-26 Applied Materials, Inc. Plasma treatment of hafnium-containing materials
US20070049043A1 (en) * 2005-08-23 2007-03-01 Applied Materials, Inc. Nitrogen profile engineering in HI-K nitridation for device performance enhancement and reliability improvement
KR20090026458A (ko) * 2007-09-10 2009-03-13 삼성전자주식회사 강유전체 캐패시터 및 이의 제조 방법
CN111033686A (zh) * 2017-08-18 2020-04-17 朗姆研究公司 用等离子体和/或热处理提高氧化铪基铁电材料性能的方法
CN113178477A (zh) * 2021-03-10 2021-07-27 中国科学院微电子研究所 一种HfO2基铁电薄膜及其沉积方法
US11145710B1 (en) * 2020-06-26 2021-10-12 Micron Technology, Inc. Electrode/dielectric barrier material formation and structures
CN113497153A (zh) * 2020-06-23 2021-10-12 台湾积体电路制造股份有限公司 半导体结构及其形成方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1309814A (zh) * 1998-06-30 2001-08-22 松下电子工业株式会社 制造光滑电极和具有改进存储保持的薄膜铁电电容器的dc溅射工艺
US20060019033A1 (en) * 2004-05-21 2006-01-26 Applied Materials, Inc. Plasma treatment of hafnium-containing materials
US20070049043A1 (en) * 2005-08-23 2007-03-01 Applied Materials, Inc. Nitrogen profile engineering in HI-K nitridation for device performance enhancement and reliability improvement
KR20090026458A (ko) * 2007-09-10 2009-03-13 삼성전자주식회사 강유전체 캐패시터 및 이의 제조 방법
CN111033686A (zh) * 2017-08-18 2020-04-17 朗姆研究公司 用等离子体和/或热处理提高氧化铪基铁电材料性能的方法
CN113497153A (zh) * 2020-06-23 2021-10-12 台湾积体电路制造股份有限公司 半导体结构及其形成方法
US11145710B1 (en) * 2020-06-26 2021-10-12 Micron Technology, Inc. Electrode/dielectric barrier material formation and structures
CN113178477A (zh) * 2021-03-10 2021-07-27 中国科学院微电子研究所 一种HfO2基铁电薄膜及其沉积方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114709214A (zh) * 2022-03-21 2022-07-05 中国科学院微电子研究所 一种铁电存储器及其制备方法

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