CN114203549A - 瞬态电压抑制型电路保护器件的制造方法 - Google Patents
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Abstract
一种瞬态电压抑制型电路保护器件的制造方法,将内置导电熔丝的一端固定连接在第二焊接窗口上,另一端固定在第一焊接窗口上,且与铜跳线接触,形成失效开路二极管芯片。使得所制得的器件当反向持续承受超过其浪涌承受能力的浪涌冲击时,器件的PN结烧损而短路失效,两端因持续带电而发热,当温度上升到超过所述置导电熔丝的熔断温度而导致保险丝熔断开路,又由于具有绝缘层,可以把二极管芯片与铜跳线间绝缘,所以当保险丝熔断开路后,整个器件即处于开路状态,从而使实现失效模式为开路的功能,对于保护电路具有更高的意义和价值。
Description
技术领域
本发明涉及电路保护领域,具体涉及一种瞬态电压抑制型电路保护器件的制造方法。
背景技术
TVS是一种瞬态电压抑制型电路保护器件,被广泛用于各种电路中,用于保护后端器件免受前端电路瞬间产生的高压浪涌波动冲击。TVS在电路中平常处于反向截止状态,不工作;当电路中的浪涌电压超过TVS击穿电压时,TVS的PN结发生雪崩击穿,以PS级的快速反应,将TVS两端电压钳制在一个不超过后端器件额定电压的安全范围内,并转换成电流从TVS体内通过,且在其体内转换成热量散发掉,当电路浪涌电压降低于TVS击穿电压时,TVS恢复,呈现反向截止状态。
当TVS所吸收的浪涌波动能量超出TVS的承受极限时,TVS会因为发热过大而导致PN结烧损而出现短路现象。
由于TVS最终失效后会呈现短路状态,从而导致后端应用被短路,从而出现电路功能失效,而如果TVS两端一直承受电压,电流会一直从TVS体内通过,从而出现发热过大而导致客户的电路板烧损甚至旁边若有易燃物会导致起火风险。所以,现有技术中,TVS此种应用会考虑增加保险丝与TVS串联,以避免TVS失效短路后的继续发热而烧坏电路板现象。
但是,增加保险丝与TVS串联以保护电路板的方式会占用电路板的面积,并且需要额外增加一个熔断保险丝还会提高制造成本。因此,需要开发一种失效后为开路的瞬态电压抑制型电路保护器件成为一种非常有价值和有意义的产品发展方向。
发明内容
本发明主要解决的技术问题是提供一种瞬态电压抑制型电路保护器件的制造方法,以解决目前的瞬态电压抑制型电路保护器件在使用时需要额外增加熔断保险丝的弊端。
根据第一方面,一种实施例中提供一种瞬态电压抑制型电路保护器件的制造方法,包括:
制作形成TVS二极管芯片,所述TVS二极管芯片具有第一表面以及与第一表面相对的第二表面,所述第一表面和所述第二表面能够用于与电路连接,所述第一表面中具有预设的第一区域和除过所述第一区域的第二区域;
在所述第一区域上形成绝缘层,所述绝缘层上具有第一焊接窗口;
在所述第二区域上沉积金属复合层,形成第二焊接窗口;
提供内置导电熔丝、铜跳线以及金属框架底座,所述金属框架底座包括第一金属底座以及第二金属底座;
将所述铜跳线的一端固定连接在所述第一焊接窗口上,将所述铜跳线的另一端固定连接在所述第一金属底座上,将所述内置导电熔丝的一端固定连接在所述第二焊接窗口上,将所述内置导电熔丝的另一端固定连接在所述铜跳线上,形成失效开路二极管芯片;
进行塑封工艺,形成失效开路二极管器件。
可选的,还包括:将所述第二表面与所述第二金属底座固定连接。
可选的,在所述第一区域上形成绝缘层包括:在所述第一区域上依次沉积第一绝缘层和第二绝缘层,其中,所述第一绝缘层为半绝缘多晶硅SIPOS或氧化硅,所述第二绝缘层为低温氧化层LTO。
可选的,在所述第一区域上依次沉积第一绝缘层和第二绝缘层包括:在所述第一表面依次沉积第一绝缘层和第二绝缘层,其中,所述第一绝缘层为半绝缘多晶硅SIPOS或氧化硅,所述第二绝缘层为低温氧化层LTO;
通过混合酸蚀刻液刻蚀所述第一绝缘层和第二绝缘层,仅保留位于第一区域上的第一绝缘层和第二绝缘层。
可选的,所述混合酸刻蚀液为:氢氟酸、硝酸和冰乙酸按体积比5:3:3的混合酸。
可选的,在所述第一区域上形成绝缘层包括:在所述第一区域上覆盖绝缘陶瓷片。
可选的,还包括:提供过渡层,所述过渡层固定在所述金属复合层上,用于提高所述内置导电熔丝和所述金属复合层之间固定连接作用。
可选的,所述第一区域为位于所述第一表面中心的圆形,所述第二区域围合在所述第一区域的外周,所述过渡层为内径大于所述第一区域直径的铜环。
可选的,所述内置导电熔丝的制作方法为:
提供玻璃套管以及保险丝,所述玻璃套管的内直径是所述保险丝直径的1.5倍至2倍,将所述保险丝设置在所述玻璃套管中;
或者,
在保险丝上涂覆一层聚酰亚胺胶,并立刻在140℃-160℃的温度下烘烤1h-2h,形成与所述保险丝分离的聚酰亚胺层。
可选的,将所述内置导电熔丝的一端固定连接在所述第二焊接窗口上,将所述内置导电熔丝的另一端固定连接在所述铜跳线上的方式为焊接或者打线机打线。
依据上述实施例的上述瞬态电压抑制型电路保护器件的制造方法,使得所制得的器件当反向持续承受超过其浪涌承受能力的浪涌冲击时,器件的PN结烧损而短路失效,两端因持续带电而发热,当温度上升到超过所述置导电熔丝的熔断温度而导致保险丝熔断开路,又由于具有绝缘层,可以把二极管芯片与铜跳线间绝缘,所以当保险丝熔断开路后,整个器件即处于开路状态,从而使实现失效模式为开路的功能,对于保护电路具有更高的意义和价值。
附图说明
图1为本发明一实施例提供的瞬态电压抑制型电路保护器件的制造方法流程图;
图2为本发明一实施例提供的普通二极管芯片的示意图;
图3为图2对应的剖面图;
图4为本发明一实施例提供的形成失效开路二极管芯片的俯视图;
图5为图4器件对应进行封装之后的剖面图;
图6为本发明另一实施例提供的利用打线机以及绝缘陶瓷片形成的失效开路二极管芯片的俯视图;
图7为图6器件对应的对应进行封装之后的剖面图。
具体实施方式
下面通过具体实施方式结合附图对本发明作进一步详细说明。其中不同实施方式中类似元件采用了相关联的类似的元件标号。在以下的实施方式中,很多细节描述是为了使得本申请能被更好的理解。然而,本领域技术人员可以毫不费力的认识到,其中部分特征在不同情况下是可以省略的,或者可以由其他元件、材料、方法所替代。在某些情况下,本申请相关的一些操作并没有在说明书中显示或者描述,这是为了避免本申请的核心部分被过多的描述所淹没,而对于本领域技术人员而言,详细描述这些相关操作并不是必要的,他们根据说明书中的描述以及本领域的一般技术知识即可完整了解相关操作。
另外,说明书中所描述的特点、操作或者特征可以以任意适当的方式结合形成各种实施方式。同时,方法描述中的各步骤或者动作也可以按照本领域技术人员所能显而易见的方式进行顺序调换或调整。因此,说明书和附图中的各种顺序只是为了清楚描述某一个实施例,并不意味着是必须的顺序,除非另有说明其中某个顺序是必须遵循的。
本文中为部件所编序号本身,例如“第一”、“第二”等,仅用于区分所描述的对象,不具有任何顺序或技术含义。而本申请所说“连接”、“联接”,如无特别说明,均包括直接和间接连接(联接)。
由背景技术可知,现有的TVS在使用时需要额外增加一个熔断保险丝来保障其安全,使得电路板面积增大,也会增加使用成本。
经分析,现有的TVS会将电压转换成内部电流从体内流过,并转成热量散发掉,因此是短路型的保护器件。但是,如果TVS的两端一直承受电压,电流会一直从TVS体内通过,从而出现发热过大,发热过大会有可能热量无法及时散掉,从而使得电路板或者后端的电路有烧损的危险,因此,当TVS发热足够大时,如果TVS管能够与后端电路断开,就可以更稳妥的保护电路或电路板,并且可以节约电路占用面积,减少电路的连接复杂程度。
在本发明实施例中,提供一种失效后为开路的瞬态电压抑制型电路保护器件的制造方法,使得制造得到一种失效后为开路的瞬态电压抑制型电路保护器件,既可以浪涌保护,又对电路来说更安全,能够对电路起到双重保护。
参考图1,为本实施例提供的瞬态电压抑制型电路保护器件的制造方法流程图,包括:
步骤1,制作形成TVS二极管芯片。
如图2和图3所示,本实施例中的TVS二极管芯片的制作方法为现有的能够制造得到的瞬态电压抑制型电路保护器件,例如,其制造方法可以为:提供清洗过后的晶片,对该晶片的一面扩磷,另一面扩硼,然后进行光刻和刻蚀,以形成钝化槽130,然后对该钝化槽进行玻璃钝化,最后进行引线孔的光刻和刻蚀,从而形成防浪涌TVS二极管结构。
该TVS二极管芯片具有第一表面110和第二表面120,该第一表面110和该第二表面120是该TVS二极管芯片的两个电极面,能够连接至外部电路中,与外部电路形成电连接。
该第一表面110中具有预设的第一区域和除过该第一区域的第二区域。第一区域和第二区域位置上要进行进一步制造工艺,因此进行区分。本实施例中,由于器件在制造过程中会进行焊接等工艺,为了避免器件在制造过程中受应作用以及为了使得到的器件电学稳定性更好,所预设的第一区域为位于该第一表面110中心的轴中心对称形状,例如圆形,该第二区域围合在该第一区域的外周(即其余区域为第二区域)。
例如,该TVS二极管芯片为160mil×160mil的方形芯片,该第一表面110为160mil×160mil,其中第一区域为直径为80mil圆形区域。
步骤2,在该第一区域上形成绝缘层200,该绝缘层200上具有第一焊接窗口301。
一些实施例中,如图4和图5所示,在该第一区域上形成绝缘层200可以是通过在该第一区域上依次沉积第一绝缘层200和第二绝缘层200。具体可以是:在该第一表面110依次沉积第一绝缘层200和第二绝缘层200,其中,该第一绝缘层200为半绝缘多晶硅SIPOS或氧化硅,该第二绝缘层200为低温氧化层LTO。
然后,再通过光刻-显影-BOE蚀刻-混合酸蚀刻液刻蚀该第一绝缘层200和第二绝缘层200,从而形成仅保留位于第一区域上的第一绝缘层200和第二绝缘层200,其中,该混合酸刻蚀液可以为:氢氟酸、硝酸和冰乙酸按体积比5:3:3的混合酸。
另一些实施例中,如图6和图7,在该第一区域上形成绝缘层200可以是,在第一区域上设置绝缘陶瓷片,可以理解的是,该绝缘陶瓷片的面积也可以小于第一区域。
根据后续步骤可以理解,无论是在第一区域上设置第一绝缘层200和第二绝缘层200还是绝缘陶瓷片,都是为了使得铜跳线500能够更好的焊接在该第一区域位置处,并且铜跳线500连接时和该二极管芯片不形成电连接。当该绝缘层200是依次沉积第一绝缘层200和第二绝缘层200材料这种结构时,可以在该第二绝缘层200的上方沉积金属复合层,以作为第一焊接窗口301,目的是使得后续步骤中的铜跳线500能够更好的焊接在第一绝缘层200或第二绝缘层200上。当该绝缘层200是绝缘陶瓷片时,绝缘陶瓷片和后续步骤中的铜跳线500可以有较好的焊接关系,因此,该绝缘陶瓷片直接可以作为第一焊接窗口301,可以不用多沉积金属复合层。当然,也可以沉积金属复合层,使得提高焊接关系。
步骤3,形成金属复合层,并且,该金属复合层覆盖在部分该绝缘层200的表面以及第二区域上,形成在该绝缘层200的表面上的金属复合层为第一焊接窗口301,形成在该第二区域上的金属复合层为第二焊接窗口302。
本实施例中,形成金属复合层包括:在芯片表面依次沉积铝(厚度1-7K埃)、钛(1-1.2K埃)、镍(3-5K埃)以及银(1-3K埃);然后,通过光刻-显影-金属腐蚀-光阻剥离等步骤,对该金属复合层进行刻蚀,刻蚀使得保留第二区域上的金属复合层,为第二焊接窗口302,以及保留第一区域上中心直径约为50mil范围的金属复合层,为第一焊接窗口301,也就是使得该第一表面110上的金属复合层呈现出绝缘层200构成的圆环。
需要说明的是,该第一焊接窗口301的设置目的是使得后续的铜跳线500能够更好的焊接固定,并且由于底部是绝缘层200使得铜跳线500固定在芯片上但是其固定端和芯片形成电绝缘关系。
当一些实施例中,该绝缘层200为绝缘陶瓷片时,该绝缘陶瓷片能够和铜跳片形成很好的焊接,所以可以不用保留陶瓷绝缘片上的金属复合层。
当一些实施例中,该绝缘层200为绝缘陶瓷片时,可以先在该第一表面110形成该金属复合层,再在其上方中心位置设置绝缘陶瓷片。
步骤4,提供内置导电熔丝700、铜跳线500以及金属框架底座,该金属框架底座包括第一金属底座601以及第二金属底座602。
步骤5,将该铜跳线500的一端固定连接在该第一焊接窗口301上,将该铜跳线500的另一端固定连接在该第一金属底座601上,将该内置导电熔丝700的一端固定连接在该第二焊接窗口302上,将该内置导电熔丝700的另一端固定连接在该铜跳线500上,形成失效开路二极管芯片。
本实施例中,该内置导电熔丝700为能够用于内置在TVS内专门设计的保险丝。该内置的保险丝可以有两种方法制造,例如:
第一种可以是玻璃套管保险丝,制造方法包括:提供玻璃套管以及保险丝,该玻璃套管的内直径是该保险丝直径的1.5倍至2倍,将该保险丝设置在该玻璃套管中,可使TVS失效时,保险丝发热熔断有流动空间而处于断开状态,使器件开路。
第二种可以是聚酰亚胺保险丝,制造方法包括:在保险丝上涂覆一层聚酰亚胺胶,并立刻在140℃-160℃的温度下烘烤1h-2h,形成与该保险丝分离的聚酰亚胺层,由于140℃-160℃的温度下烘烤1h-2h能够使得聚酰亚胺与保险丝之间起泡并固化,同时能够保障保险丝的安全,聚酰亚胺气泡可使TVS失效时,保险丝发热熔断有流动空间而处于断开状态,使器件开路。
本实施例中的保险丝为热熔断温度为260℃-280℃。
该内置导电熔丝700的数量可以为一根或者多根。当为多根时,焊接时该内置导电熔丝700可以均匀分散设置。
本实施例中,该铜跳线500和金属框架底座是用于封装的必要组件,该金属框架底座包括第一金属底座601以及第二金属底座602,第一金属底座601以及第二金属底座602可以设置在同一水平面,通过铜跳线500将二极管芯片上下两面的电极都引到同一平面上,目的是便于所形成的器件便于进行贴装。
本实施例中,使用高温锡膏(锡球成分92.5%Pb5%Sn2.5%Ag),并且通过330-350℃峰值回流焊的方式,将该第二表面120与该第二金属底座602固定连接、铜跳线500的一端固定连接在该第一焊接窗口301上,另一端固定连接在该第一金属底座601上、将该内置导电熔丝700的一端固定连接在该第二焊接窗口302上,另一端固定连接在该铜跳线500上,形成失效开路二极管芯片。
也可采用手工焊接或低温(≤245℃)回流焊焊接的方式,将铜跳线500的一端固定连接在该第一焊接窗口301上,另一端固定连接在该第一金属底座601上、将该内置导电熔丝700的一端固定连接在该第二焊接窗口302上,另一端固定连接在该铜跳线500上,形成失效开路二极管芯片。
一些实施例中,还设置有过渡层400,该过渡层400固定在该金属复合层上,为了使得该内置导电熔丝700和该金属复合层之间能够更好的焊接和固定,并且,也避免了该金属复合层薄使得所形成的器件内部的导电性不好的问题,从而使得所形成的器件的保护性能更加良好。
该过渡层400为内径大于该第一区域直径的铜环。
可以理解的是,本实施例中,还可以通过打线机的方式将该内置导电熔丝700固定在该第二焊接窗口302上,当使用此种方式固定该内置导电熔丝700,可以不设置该过渡层400。
步骤6,进行塑封工艺,形成塑封层800,对失效开路二极管芯片进行保护。
如图5或图7所示,将上述形成的失效开路二极管芯片通过注塑成型,第一金属底座601以及第二金属底座602的底部为外露的部分,该外露的部分可以电镀一层3-12um厚度的锡层,作为PCB贴装焊接面。
本实施例中,通过上述方法得到的TVS器件,当反向持续承受超过其浪涌承受能力的浪涌冲击时,TVS的PN结烧损而短路失效,两端因持续带电而发热,当温度上升到超过该置导电熔丝的熔断温度而导致保险丝熔断开路,又由于绝缘层200(第一绝缘层200+第二绝缘层200或绝缘陶瓷片),可以把二极管芯片与铜跳线500间绝缘,所以当保险丝熔断开路后,整个器件即处于开路状态,从而使实现失效模式为开路的功能,上述瞬态电压抑制型电路保护器件的制造方法对于保护电路具有更高的意义和价值。
以上应用了具体个例对本发明进行阐述,只是用于帮助理解本发明,并不用以限制本发明。对于本发明所属技术领域的技术人员,依据本发明的思想,还可以做出若干简单推演、变形或替换。
Claims (10)
1.一种瞬态电压抑制型电路保护器件的制造方法,其特征在于,包括:
制作形成TVS二极管芯片,所述TVS二极管芯片具有第一表面以及与第一表面相对的第二表面,所述第一表面和所述第二表面能够用于与电路连接,所述第一表面中具有预设的第一区域和除过所述第一区域的第二区域;
在所述第一区域上形成绝缘层,所述绝缘层上具有第一焊接窗口;
在所述第二区域上沉积金属复合层,形成第二焊接窗口;
提供内置导电熔丝、铜跳线以及金属框架底座,所述金属框架底座包括第一金属底座以及第二金属底座;
将所述铜跳线的一端固定连接在所述第一焊接窗口上,将所述铜跳线的另一端固定连接在所述第一金属底座上,将所述内置导电熔丝的一端固定连接在所述第二焊接窗口上,将所述内置导电熔丝的另一端固定在第一焊接窗口上,与所述铜跳线接触,形成失效开路二极管芯片;
进行塑封工艺,形成失效开路二极管器件。
2.如权利要求1所述的制造方法,其特征在于,还包括:将所述第二金属底座焊接固定在所述第二表面。
3.如权利要求1所述的制造方法,其特征在于,在所述第一区域上形成绝缘层包括:在所述第一区域上依次沉积第一绝缘层和第二绝缘层,其中,所述第一绝缘层为半绝缘多晶硅SIPOS或氧化硅,所述第二绝缘层为低温氧化层LTO。
4.如权利要求3所述的制造方法,其特征在于,在所述第一区域上依次沉积第一绝缘层和第二绝缘层包括:在所述第一表面依次沉积第一绝缘层和第二绝缘层,其中,所述第一绝缘层为半绝缘多晶硅SIPOS或氧化硅,所述第二绝缘层为低温氧化层LTO;
通过混合酸蚀刻液刻蚀所述第一绝缘层和第二绝缘层,仅保留位于第一区域上的第一绝缘层和第二绝缘层。
5.如权利要求4所述的制造方法,其特征在于,所述混合酸刻蚀液为:氢氟酸、硝酸和冰乙酸按体积比5:3:3的混合酸。
6.如权利要求1所述的制造方法,其特征在于,在所述第一区域上形成绝缘层包括:在所述第一区域上覆盖绝缘陶瓷片。
7.如权利要求1所述的制造方法,其特征在于,还包括:提供过渡层,所述过渡层固定在所述金属复合层上,用于提高所述内置导电熔丝和所述金属复合层之间固定连接作用。
8.如权利要求7所述的制造方法,其特征在于,所述第一区域为位于所述第一表面中心的圆形,所述第二区域围合在所述第一区域的外周,所述过渡层为内径大于所述第一区域直径的铜环。
9.如权利要求1所述的制造方法,其特征在于,所述内置导电熔丝的制作方法为:
提供玻璃套管以及保险丝,所述玻璃套管的内直径是所述保险丝直径的1.5倍至2倍,将所述保险丝设置在所述玻璃套管中;
或者,
在保险丝上涂覆一层聚酰亚胺胶,并立刻在140℃-160℃的温度下烘烤1h-2h,形成与所述保险丝分离的聚酰亚胺层。
10.如权利要求1所述的制造方法,其特征在于,将所述内置导电熔丝的一端固定连接在所述第二焊接窗口上,将所述内置导电熔丝的另一端固定连接在所述铜跳线上的方式为焊接或者打线机打线。
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|---|---|
| CN (1) | CN114203549A (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1445479A (en) * | 1974-01-22 | 1976-08-11 | Raytheon Co | Electrical fuses |
| KR101739894B1 (ko) * | 2015-12-10 | 2017-05-26 | 주식회사 케이이씨 | 과도 전압 억제 소자 |
| CN107799501A (zh) * | 2017-11-08 | 2018-03-13 | 电安科技(嘉兴)有限公司 | 保险丝保护的瞬态电压抑制器 |
| CN109564917A (zh) * | 2016-05-23 | 2019-04-02 | 力特半导体(无锡)有限公司 | 具有热熔断体的瞬变电压抑制装置 |
| CN111446231A (zh) * | 2020-05-20 | 2020-07-24 | 上海维安半导体有限公司 | 一种集成的多引脚过压防护器件 |
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1445479A (en) * | 1974-01-22 | 1976-08-11 | Raytheon Co | Electrical fuses |
| KR101739894B1 (ko) * | 2015-12-10 | 2017-05-26 | 주식회사 케이이씨 | 과도 전압 억제 소자 |
| CN109564917A (zh) * | 2016-05-23 | 2019-04-02 | 力特半导体(无锡)有限公司 | 具有热熔断体的瞬变电压抑制装置 |
| CN107799501A (zh) * | 2017-11-08 | 2018-03-13 | 电安科技(嘉兴)有限公司 | 保险丝保护的瞬态电压抑制器 |
| CN111446231A (zh) * | 2020-05-20 | 2020-07-24 | 上海维安半导体有限公司 | 一种集成的多引脚过压防护器件 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20220318 |