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CN112018168A - 氧化物半导体薄膜、薄膜晶体管及溅镀靶材 - Google Patents

氧化物半导体薄膜、薄膜晶体管及溅镀靶材 Download PDF

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CN112018168A CN202010458017.7A CN202010458017A CN112018168A CN 112018168 A CN112018168 A CN 112018168A CN 202010458017 A CN202010458017 A CN 202010458017A CN 112018168 A CN112018168 A CN 112018168A
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Abstract

本发明的目的在于提供一种制造成本相对低、形成了薄膜晶体管时的载流子迁移率及光应力耐性高的氧化物半导体薄膜、薄膜晶体管及溅镀靶材。本发明为一种氧化物半导体薄膜，其包含金属元素，其中所述金属元素包含In、Zn、Fe及不可避免的杂质，相对于In、Zn及Fe的合计原子数，In的原子数为58atm％以上且80atm％以下，Zn的原子数为19atm％以上且41atm％以下，Fe的原子数为0.6atm％以上且3atm％以下。

Description

氧化物半导体薄膜、薄膜晶体管及溅镀靶材
技术领域
本发明涉及一种氧化物半导体薄膜、薄膜晶体管及溅镀靶材。
背景技术
非晶氧化物半导体例如与非晶硅半导体相比，形成了薄膜晶体管(Thin FilmTransistor：TFT)时的载流子迁移率高。而且，非晶氧化物半导体的光学带隙(band gap)大，可见光的透过性高。进而，非晶氧化物半导体的薄膜与非晶硅半导体相比能够以低温进行成膜。通过活用这些特征，期待将非晶氧化物半导体薄膜应用于能够以高分辨率进行高速驱动的下一代的大型显示器、或使用有需要在低温下成膜的树脂基板的可挠性显示器。
作为此种非晶氧化物半导体薄膜，现有的是包含铟、镓、锌及氧的In-Ga-Zn-O(IGZO)非晶氧化物半导体薄膜(例如，参照日本专利特开2010-219538号公报)。使用有非晶硅半导体的薄膜晶体管的载流子迁移率为0.5cm2/Vs左右，相对于此，使用有所述公报所记载的IGZO非晶氧化物半导体薄膜的TFT具有1cm2/Vs以上的迁移率。
进而，作为迁移率得到提升的非晶氧化物半导体薄膜，现有的是包含铟、镓、锌及锡的氧化物半导体薄膜或包含铟、镓、锡及氧的氧化物半导体薄膜(例如，参照日本专利特开2010-118407号公报、日本专利特开2013-249537号公报)。例如，在使用有所述公报所记载的In-Ga-Zn-Sn非晶氧化物半导体薄膜的TFT中，沟道(channel)长度1000μm，并且其载流子迁移率超过20cm2/Vs。然而，在沟道长度短的TFT中，存在载流子迁移率下降的倾向，若要在需要高速性的例如下一代的大型显示器中使用，则有短沟道区域下的载流子迁移率不足的可能性。
而且，这些非晶氧化物半导体包含稀有元素即镓(Ga)，所以相对而言制造成本高。因此，要求不含Ga的氧化物半导体。
进而，为了将薄膜晶体管中所使用的非晶氧化物半导体薄膜用于显示器，而期望即使对薄膜晶体管进行光的照射，时序性的阈值电压的偏移(shift)也少，所谓的光应力(light stress)耐性高。
[现有技术文献]
[专利文献]
[专利文献1]日本专利特开2010-219538号公报
[专利文献2]日本专利特开2010-118407号公报
[专利文献3]日本专利特开2013-249537号公报
发明内容
[发明所要解决的问题]
本发明是基于所述情况而成，目的在于提供一种制造成本相对低、形成了薄膜晶体管时的载流子迁移率及光应力耐性高的氧化物半导体薄膜、使用有所述氧化物半导体薄膜的薄膜晶体管、及用以形成所述氧化物半导体薄膜的溅镀靶材。
[解决问题的技术手段]
本发明人等发现通过使氧化物半导体薄膜中包含规定量的铁(Fe)，而可获得即便不含Ga，也具有高的载流子迁移率及光应力耐性的氧化物半导体薄膜，从而完成了本发明。
即，本发明的一实施例的氧化物半导体薄膜为包含金属元素的氧化物半导体薄膜，其中所述金属元素包含In、Zn、Fe及不可避免的杂质，相对于In、Zn及Fe的合计原子数，In的原子数为58atm％以上且80atm％以下，Zn的原子数为19atm％以上且41atm％以下，Fe的原子数为0.6atm％以上且3atm％以下。
此氧化物半导体薄膜使In及Zn的原子数为所述范围内，并使Fe的原子数为所述下限以上，因此具有高的光应力耐性。而且，此氧化物半导体薄膜使Fe的原子数为所述上限以下，因此可提高使用此氧化物半导体薄膜形成了薄膜晶体管时的载流子迁移率。进而，此氧化物半导体薄膜无需包含Ga，因此可减少制造成本。
此氧化物半导体薄膜可适宜地用于显示装置。
本发明包括具有此氧化物半导体薄膜的薄膜晶体管。此薄膜晶体管具有此氧化物半导体薄膜，因此制造成本相对低、载流子迁移率及光应力耐性高。
此薄膜晶体管的因光照射而产生的阈值电压偏移优选为5V以下。通过使所述阈值电压偏移为所述上限以下，可提高薄膜晶体管的性能稳定性。
此薄膜晶体管的载流子迁移率优选为32cm2/Vs以上。通过使所述载流子迁移率为所述下限以上，可适宜地用于需要高速性的例如下一代的大型显示器中。
而且，本发明的另一实施例的溅镀靶材是用于包含金属元素的氧化物半导体薄膜的形成的溅镀靶材，其中所述金属元素包含In、Zn、Fe及不可避免的杂质，相对于In、Zn及Fe的合计原子数，In的原子数为58atm％以上且80atm％以下，Zn的原子数为19atm％以上且41atm％以下，Fe的原子数为0.6atm％以上且3atm％以下。
此溅镀靶材包含原子数为所述范围内的In、Zn及Fe，因此通过使用此溅镀靶材来成膜为氧化物半导体薄膜，可制造一种制造成本相对低、载流子迁移率及光应力耐性高的薄膜晶体管。
此处，“载流子迁移率”表示薄膜晶体管的饱和区域下的场效应迁移率，“场效应迁移率”是指在设栅极电压为Vg[V]、阈值电压为Vth[V]、漏极电流为Id[A]、沟道长度为L[m]、沟道宽度为W[m]、栅极绝缘膜的电容为Cox[F]时，在薄膜晶体管的电流-电压特性的饱和区域(Vg＞Vd-Vth)中，通过以下的式(1)所示的μFE[m2/Vs]而求出的值。
[数式1]
Figure BDA0002508080000000031
另外，薄膜晶体管的“阈值电压”是指使晶体管的漏极电流成为10-9A的栅极电压。
而且，“因光照射而产生的阈值电压偏移”是指在基板温度60℃，在薄膜晶体管的源极-漏极间为10V，栅极-源极间为-10V的电压条件下，对薄膜晶体管照射了2小时的白色发光二极管(Light Emitting Diode，LED)时，照射前后的阈值电压之差的绝对值。
[发明的效果]
像以上所说明的那样，使用有此氧化物半导体薄膜的薄膜晶体管的制造成本相对低、载流子迁移率及光应力耐性高。而且，通过使用此溅镀靶材，可形成制造成本相对低、载流子迁移率及光应力耐性高的氧化物半导体薄膜。
附图说明
图1是表示形成于基板表面的本发明的一实施方式的薄膜晶体管的示意性剖面图。
[符号的说明]
1：栅极电极
2：栅极绝缘膜
3：氧化物半导体薄膜
4：ESL保护膜
5：源极及漏极电极
5a：源极电极
5b：漏极电极
6：钝化绝缘膜
7：导电膜
8：接触孔
X：基板。
具体实施方式
以下，针对本发明的实施方式，适当参照附图进行详细说明。
[薄膜晶体管]
图1所示的此薄膜晶体管例如可用于下一代的大型显示器或可挠性显示器等显示装置的制造。此薄膜晶体管为形成于基板X的表面的底栅(bottom gate)型的晶体管。此薄膜晶体管具有栅极电极1、栅极绝缘膜2、氧化物半导体薄膜3、蚀刻停止层(Etch StopLayer，ESL)保护膜4、源极及漏极电极5、钝化(passivation)绝缘膜6以及导电膜7。
(基板)
作为基板X，并无特别限定，例如可列举显示装置中所使用的基板。作为此种基板X，可列举玻璃基板或硅酮树脂基板等透明基板。作为所述玻璃基板中所使用的玻璃，并无特别限定，例如可列举无碱玻璃、高应变点玻璃、钠钙玻璃等。而且，作为基板X，也可使用不锈钢薄膜等金属基板、聚对苯二甲酸乙二酯(PolyethVlene Terephthalate，PET)膜等树脂基板。
基板X的平均厚度就加工性的观点而言，优选为0.3mm以上且1.0mm以下。而且，基板X的大小及形状是根据所使用的显示装置等的大小或形状而适当决定。此处，“平均厚度”是指测定任意10点的厚度，而根据它们算出的平均值。
(栅极电极)
栅极电极1形成于基板X的表面，具有导电性。作为构成栅极电极1的薄膜，并无特别限定，可使用Al合金或者在Al合金的表面层叠Mo、Cu、Ti等的薄膜或合金膜而得者。
作为栅极电极1的平均厚度的下限，优选为50nm，更优选为170nm。另一方面，作为栅极电极1的平均厚度的上限，优选为500nm，更优选为400nm。若栅极电极1的平均厚度不足所述下限，则栅极电极1的电阻大，所以有栅极电极1的电力消耗增大的可能性或变得容易发生断线的可能性。相反，若栅极电极1的平均厚度超过所述上限，则栅极电极1的表面侧所层叠的栅极绝缘膜2等的平坦化变得困难，从而有此薄膜晶体管的特性恶化的可能性。
另外，为了改善栅极绝缘膜2的覆盖率(coverage)，栅极电极1的厚度方向的剖面宜设为朝向基板X扩张的锥状。锥角优选为30°以上且40°以下。
(栅极绝缘膜)
栅极绝缘膜2以覆盖栅极电极1的方式层叠在基板X的表面侧。作为构成栅极绝缘膜2的薄膜，并无特别限定，可列举氧化硅膜、氮化硅膜、氮氧化硅膜、Al2O3或Y2O3等的金属氧化物膜等。而且，栅极绝缘膜2既可为这些薄膜的单层结构，也可为对两种以上的薄膜进行层叠而得的多层结构。
只要栅极电极1得到包覆，则栅极绝缘膜2的形状并无限定，例如栅极绝缘膜2也可覆盖基板X整个面。
作为栅极绝缘膜2的平均厚度的下限，优选为50nm，更优选为100nm。而且，作为栅极绝缘膜2的平均厚度的上限，优选为300nm，更优选为250nm。若栅极绝缘膜2的平均厚度不足所述下限，则栅极绝缘膜2的耐压不足，从而有因栅极电压的施加而使栅极绝缘膜2崩溃(break down)的可能性。相反，若栅极绝缘膜2的平均厚度超过所述上限，则栅极电极1与此氧化物半导体薄膜3之间所形成的电容器(capacitor)的电容不足，从而有漏极电流变得不充分的可能性。另外，在栅极绝缘膜2为多层结构的情况下，“栅极绝缘膜的平均厚度”是指其合计的平均厚度。
(氧化物半导体薄膜)
此氧化物半导体薄膜3其自身为本发明的另一实施方式。此氧化物半导体薄膜3包含金属元素。此氧化物半导体薄膜3中，所述金属元素包含In、Zn、Fe及不可避免的杂质。即，此氧化物半导体薄膜3实质上不含In、Zn、Fe以外的金属元素。
相对于In、Zn及Fe的合计原子数而言的In的原子数的下限为58atm％，更优选为60atm％，进而优选为65atm％。另一方面，所述In的原子数的上限为80atm％，更优选为75atm％，进而优选为69atm％。若所述In的原子数不足所述下限，则有此薄膜晶体管的载流子迁移率下降的可能性。相反，若所述In的原子数超过所述上限，则有由于此氧化物半导体薄膜3的漏电流增大或阈值电压向负侧偏移，而此氧化物半导体薄膜3导体化的可能性。
相对于In、Zn及Fe的合计原子数而言的Zn的原子数的下限为19atm％，更优选为24atm％，进而优选为30atm％。另一方面，所述Zn的原子数的上限为41atm％，更优选为39atm％，进而优选为34atm％。若所述Zn的原子数不足所述下限，则其他金属原子数相对变多，所以有导体化的可能性。相反，若所述Zn的原子数超过所述上限，则载流子浓度得到抑制，从而有此薄膜晶体管的载流子迁移率下降的可能性。
相对于In、Zn及Fe的合计原子数而言的Fe的原子数的下限为0.6atm％，更优选为0.8atm％，进而优选为0.9atm％。另一方面，所述Fe的原子数的上限为3atm％，更优选为2atm％，进而优选为1.5atm％。若所述Fe的原子数不足所述下限，则有因光照射而产生的阈值电压偏移变大的可能性。相反，若所述Fe的原子数超过所述上限，则载流子浓度得到抑制，从而有此薄膜晶体管的载流子迁移率下降的可能性。
作为In的原子数相对于Fe的原子数的比(In/Fe)的下限，优选为25，更优选为50，进而优选为55。另一方面，作为In/Fe的上限，优选为100，更优选为80，进而优选为60。若In/Fe不足所述下限，则存在载流子迁移率下降的情况。相反，若In/Fe超过所述上限，则存在此薄膜晶体管的S值(亚阈值摆幅(Subthreshold Swing)值，后述)变大的情况。
此氧化物半导体薄膜3的俯视形状并无特别限定，就此薄膜晶体管的沟道长度及沟道宽度的控制性的观点而言，优选为与栅极电极1相同的形状。此氧化物半导体薄膜3的俯视时的大小只要为可确保此薄膜晶体管的沟道长度及沟道宽度的大小即可。
而且，为了使此氧化物半导体薄膜3切实地配设于栅极电极1的正上方，此氧化物半导体薄膜3的俯视时的大小优选为小于栅极电极1的俯视时的大小。作为此氧化物半导体薄膜3与栅极电极1的沟道长度方向及沟道宽度方向的边的长度之差的下限，优选为2nm，更优选为4nm。另一方面，作为所述边的长度之差的上限，优选为10nm，更优选为8nm。若所述边的长度之差不足所述下限，则有因图案化的偏差等，此氧化物半导体薄膜3的一部分自栅极电极1的正上方偏离，结果此氧化物半导体薄膜3的平坦性恶化，从而使此薄膜晶体管的特性恶化的可能性。相反，当所述边的长度之差超过所述上限时，有此薄膜晶体管不必要地变大的可能性。
此氧化物半导体薄膜3的平均厚度例如可设为20nm以上且60nm以下。
另外，为了改良源极及漏极电极5的覆盖率，此氧化物半导体薄膜3的厚度方向的剖面宜设为朝向基板X扩张的锥状。锥角优选为30°以上且40°以下。
作为此氧化物半导体薄膜3的载流子浓度的下限，优选为1×1012 cm-3，更优选为1×1013cm-3，进而优选为1×1014cm-3。另一方面，作为所述载流子浓度的上限，优选为1×1020cm-3，更优选为1×1019cm-3，进而优选为1×1013cm-3。若所述载流子浓度不足所述下限，则有此薄膜晶体管的漏极电流不足的可能性。相反，若所述载流子浓度超过所述上限，则难以将此氧化物半导体薄膜3的内部完全地耗尽化，所以有不作为开关元件发挥功能的可能性。
作为此氧化物半导体薄膜3的空穴迁移率的下限，优选为32cm2/Vs，更优选为35cm2/Vs，进而优选为38cm2/Vs。若所述空穴迁移率不足所述下限，则有此薄膜晶体管的开关特性下降的可能性。另一方面，所述空穴迁移率的上限并无特别限定。“空穴迁移率”是指通过空穴效果测定而获得的载流子迁移率。
(ESL保护膜)
ESL保护膜4是对因在通过蚀刻形成源极及漏极电极5时此氧化物半导体薄膜3受到损伤而此薄膜晶体管的特性下降这一情况进行抑制的保护膜。作为构成ESL保护膜4的薄膜，并无特别限定，但可适宜地使用氧化硅膜。
构成源极及漏极电极5的薄膜只要具有导电性，则并无特别限定，例如可使用与栅极电极1相同的薄膜。
作为源极及漏极电极5的平均厚度的下限，优选为100nm，更优选为150nm。另一方面，作为源极及漏极电极5的平均厚度的上限，优选为400nm，更优选为300nm。若源极及漏极电极5的平均厚度不足所述下限，则源极及漏极电极5的电阻大，所以有源极及漏极电极5的电力消耗增大的可能性或变得容易发生断线的可能性。相反，若源极及漏极电极5的平均厚度超过所述上限，则钝化绝缘膜6的平坦化变得困难，从而有利用导电膜7进行配线变得困难的可能性。
(钝化绝缘膜)
钝化绝缘膜6覆盖栅极电极1、栅极绝缘膜2、此氧化物半导体薄膜3、ESL保护膜4、源极电极5a及漏极电极5b，防止此薄膜晶体管的特性劣化。构成钝化绝缘膜6的薄膜并无特别限定，但可适宜地使用因氢的含量而相对地容易控制片电阻的氮化硅膜。而且，为了进一步提高片电阻的控制性，钝化绝缘膜6例如也可设为氧化硅膜与氮化硅膜的双层结构。
作为钝化绝缘膜6的平均厚度的下限，优选为100nm，更优选为250nm。另一方面，作为钝化绝缘膜6的平均厚度的上限，优选为500nm，更优选为300nm。若钝化绝缘膜6的平均厚度不足所述下限，则有此薄膜晶体管的特性的劣化防止效果不足的可能性。相反，若钝化绝缘膜6的平均厚度超过所述上限，则钝化绝缘膜6不必要地变厚，从而有发生此薄膜晶体管的制造成本的上升或生产效率的下降的可能性。另外，在钝化绝缘膜6为多层结构的情况下，“钝化绝缘膜的平均厚度”是指其合计的平均厚度。
(导电膜)
导电膜7经由开设于钝化绝缘膜6的接触孔8而连接于漏极电极5b。通过此导电膜7而构成从此薄膜晶体管获取漏极电流的配线。
导电膜7并无特别限定，优选为适合应用于显示器的透明导电膜。作为此种透明导电膜，可列举ITO膜、ZnO膜等。
作为导电膜7与漏极电极5b进行连接的位置，优选为漏极电极5b与栅极绝缘膜2相接的位置且非栅极电极1的正上方的位置。通过使导电膜7在所述位置与漏极电极5b连接，导电膜7与漏极电极5b的连接部分的平坦性提高，所以可抑制接触电阻的增大。
作为导电膜7的平均配线宽度的下限，优选为5μm，更优选为10μm。另一方面，作为导电膜7的平均配线宽度的上限，优选为50μm，更优选为30μm。
作为导电膜7的平均厚度的下限，优选为50nm，更优选为80nm。另一方面，作为导电膜7的平均厚度的上限，优选为200nm，更优选为150nm。
(薄膜晶体管的特性)
作为此薄膜晶体管的载流子迁移率(电子迁移率)的下限，优选为32cm2/Vs，更优选为35cm2/Vs，进而优选为38cm2/Vs。若此薄膜晶体管的载流子迁移率不足所述下限，则有此薄膜晶体管的开关特性下降的可能性。另一方面，此薄膜晶体管的载流子迁移率的上限并无特别限定，但通常此薄膜晶体管的载流子迁移率为100cm2/Vs以下。
作为此薄膜晶体管的阈值电压的下限，优选为-1V，更优选为0V。另一方面，作为此薄膜晶体管的阈值电压的上限，优选为3V，更优选为2V。若此薄膜晶体管的阈值电压不足所述下限，则有作为不对栅极电极1施加电压的开关元件的断开状态下的漏电流变大，而此薄膜晶体管的待机电力过度变大的可能性。相反，若此薄膜晶体管的阈值电压超过所述上限，则有作为对栅极电极1施加有电压的开关元件的接通(on)状态下的漏极电流不足的可能性。
作为此薄膜晶体管的因光照射而产生的阈值电压偏移的上限，优选为5V，更优选为3V，进而优选为2V。若所述阈值电压偏移超过所述上限，则在将此薄膜晶体管用于显示装置的情况下，有此薄膜晶体管的性能不稳定，而无法获得必要的开关特性的可能性。作为所述阈值电压偏移的下限，优选为0V，即不发生所述阈值电压偏移。
作为此薄膜晶体管的S值(亚阈值摆幅(Subthreshold Swing)值)的上限，优选为0.7V，更优选为0.5V。若此薄膜晶体管的S值超过所述上限，则有此薄膜晶体管的开关需要时间的可能性。另一方面，此薄膜晶体管的S值的下限并无特别限定，但通常此薄膜晶体管的S值为0.2V以上。此处，薄膜晶体管的“S值”是指为了使漏极电流上升1数位(digit)而所需的栅极电压的变化量的最小值。
[薄膜晶体管的制造方法]
此薄膜晶体管例如可通过包括栅极电极成膜步骤、栅极绝缘膜成膜步骤、氧化物半导体薄膜成膜步骤、ESL保护膜成膜步骤、源极及漏极电极成膜步骤、钝化绝缘膜成膜步骤、导电膜成膜步骤及后退火(post anneal)处理步骤的制造方法来制造。
<栅极电极成膜步骤>
在栅极电极成膜步骤中，在基板X的表面对栅极电极1进行成膜。
具体而言，首先在基板X的表面，通过现有的方法，例如溅镀法对导电膜以成为期望的膜厚的方式进行层叠。作为通过溅镀法来层叠导电膜时的条件，并无特别限定，例如可设为基板温度为20℃以上且50℃以下、成膜能量密度为3W/cm2以上且4W/cm2以下、压力为0.1Pa以上且0.4Pa以下、载气为Ar的条件。
其次，通过对此导电膜进行图案化，来形成栅极电极1。作为图案化的方法，并无特别限定，例如，可使用在进行光刻法(photolithography)之后进行湿式蚀刻的方法。此时，为了使栅极绝缘膜2的覆盖率变良好，宜将栅极电极1的剖面蚀刻为朝向基板X扩张的锥状。
<栅极绝缘膜成膜步骤>
在栅极绝缘膜成膜步骤中，以覆盖栅极电极1的方式在基板X的表面侧对栅极绝缘膜2进行成膜。
具体而言，首先在基板X的表面侧，通过现有的方法例如各种化学气相沉积(chemical vapor deposition，CVD)法对绝缘膜以成为期望的膜厚的方式进行层叠。例如，若通过等离子体CVD法来层叠氧化硅膜，则可设为基板温度为300℃以上且400℃以下、成膜能量密度为0.7W/cm2以上且1.3W/cm2以下、压力为100Pa以上且300Pa以下的条件，并使用N2O与SiH4的混合气体作为原料气体来进行。
<氧化物半导体薄膜成膜步骤>
在氧化物半导体薄膜成膜步骤中，在栅极绝缘膜2的表面且栅极电极1的正上方，对此氧化物半导体薄膜3进行成膜。具体而言，当在基板X的表面层叠氧化物半导体层之后，对此氧化物半导体层进行图案化，由此形成此氧化物半导体薄膜3。
(氧化物半导体层的层叠)
首先，例如使用现有的溅镀装置，通过溅镀法在基板X的表面层叠氧化物半导体层。通过使用溅镀法，可容易地形成其成分或膜厚的面内均匀性优异的氧化物半导体层。
溅镀法中所使用的溅镀靶材其本身为本发明的另一实施方式。即，所述溅镀靶材为用于此氧化物半导体薄膜3的形成的溅镀靶材，所述金属元素包含In、Zn、Fe及不可避免的杂质。作为此溅镀靶材，具体而言可列举包含In、Zn及Fe的氧化物靶材(IZFO靶材)。
相对于此溅镀靶材的In、Zn及Fe的合计原子数而言的In的原子数的下限为58atm％，更优选为60atm％，进而优选为65atm％。另一方面，所述In的原子数的上限为80atm％，更优选为75atm％，进而优选为69atm％。而且，相对于In、Zn及Fe的合计原子数而言的Zn的原子数的下限为19atm％，更优选为24atm％，进而优选为30atm％。另一方面，所述Zn的原子数的上限为41atm％，更优选为39atm％，进而优选为34atm％。而且，相对于In、Zn及Fe的合计原子数而言的Fe的原子数的下限为0.6atm％，更优选为0.8atm％，进而优选为0.9atm％。另一方面，所述Fe的原子数的上限为3atm％，更优选为2atm％，进而优选为1.5atm％。通过使用此溅镀靶材来成膜为此氧化物半导体薄膜3，可制造一种制造成本相对低、载流子迁移率及光应力耐性高的此薄膜晶体管。
此溅镀靶材优选为设为与期望的氧化物半导体层相同的组成。通过如此将此溅镀靶材的组成设为与期望的氧化物半导体层相同，可抑制所形成的氧化物半导体层的组成偏差，所以容易获得具有期望的组成的氧化物半导体层。
作为通过溅镀法来层叠氧化物半导体层时的条件，并无特别限定，例如可设为基板温度为20℃以上且50℃以下、成膜能量密度为2W/cm2以上且3W/cm2以下、压力为0.1Pa以上且0.3Pa以下、载气为Ar的条件。而且，作为氧源，可使气体环境中含有氧。气体环境中的氧的含量可设为3体积％以上且5体积％以下。
(图案化)
其次，通过对此氧化物半导体层进行图案化，形成此氧化物半导体薄膜3。
另外，也可在图案化后进行预退火(pre-anneal)处理，减少此氧化物半导体薄膜3的陷阱能级(trap level)的密度。由此，可减少所制造的薄膜晶体管的因光照射而产生的阈值电压偏移。
作为预退火处理的温度的下限，优选为300℃，更优选为350℃。另一方面，作为预退火处理的温度的上限，优选为450℃，更优选为400℃。
预退火处理的压力及时间的条件并无特别限定，例如可使用在大气压(0.9气压以上且1.1气压以下)的N2气体环境中，10分钟以上且60分钟以下的时间的条件。
<ESL保护膜成膜步骤>
在ESL保护膜成膜步骤中，在此氧化物半导体薄膜3的表面不形成源极及漏极电极5的部分，对ESL保护膜4进行成膜。
具体而言，首先在基板X的表面侧，通过现有的方法，例如各种CVD法对绝缘膜以成为期望的膜厚的方式进行层叠。例如，若通过等离子体CVD法来层叠氧化硅膜，则可设为基板温度为100℃以上且300℃以下、成膜能量密度为0.2W/cm2以上且0.5W/cm2以下、压力为100Pa以上且300Pa以下的条件，并使用N2O与SiH4的混合气体作为原料气体来进行。
<源极及漏极电极成膜步骤>
在源极及漏极电极成膜步骤中，对在此薄膜晶体管的沟道两端与此氧化物半导体薄膜3电性连接的源极电极5a及漏极电极5b进行成膜。
〔优点〕
此氧化物半导体薄膜3中，相对于In、Zn及Fe的合计原子数，使In的原子数为58atm％以上且80atm％以下，Zn的原子数为19atm％以上且41atm％以下，并使Fe的原子数为0.6atm％以上，因此具有高的光应力耐性。而且，此氧化物半导体薄膜3中，使Fe的原子数为3atm％以下，因此使用此氧化物半导体薄膜3形成了薄膜晶体管时的载流子迁移率高。进而，此氧化物半导体薄膜3无需包含Ga，因此可降低制造成本。
[实施例]
以下，基于实施例对本发明进行详述，但不应基于此实施例的记载来限定性地理解本发明。
[实施例1]
准备玻璃基板(康宁(Coming)公司制造的“EagleXG”、直径6英寸、厚度0.7mm)，首先在此玻璃基板的表面对Mo薄膜以平均厚度成为100nm的方式进行成膜。成膜条件设为基板温度为25℃(室温)、成膜能量密度为3.8W/cm2、压力为0.266Pa、及载气为Ar。对Mo薄膜成膜后，通过图案化形成栅极电极。
其次，作为栅极绝缘膜，通过CVD法，对平均厚度250nm的氧化硅膜以覆盖所述栅极电极的方式进行成膜。作为原料气体，使用N2O与SiH4的混合气体。成膜条件设为基板温度为320℃、成膜能量密度为0.96W/cm2及压力为133Pa。
其次，在玻璃基板的表面侧，通过溅镀法形成平均厚度40nm的实质上仅包含In、Zn、Fe作为金属元素的氧化物半导体层，作为氧化物半导体层。
溅镀法使用之前被确立为调查最佳的组成比的方法的方法。具体而言，通过将In2O3、ZnO及封装有Fe芯片的In2O3的三个靶材配置于所述玻璃基板的周围的不同位置，对静止的所述玻璃基板进行溅镀，而成膜为氧化物半导体层。根据此种方法，将构成元素不同的三个靶材配置于玻璃基板的周围的不同位置，因此，因玻璃基板上的位置而距各靶材的距离各异。随着远离溅镀靶材，自所述靶材供给的元素减少，所以，例如在靠近ZnO靶材并远离In2O3靶材的位置，相对于In而言Zn变多，相反，在靠近In2O3靶材并远离ZnO靶材的位置，相对于Zn而言In变多。即，可获得因玻璃基板上的位置而组成比各异的氧化物半导体层。
使用溅镀装置(爱发科(Ulvac)股份有限公司制造的“CS200”)，成膜条件设为基板温度为25℃(室温)、成膜能量密度为2.55W/cm2、压力为0.133Pa、及载气为Ar。而且，气体环境的氧含量设为4体积％。
通过光刻法及湿式蚀刻对所获得的氧化物半导体层进行图案化，形成因玻璃基板上的位置而组成各异的氧化物半导体薄膜。另外，湿式蚀刻剂使用关东化学股份有限公司制造的“ITO-07N”。
此处，为了改善此氧化物半导体薄膜的膜质而进行预退火处理。另外，预退火处理的条件设为大气气体环境(大气压)下350℃的环境下60分钟。
其次，通过CVD法在玻璃基板的表面侧对氧化硅膜以平均厚度成为100nm的方式进行成膜。作为原料气体，使用N2O与SiH4的混合气体。成膜条件设为基板温度为230℃、成膜能量密度为0.32W/cm2、及压力为133Pa。在对氧化硅膜成膜后，通过图案化形成ESL保护膜。
其次，在玻璃基板的表面侧，对Mo薄膜以平均厚度成为200nm的方式进行成膜。成膜条件设为基板温度为25℃(室温)、成膜能量密度为3.8W/cm2、压力为0.266Pa、及载气为Ar。对Mo薄膜成膜后，通过图案化形成源极电极及漏极电极。
其次，通过CVD法在玻璃基板的表面侧，形成氧化硅膜(平均厚度100nm)与氮化硅膜(平均厚度150nm)的双层结构的钝化绝缘膜。作为原料气体，在氧化硅膜的形成中使用N2O与SiH4的混合气体，在氮化硅膜的形成中，使用NH3与SiH4的混合气体。成膜条件设为基板温度为150℃、成膜能量密度为0.32W/cm2、及压力为133Pa。
其次，通过光刻法及干式蚀刻形成接触孔，设置用以电性连接于漏极电极的衬垫(pad)。通过将探头(probe)抵接于此衬垫，可进行薄膜晶体管的电气测定。
最后，进行后退火处理。另外，后退火处理的条件设为大气压的N2气体环境下250℃的环境下30分钟。
通过如此操作，获得实施例1的薄膜晶体管。另外，此薄膜晶体管的沟道长度为20μm、沟道宽度为200μm。而且，实施例1的薄膜晶体管中的氧化物半导体薄膜的组成如表1所示。
[实施例2～实施例4、比较例1～比较例5]
使相对于所使用的溅镀靶材的In、Zn及Fe的合计原子数而言的In、Zn及Fe的原子数，即相对于所形成的氧化物半导体薄膜的In、Zn及Fe的合计原子数而言的In、Zn及Fe的原子数，像表1那样变化，除此之外，以与实施例1同样的方式，获得实施例2～实施例4及比较例1～比较例5的薄膜晶体管。
[测定方法]
针对实施例1～实施例4及比较例1～比较例5的薄膜晶体管，进行载流子迁移率、阈值电压、阈值电压偏移及S值的测定。
这些的测定中，载流子迁移率、阈值电压及S值的测定均根据晶体管的薄膜晶体管的静特性(Id-Vg特性)算出。所述静特性的测定是使用半导体参数分析器(安捷伦科技(Agilent Technology)公司制造的“HP4156C”)来进行。作为测定条件，设为将源极电压固定为0V，将漏极电压固定为10V，使栅极电压从-30V起至30V为止以0.25V为单位变化的条件。另外，测定是在室温(25℃)下进行。以下，对根据所述静特性算出载流子迁移率、阈值电压及S值的方法进行描述。
<载流子迁移率>
载流子迁移率设为在所述静特性的饱和区域下的场效应迁移率μFE[m2/Vs]。此场效应迁移率μFE[m2/Vs]根据所述式(1)算出。将结果示于表1。
<阈值电压>
阈值电压设为自薄膜晶体管的静特性算出的使所述晶体管的漏极电流成为10-9A的栅极电压。将结果示于表1。
<S值>
S值设为自所述静特性算出使漏极电流上升一数位所需的栅极电压的变化量时，所述变化量的最小值。将结果示于表1。
<阈值电压偏移>
阈值电压偏移是在基板温度为60℃，将薄膜晶体管的源极电压固定为0V、漏极电压固定为10V、栅极电压固定为-10V，并对薄膜晶体管照射2小时的白色LED(飞利浦(PHILIPS)公司制造的“LXHL-PW01”)时，以照射前后的阈值电压之差的绝对值的形式算出。可以说此数值越小，光应力耐性越高。将结果示于表1。
[判定]
以上述的测定结果为基础，以以下的判定基准进行综合判定。将结果示于表1。
A：载流子迁移率为32m2/Vs以上、且阈值电压偏移为5V以下，适合于下一代大型显示器或可挠性显示器。
B：载流子迁移率不足32m2/Vs，或阈值电压偏移超过5V，无法用于下一代大型显示器或可挠性显示器。
[表1]
Figure BDA0002508080000000161
根据表1，实施例1～实施例4的薄膜晶体管的载流子迁移率高，阈值电压偏移小。相对于此，比较例1的薄膜晶体管由于相对于氧化物半导体薄膜的In、Zn及Fe的合计原子数而言的In的原子数少，因此被认为载流子迁移率低，而开关动作差。而且，比较例2、比较例3的薄膜晶体管由于氧化物半导体薄膜不含Fe，因此被认为阈值电压偏移大，而光应力耐性差。比较例4的薄膜晶体管由于相对于氧化物半导体薄膜的In、Zn及Fe的合计原子数而言的Fe的原子数少，因此被认为阈值电压偏移大，而光应力耐性差。比较例5的薄膜晶体管由于Fe的原子数多，因此被认为载流子迁移率低，而开关动作差。
根据以上可知：通过相对于氧化物半导体薄膜的In、Zn及Fe的合计原子数，使In的原子数为58atm％以上且80atm％以下，Zn的原子数为19atm％以上且41atm％以下，并使Fe的原子数为0.6atm％以上且3atm％以下，可提高载流子迁移率及光应力耐性。
[产业上的可利用性]
像以上所说明的那样，使用有此氧化物半导体薄膜的薄膜晶体管的制造成本相对低、载流子迁移率及光应力耐性高。因此，此薄膜晶体管可适宜地用于需要高速性的例如下一代的大型显示器。而且，通过使用此溅镀靶材，可形成制造成本相对低、载流子迁移率及光应力耐性高的氧化物半导体薄膜。

Claims (6)

1.一种氧化物半导体薄膜，其包含金属元素，其中
所述金属元素包含In、Zn、Fe及不可避免的杂质，
相对于In、Zn及Fe的合计原子数，
In的原子数为58atm％以上且80atm％以下，
Zn的原子数为19atm％以上且41atm％以下，
Fe的原子数为0.6atm％以上且3atm％以下。
2.根据权利要求1所述的氧化物半导体薄膜，其用于显示装置。
3.一种薄膜晶体管，具有如权利要求1所述的氧化物半导体薄膜。
4.根据权利要求3所述的薄膜晶体管，其中因光照射而产生的阈值电压偏移为5V以下。
5.根据权利要求3或4所述的薄膜晶体管，其中载流子迁移率为32cm2/Vs以上。
6.一种溅镀靶材，其用于包含金属元素的氧化物半导体薄膜的形成，其中
所述金属元素包含In、Zn、Fe及不可避免的杂质，
相对于In、Zn及Fe的合计原子数，
In的原子数为58atm％以上且80atm％以下，
Zn的原子数为19atm％以上且41atm％以下，
Fe的原子数为0.6atm％以上且3atm％以下。
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* Cited by examiner, † Cited by third party
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CN116250065A (zh) * 2020-12-18 2023-06-09 日新电机株式会社 氧化物半导体的成膜方法及薄膜晶体管的制造方法

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