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CN103165187A - 数据读出装置 - Google Patents

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Abstract

本发明在电源接通后或复位解除后以必要的最小限度的延迟幅度将非易失性存储元件的数据反映于被调整电路，并且，防止静电所导致的误写入。追加在产生电源接通信号或复位解除信号之后使数据读出信号具有延迟而输出的延迟电路。延迟时间T2和静电收敛时间T1设定为保持T1<T2的关系。

Description

数据读出装置
技术领域
本发明涉及读出非易失性存储元件的数据的数据读出装置。
背景技术
对现有的读出非易失性存储元件的数据的数据读出装置进行说明。图3是示出现有的数据读出装置的图。数据读出装置由石英（水晶）振荡电路10、分频电路20、振荡停止检测电路30、读出信号生成电路40、数据读出电路50构成。
石英振荡电路10输出用于生成进行数据读出的定时的源振动（源振）Φ1。分频电路20是将由石英振荡电路10生成的源振动Φ1的频率按1/2、1/2地分频而生成任意频率的电路。振荡停止检测电路30输入由分频电路20分频的任意频率信号Φ3，在信号Φ3振荡的情况下，输出Φ4为High（高），在信号Φ3未振荡的情况下，输出Φ4为Low（低）。
由于在刚刚接通电源之后，石英振荡电路10的源振动Φ1未振荡，因而由分频电路20生成的信号Φ3也不振荡。所以，振荡停止检测电路30的输出Φ4变为Low。在电源接通后不久，如果石英振荡电路10的振荡开始后的源振动Φ1振荡，则分频电路20的信号Φ3也振荡，振荡停止检测电路30的输出Φ4变为High。如这样，振荡停止检测电路30是在由于电源接通或某些影响而导致石英振荡电路10的振荡停止的情况下输出检测信号的电路。
读出信号生成电路40输入由分频电路20分频的任意频率信号Φ2和振荡停止检测电路30的输出Φ4。如果频率信号Φ2从Low变化为High，则作为输出的读出信号Φ50从High变为Low，在一定时间后再次变为High。另外，如果输出Φ4从Low变化为High，则同样地，读出信号Φ50从High变为Low，在一定时间后再次变为High。
频率信号Φ2所导致的数据读出，在反映数据读出电路50的数据的被调整电路间歇地进行动作的情况下使用。振荡停止检测电路30的输出Φ4所导致的数据读出，在反映数据读出电路50的数据的被调整电路在刚刚接通电源之后，或者在复位解除（图中虽未显示）后等必须立即进行动作的情况下使用。如果从读出信号生成电路40输出的读出信号Φ50变为Low，则数据读出电路50开始数据读出。在图5中示出至此所说明的现有的数据读出装置的时序图。
关于数据读出电路50，已知如专利文献1、2所示的构成。图4是示出专利文献1所示的数据读出电路的图。
对图4所示的数据读出电路的动作进行说明。
首先，Φ02变为High，NMOS晶体管54导通（ON）。由此，设置闩锁电路（latch circuit）55， 在Dout输出Low。接着，在Φ02变为Low之后，Φ01变为Low，PMOS晶体管51、52导通。如果OTP元件53为耗尽状态即写入状态，则OTP元件的导通电流导致闩锁电路55反相，将High输出至Dout。
在专利文献1中未清楚记载，非易失性存储元件周边的电位状态在数据读出时和数据写入时相等。
同样地，在专利文献2所示的构成中，非易失性存储元件周边的电位状态在数据读出时和数据写入时也相等。
专利文献1：日本特开2010－192039号公报；
专利文献2：日本特开2004－294260号公报。
发明内容
在现有的数据读出装置中，有时例如由于静电施加至电源端子，因而振荡停止检测电路30误动作，输出从Low变化为High。由此，在静电施加中或静电放电中开始读出动作。由于数据读出电路50的非易失性存储元件周边的电位状态在数据读出时和数据写入时相等，因而有将数据误写入非易失性存储元件之虞。
本发明为了解决上述课题，提供一种数据读出装置，其特征在于，具备使在电源接通后或复位解除后生成的数据读出信号具有延迟的延迟电路。
发明的效果
依据本发明，现有的数据读出电路可以是原样的构成，能够在电源接通后或复位解除后以必要的最小限度的延迟幅度将非易失性存储元件的数据反映于被调整电路，还能够防止静电所导致的误写入。
附图说明
图1是示出本实施方式的数据读出装置的图。
图2是本实施方式的数据读出装置的时序图。
图3是示出现有的数据读出装置的图。
图4是示出现有的数据读出电路的图。
图5是现有的数据读出装置的时序图。
具体实施方式
以下，参照附图，说明本实施方式。
对数据读出振荡装置的构成进行说明。
图1是示出本实施方式的数据读出装置的图。数据读出装置包括石英振荡电路10、分频电路20、振荡停止检测电路30、读出信号生成电路40、数据读出电路50以及延迟电路60。
作为石英振荡电路10的输出的源振动Φ1与分频电路20的输入连接。分频电路20生成将石英振荡电路10的源振动Φ1以任意数分频而得到的信号。由分频电路20生成的任意频率信号Φ2与读出信号生成电路40的输入连接。由分频电路20生成的任意频率信号Φ3与振荡停止检测电路30的输入连接。振荡停止检测电路30的输出Φ4与读出信号生成电路40的另一个输入连接。作为读出信号生成电路40的输出的第1读出信号Φ51与数据读出电路50的输入连接，作为读出信号生成电路40的另一个输出的第2读出信号Φ52与延迟电路60的输入连接。延迟电路60的输出Φ6与数据读出电路50的输入连接。
接着，对数据读出装置的动作进行说明。
[定期地进行读出动作的情况]
在定期地进行读出动作的情况下，将从分频电路20输出的任意频率信号Φ2输入至读出信号生成电路40，以与任意频率信号Φ2同步的频率将第1读出信号Φ51输入至数据读出电路50而得以实施数据读出。
[在电源接通后或复位解除后进行读出动作的情况]
对在电源接通后进行读出动作的情况进行说明。在电源接通后，石英振荡电路10未正常地进行动作，源振动Φ1未振荡。所以，由于输入至振荡停止检测电路30的任意频率信号Φ3也未振荡，因而振荡停止检测电路30的输出Φ4Low。不久，开始石英振荡电路10的振荡，源振动Φ1也振荡。于是，由于振荡停止检测电路30的输入Φ3也以任意频率振荡，因而振荡停止检测电路30的输出Φ4从Low向High变化。结果，从读出信号生成电路40生成第2读出信号Φ52，将由延迟电路60以任意的延迟时间T2延迟的Φ6输入至数据读出电路50。延迟电路60也可以由分频电路20所生成的任意频率信号的组合来生成，也可以由一般已知的电容和电阻的组合来生成。
对复位解除后的动作进行说明。图中虽未显示，在读出信号生成电路40，除了分频电路20的输出Φ2和振荡停止检测电路30的输出Φ4以外，还输入复位信号。由于构成为，在复位信号从High向Low变化的情况下，与振荡停止检测电路30的输出从Low向High变化的情况同样地，生成第2读出信号Φ52，因而成为与电源接通后同样的动作。
对静电施加至IC的情况进行说明。如果例如静电施加至IC的电源端子，则静电由IC内部的静电保护电路放电，但在一定的期间T1期间，高电压施加至电源端子。在这期间中，即使振荡停止检测电路30的输出Φ4误动作而从Low变为High，由于延迟电路所导致的延迟时间T2设定为T1<T2，因而在高电压施加至电源端子的期间，也不实行数据读出，不发生非易失性存储元件的误写入。即使由于静电所导致的误动作而成为复位解除状态，也由于同样的理由而不会发生非易失性存储元件的误写入。
在图2中示出至此所说明的本发明的数据读出装置的时序图。
如上所述，在生成振荡停止检测电路30的输出Φ4的情况下，使该输出Φ4具有延迟电路所导致的延迟并输入至数据读出电路，由此，能够在电源接通后或复位解除后以必要的最小限度的延迟幅度将非易失性存储元件的数据反映于被调整电路，还能够防止静电所导致的误写入。
附图标记说明
10  石英振荡电路；20  分频电路；30  振荡停止检测电路；40  读出信号生成电路；50  数据读出电路；51、52  PMOS晶体管；53  非易失性存储元件；54  NMOS晶体管；55  闩锁电路；60  延迟电路。

Claims (3)

1.一种数据读出装置，其特征在于，包括：
石英振荡电路，作为用于生成进行数据读出的定时的源振动；
分频电路，将所述源振动分频；
振荡停止检测电路，使用由所述分频电路生成的任意频率信号来检测所述石英振荡电路是否振荡；
读出信号生成电路，输出数据读出信号；
延迟电路，使所述数据读出信号延迟；以及
数据读出电路，包括非易失性存储元件，
所述读出信号生成电路输出第1读出信号和第2读出信号，所述数据读出电路输入所述第1读出信号和由所述延迟电路延迟的所述第2读出信号。
2.如权利要求1所述的数据读出装置，其特征在于，
所述读出信号生成电路，
在输入与任意频率同步的信号的情况下，输出所述第1读出信号，在输入有振荡停止检测信号或复位解除信号的情况下，输出所述第2读出信号。
3.如权利要求1或2所述的数据读出装置，其特征在于，
所述第2读出信号的延迟时间T2比IC的静电放电时间T1更长。
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