CN1030743C - 复用的数字比特流的帧重组接口 - Google Patents

Abstract

本发明涉及帧重组接口，该接口用于将不同速率的支流经时分复用得到数字比特流，时分复用依据同步复用层次级别，在不同的层次级别上的支流由称作包和复用单元的实体构成。本接口包括：从输入帧中提出构成包的信号，及构成和复用形成重组帧的装置，重组帧被分为相同长的段，形成重组帧的复用单元；为使提取和插入信号定时速率匹配，在每一重组帧的段间插入索引和调节信号等主要部分。

Description

复用的数字比特流的帧重组接口

本发明涉及数字通信，特别是数字通信系统，在这种系统中所传送的多路复用数字比特流是通过以不同波特率的同步时分复用数字支流取得的，数字支流的波特率符合CCITT.G.707、G.708、G709建议所规定的同步多路复用体制。

图1是这种多路复用体制的原理框图。本体制中所用的多路复用的波特率是已经由CCITT标准化了的波特率，图1的右边示出了这些波特率：2048kb/s，8448kb/s，34368kb/s，1544kb/s，6312kb/s，44736kb/s以及139264kb/s。

对于一个给定的应用，根据所要复用的数字支流的波特率，可以有很多种可能的多路复用结构用于这种复用体制。并且每一种多路复用结构都包括了许多不同的层次级别(hierarchy Level)。如图中由粗实线标出的例子中，所要复用的数字支流的波特率依次为1554kb/s，2048kb/s，8448kb/s及34368kb/s，从图的右边到左边已有三个层次级别，依次用N₁，N₂，N₃标出。在这个方向上帧由各种支流形成。

数字支流可以在复用结构的各种层次级别上接入，并且该支流还可以包括有下文所要描述的包(container)和复用单元(multiplexing units)结构。

下面所称的包和复用单元通常用于结构的序列和在序列中独立的元素。

在给定的层次级别上并标志TU或AU的多路复用单元(本例中TU11，TU12，TU22用于级别N，TU31用于级别N₂，AU用于级别N₃)通过加一信号同一级别的包来形成，这些信号用于索引和调节与这些复用单元相对应的包。

在给定的层次级别上，标志VC的包(本例中VC11，VC12，VC22用于级别N₁，VC31用于级别N₂，VC34用于级别N₃)通过增加业务(service)信号来形成，其中也有来自于“n”个较低级别的复用单元的复用结构或者通常所说的复用信号。在数字支流上采样所得的信息信号，本例中用C标出(其中C11，C12，C22用于N₁，C31用于N₂)。

图2是说明前述例子所用复用结构下组成各种包和复用单元的图解。在N₃上构成的包VC4由在N₂上构成的四个复用单元TU31a，TU31b，TU31d的复用信号得到。

这些复用单元中的两个(TU31a和TU31b)由包VC31a和VC31b形成，而VC31a和VC31b依次由34358kb/s的支流C31a和级别N₂的C31b形成。

另外两个复用单元(TU31c和TU31d)由包VC31c和VC31d形成，而VC31c和VC31d依次由N₁级别的复用单元TUG22和在同一级别构成的但尚未加入索引和调节信号的多个复用单元所组成。

包VC31e由TUG22a，TUG22b，TUG22c，TUG22d四个复用单元形成，这四个复用单元又由相应的TU22a，TU22b，TU22c，TU22d四个复用单元形成，而TU22a～TU22d又由VC22a，VC22b，VC22cVC22d四个包形成，这四个包又由四个8448kb/s的支流C22a，C22b，C22c，C22d形成。包VC31d通过复用四个复用单元TUG22e，TUG22f，TUG22g，TUG22h来形成。其中前两个(TUG22e和TUG22f)又象复用单元TUG22a，TUG22b，TUG22c，TUG22d那样由来自于8448kb/s的支流C22e和C22f形成。

第三个复用单元TUG22g由TU11a，TU11b，TU11c，TU11d，TU11e五个复用单元形成，这五个复用单元相应的由VC11a，VC11b，VC11e，VC11d，VC11e五个包形成，这五个包相应的由1544kb/s的支流C11a，C11b，C11c，C11d，C11e形成。

第四个复用单元TUG22h由四个复用单元TU12a，TU12b，TU12c，TU12d形成，这四个复用单元相应的由包VC12a，VC12b，VC12c，VC12d形成，而这四个包依次由2048kb/s的支流C12a，C12b，12c，C12d形成。

最高层次级别所选定的复用单元，本例中是复用单元AU4，通过给本级别的包(本例中是VC4)增加调节和索引信号来得到。

最后STM帧通过给最高级别的复用单元增加的业务信号来得到。

由同步体制复用形成的帧的支流具波特率的不同表现在在结果帧内的支流有不同的信息信号重复周期，这些周期的每一个是反比于支流的比特率的。这个重复周期由所有涉及到支流的复用结构的复用因子“n”的乘积得到。举例说明如下：2048kb/s的支流C12的重复周期为64，1544kb/s的支流C11的重复周期为80，8448kb/s的支流C22的重期期是16，34368kb/s的支流C31的重复周期是4。

加到给定级别的包上用来形成复用单元的调节信号，提供了包定时信号适应该级别使用本地定时信号的能力，这个能力是通过采用众所周知的正负调节技术来实现的。当前者的定时信号快于后者时，在该包构成的复用单元内一个包的信号被一个填充信号周期性的代替；当前者的定时信号慢于后者时，填充信号周期性地被包信号代替

产生于各个层次级别的索引信号用于将高层次包的调节操作分配给较低层次的包，以便使同步复用在各种复用层次上能受到控制。特别是这可以使在某个特殊的层次级别组成的包与在此级别相应的复用单元处于对应位置，以便于这个包上的调节操作可用于某个给定帧和前面的一些帧。他们在相对应的复用单元以致下一个较高层次级别构成的包内也有一个指定的位置，这使得识别所述帧内的包成为可能(通过连续的索引信号来实现，这些索引信号产生于从帧的形成方向相反的方向所遇到的复用结构中的各种级别)。

加在组成该帧的最高层次级别的复用单元上的附加信号被放在这些帧内的重复位置上，使得这些帧通常可用表格或矩阵的形式来表示，这些表格或矩阵在实际中有9行(用0～8表示)270列(用0—269表示)，从左到右，从上到下进行编号。也就是说，每行和每列的交叉点都表示一个信号，并在实际中由一个字节构成(信号包括业务信号，调节信号，索引信号或信息信号)。

图3表示了一个前面讨论的例子中的一个帧，该例中最高层次级别是N₃。

图3的阴影区域包含了一个加在复用单元AU4上的附加信号SOH，图的其余部分表示复用单元AU4。

复用单元AU4由一个带有固定出现的索引信号H1VC4和H2VC4的包VC4和调节信号组成，其中信号H30VC4，H31VC4和H32VC4除了在正负调节情况以外总是出现的，其它信号(未标附号的)仅仅出现在正调节的情况下。索引信号H1VC4和H2VC4以及调节信号H30VC4，H31VC4和H32VC4(当它们出现的话)对应地占据第3行的0，3，6，7和第8列；出现的正调节信号占据第3行的9，10和第11列。

索引信号H1VC4和H2VC4在复用单元AU4中，在一个帧内识别包VC4，实际上是通过识别包VC4的第一个字节来实现的，图3中用△表示。

图4标出了包VC4在帧“m”和下一帧“m＋1”中的位置(由于这些索引信号在帧的第3行的位置和索引信号本身的特性，在其中它被重叠了，如图3所示)，包VC4所占据的空间用阴影表示。包VC4的内容在图5中用表的形式表示，该表有9行、26列，也是从左到右从上到下来排序；如果没有包VC4相对于复用单元AU4的调节，这张表正好放在图4中用虚线标出的帧内，即帧“m”的第3到8行，以及帧“m＋1”的第0到2行的第9列到269列。

实际上包VC4的形状由于该包对较早的帧直到当前帧“m”有正或负的调节而偏离了正常的形状，这可用包VC4的第一个字节的位移来表示(用帧“m”的H1VC4和H2VC4来表示)，该包对帧“m＋1”的任何调节也是原因之一。图4表示了正调节正在用于该包的帧“m＋1”，这种调节(由帧“m＋1”的H1VC4和H2VC4字节来表示)反映在帧“m＋1”的第3行的第9—11列的填充比特的插入中。

在对帧“m＋1”进行负调节的情况下，仍用帧“m＋1”的H1VC4和H2VC4字节表示，包VC4将不会象图4中表示的那样在帧“m＋1”的第3行有3个字节的锯齿形状，但会在同样行的第6—8列有三个字节的突出，负调节通过设置VC4在H30VC4，H31VC4和H32VC4位置的字节实现(即帧“m＋1”的负调节可能字节)。

所述的包VC4通过复用TU31a，TU31b，TU31e和TU31d四个复用单元(如图5中的非阴影区)以及加上业务信息POHVC4(如图中阴影区)来形成。该POHVC4即为9进261列表中的第一或左边的一列。每个复用单元(如TU31a)依次通过给一个包(如本例中的VC31a)增加索引信号H1VC31a和H2VC31a及调节信号来形成，调节信号中(H3VC31a)给出了一个负调节机会并且除负调节情况外总是存在的；另一个调节信号(图中未标出)仅仅在正调节情况下才出现。四个VC31包的索引和调节信号位于相应于包VC4的第一字节的指定位置，因此一旦后者被识别它也就能被判别出来，所以这些包能够识别，实际中是否通过识别第一个字节的位置来实现的，用△a，△b，△c，△d表不。

各种VC31包(VC31a，VC31b，VC31c，VC31d)也标在图6中，复用结构仍然用举例的方法来讨论，其中每一个都通过增加业务信号POHVC31a，POHVC31b，POHVC31c，POHV31d来形成，这些业务信号按照适当的方式或者加到所复用的复用单元TUG22或者加到来自支流C31的信号上。包VC31中的每一个都可表示成表格的形式(如图6所示)。该表从左到右，从上到下阅读，包含9行及65列(260/4)，表中的第一个含有业务信号的那个包是不完整的；使它完整化所需的信号数目应等于构成相应的复用单元TU31在正负调节不存在时加在每个VC31包上的索引和调节信号的数目。

用同样的方法表示低层次级别的包是可行的，换句话说，也可以以九行及许多列的表格形式表示，但列的数目则取决于层次级别，并且随层次级别减少，某些列是不完整的。由于索引和调节操作不断用于各个层次级别，构成给定包的信号帧内的位置是不可预先知道的，但如果暂时忽略结果处理的复杂性，则可由所选定的包和较高层次的包的索引信号来决定它的位置。

由于同样的理由，以及如下因素的影响：该帧内插入了索引、调节业务字节；组成最高层次级别的信号占据的每行单元位置的数目与形成该最高级别包的下一个较低级别的复用单元数目有某种联系；用于溶个级别调节字节的数目与在此级别被复用的复用单元数目也有某种联系，用于组成给定包的信号的基本位置在从一行到该帧的下一行时是不可再生的，这对于采用包的形式处理这样的数字比特流是一个很大的障碍。

本发明的一个项目就是为这样的设备避免这些缺点的一个帧重组接口。

本发明提出了一个帧重组接口，用于由不同波特率的时分复用数字支流根据各个层次级别上同步复用机制，所复用的数字比特流。这些级别上可引入数字支流和构成后面称为包和复用单元的实体。复用单元通过给定选定的同一级别的包加入调节和索引信号来形成。包按照由复用低层次级别复用单元得到的复用信号或者由来自支流的信号的合适方式形成。所说的帧通过将业务信号加到在最高层次级别所构成的复用单元或者将业务信号加到较低层次级别的复用单元的复用信号上形成。所谓的接口是用于后面所称的包形成的帧的处理设备，并且包括：从输入帧中提取组成待处理的信号包的装置，及构成重组帧的装置，其重组帧通过复用分别对应于待处理包的重组复用单元而被分成相同长度的段，所述构成重组帧的装置还包括，与从输入帧中提取构成所述处理包的信号的装置相连的装置，用于插入构成待处理包的信号，和索引、调节信号，使它们的提取和插入速率适合这样的位置，在该位置上对给定的待处理包，在每一重组帧段中，具有相对于段起始位置的序号。这个序号在从一个帧的段到另一段和从一帧到另一个帧时是恒定不变的，所述重组帧的段的每组具有同样序号的位置最多被分配给一个重组复用单元。

本发明的主体和特征由下一个实施例的描述及附图就更清楚了。

图1至图6前面已有所说明。

图7描述的是用于与本发明相应的一接口的各种电路的一些公共单元。

图8A和图8B分别为VC4包索引信号检测器电路及其时序图。

图9A至图9E以及图10分别为VC31包索引信号检测器电路的时序图，H1VC4和H2VC4索引字节的结构简图以及识别VC4包的第一字节的原理图。

图11至图13分别是VC31包第一字节的检测器电路图，识别这一字节(第一字节)的原理图，以及在较高级别的两个连续的VC4包中的VC31包所占据的空间示意图。

图14是一POHVC4业务信号字节检测器电路简图。

图15是检测要处理的VC31包字节的电路图。这些待测字节不包括第一字节，它的检测已在图17中说明。

图16是从输入帧内提取的要处理包的字节构成重组帧的方法的简图。

图17是待处理的包是VC31包时，重组帧的结构简图。

图18是待处理的包是VC31包时，对于不同的重组复用单元的重组帧的列的分布简图。

图19和图20是其它待处理的包的重组帧结构的列分布简图。

首先，举例来说，当待处理包是VC31包时，它能与早先考虑到的复用结构同时工作。

输入帧的重组构造从提取这些输入帧的信号或构造VC31a、VC31b、VC31e、VC31d包的字节开始，它首先请求输入帧中的这些包的第一个字节识别。该识别必然引起较高级别(VC4)的索引信号识别，它能识别这些VC4包的第一个字节，进而识别所认出的VC4包内始于指定位置的VC31包索引信号，反过来又能识别每一VC31包的第一字节。完成识别功能的电路有许多共同单元，这些单元示于图7。它们包括一个行计数器1，从0～8计数，有一个输入帧的行同步信号SL它就增加一个值。而且，该计数器由输入帧的帧同步信号ST复位到零；还包括一个列计数器2，它的计数从0～269，有一个输入帧的列同步信号SC它就增加一个值，并且由输入帧的行同步信号SL将其复位到零。

计数器1和计数器2提供了许多并行的线(以粗线条表示)，分别由信号CMPL和CMPC指示其各自的计数状态。

信号ST，SL和SC都从时基3获得，而时基3在其输入端接收串行方式的输入帧stm。

并行方式的输入帧STM是连续的8—bit字或字节形成，它是在由列(即字节)同步信号SC控制的串——并转换器4的输出端得到的。在其输入口，接收串行方式的输入帧。

图7还示出了用于检测输入帧的第0到第8行，并提供了相应信号DLO和DL8的电路50～58，也示出了用于检测输入帧的第0，3，5，9，11列，并提供了相应信号DCO，DC3，DC5，DC9，DC11的电路60～64。

这些电路简单地反映了计数器1和计数器2的状态。它们输出信号是逻辑信号，如果所指定的行或列在输入帧内，则以逻辑“1”来表示，否则，以逻辑“0”来表示。

检测VC4包H1VC4和H2VC4索引信号的过程参照图8A和图8B来进行说明。图8A是所用的电路图，图8B则是该电路的时序图。

索引信号H1VC4和H2VC4分别在输入帧第3行的第0列和第3列。因此该电路包括一个“与”门8检测行计数器的“3”状态是否与列计数器的“0”状态一致，还有另一个“与”门9用以检测行计数器的“3”状态是否与列计数器的“3”状态一致。“与”门8和“与”门9分别接受信号DL3，DC0与信号DL3，DC3。

“与”门8和“与”门9输出端的逻辑信号分别用作寄存器10和寄存器11的上升沿触发的时钟信号。寄存器10和寄存器11都是把输入帧STM作为其各自的数据输入。当H1VC4和H2VC4字节在输入帧中出现时，则它们分别被存贮。

图8B是信号ST，SL，CMPL，DL3，SC，CMPCDCO和DC3的时序图。为了使该时序图易读起见，将计数器1的“3”状态的输出信号CMPL的时间比例扩展3。

下面我们来描述检测VC31a，VC31b，VC31c，VC31d包索引信号的过程。所有四个VC31包的检测过程都类似，所以我们只说明其中一个包(VC31a)的检测过程。参考图9A，9B及9E，它们是检测器电路图，前面介绍过的图4，图5。它们分别表示输入帧中VC4包的位置和VC4包的结构，再参考图9C，它是一个时序简图；图9D，是索引字节H1VC4和H2VC4的组成图；图10是检测VC4包第一个字节的原理图。

索引字节H1VC4及H2VC4能识别VC4包第一个字节的位置，该VC4包在图4中用虚线画出的框中示出。更确切地说，它们能识别783种可能位置中的某一位置是正还是负调节。该位置是图10中3个字节位置中阴影线表示的那一个，VC4包通过3个字节来调节，是正或者负调节。这些索引信号给出的值用△VC4表示，其范围为0到782之间。

VC4包的第一字节是第一POHVC4业务字节J1，如图5所示。J1之后紧接着是H1VC31a字节，它是VC31包的第一个索引字节。第二VC31a包的索引字节H2VC31a位于VC4包中某一位置，该位置就是H1VC31a之后的若干固定字节，本例中是261个字节(就是图4中虚线画出的矩形框长度)。

如图9A所示，H1VC31a字节检测器电路包含一个计数器20，它由输入帧第3行第9列中的信号RST1经过一个上升沿检测器20′复位到零，信号RST1的位置紧跟在留作信号H32VC4调整信号的位置之后，该计数器按一时钟信号CLK1增加一个计数，该时钟信号是从输入帧的列同步信号获得的，其方法是：通过在每一行的前九个单元位置或字节时长(byte-times)阻止后面的转换，并用这种方式只对三个独立转换之一作出反应获得的。这种计数器能计的数是0—782，见图10。

计数器20的输出信号CMP1加到比较器21，比较器21还接收由加法器22来的值△VC4＋1，加法器22将值1加给值△VC4。如果计数器20的值达到△VC4＋1，这就说明H1VC31a字节位置是在该帧中。这一字节便存入寄存器23内，该寄存器的上升沿触发时钟输入端接收来自比较器21的输出信号CP1，此刻，它有一个上升沿，该寄存器的数据输入端接收输入帧STM。

与此同时，信号CP1经由上升检测器24，命令计数器24计数，该计数器从0-260计数，并自动锁定于260。计数器24根据时钟信号C1k2计数，每次收到一c1k2，就增加一个数，信号c1k是从输入帧的列同步信号SC中获得的，其方法是：如果VC4包相对于复用单元AU4的调节是负的，它们就在0，1，2，4，5，6，7，8行的0到8列还有3行的0到5列阻止后面的反转；如果VC4包相对于复用单元AU4的调节是正的，它们就在3行的0到11列阻塞后面的反转，或者当VC4包相对于复用单元AU4不调节，它们在3行的0～8列阻止后面的反转。

如图4所示，一给定帧“m”的H1VC31a字节，能在该帧的3-8行的任一行中或下一帧“m＋1”的0～2行中一既定位置被识别，那么，H2VC31a字节本身也可能在帧“m”的4-8的任一行或下一帧“m＋1”中的0～3行的任一行中。因此，如果计数器24在进行计数期间遇到“m＋1”帧的第3行，就要考虑对“m＋1”帧VC4包的调整。

计数器24的状态由它输出的信号CMP2表示。检测器25检测到计数器的状态260，同时就输出一个上升沿信号CP2，并加到上升沿触发寄存器26时钟输入端，该寄存器在并行数据输入端接收STM帧，寄存器26对计数器24的260状态的出现作出的响应是：命令输入帧寄存器26存贮所占据的相应位置字节，这就是H2VC31a字节。

为了检测VC31b，VC31c，VC31d包的索引信号，值△VC4＋2，△VC4＋3，△VC4＋4与计数器20的状态相比较，比较结果由计数器20的输出信号CMP1表示。

参照图9B，介绍产生信号CLK1，RST1和CLK2的电路。

产生时钟信号CLK1的电路包括一个“与”门12仅用以识别第9列到第269列的列同步信号SC的转换。该“与”门接收信号SC和电路13的输出信号Q1，电路13产生一个时间窗口，扩展每行的第9列到第269列。所说的时间窗口是以逻辑信号Q1来表示逻辑“1”。电路13包括一个D型触发器14，该触发器在其Q输出端输出信号Q1，在其输入端接收互补输入信号Q，其清零端CL的输入是行同步信号SL，其时钟输入端CK接收来自“或”门15的输出信号S1，“或”门15接入行同步信号SL和输入帧第9列的检测信号DC9。电路12的输出端信号S2加到“模3计数器”16的上升沿触发时钟输入端。模3计数器16用信号DC9通过一个上升沿检测器16′复位到零。

电路17检测到计数器16的0状态，便输出一个时钟信号CLK1。计数器16的状态是由其输出信号cmp1来表示的。

产生信号RST1的电路包含一个“与”门18，用以检测第3行和第9列，该“与”门收到的DL3和DC9信号是否一致。

图9c是这些电路的时序图。

产生信号CLK2的电路包含一个“与”门100，用以识别在某一时间窗口内的列同步信号脉冲SC，该时间窗口用逻辑信号Q6表示，并根据该包相对于复用单元AU4的调节是负或正，或是不调节来在下列位置上进行扩展：9列到269列的0～2行和4～8行，6列到269列或12列到269列或9列到269列的3行。

相应的时间窗口分别以逻辑信号Q2～Q5为逻辑“1”来表示。“与”门100接收列同步信号SC来自“或”门101的信号Q6，“或”门101的输入是Q1-Q5信号。

信号Q2从时间窗门发生器电路102获得，电路102包括一个D型触发器103，其Q输出端输出信号Q2，其互补输出端Q输出的信号又返回到它的输入端D，其清零输入端CL接收行同步信号SL，其时钟输入端CK接收“与”门104的输出信号。“与门”104的输入是第9列检测信号DC9和“或”门105的输出信号，“或”门105接收第0行到第2行以及第4行到第8行的检测信号DL0到DL2及DL8。

信号Q3是从时间窗口发生器电路106获取的，电路106与电路102类似，所不同的是：电路102中的“与”门104被电路106中“与”门107代替，“与”门107的输入是信号DL3、DL5及VC4包的负调节检测信号JNVC4。

信号Q4是从时间窗口发生器电路109获得的，电路109与电路106类似，其不同在于：电路106中的负调节检测信号JNVC4被电路109中的正调节检测信号JPVC4代替。

信号Q5从时间窗口发生器电路111获取，电路111与电路106及电路109类似，不同仅在于：信号JNVC4和JPVC4被VC4包的非调节检测信号NJVC4代替。

现在来说明产生VC4包负调节、正调节及非调节信号JNVC4，JPVC4及NJVC4的电路，见图9D和9E。

用字节H1VC4及H2VC4表示了负/正/非调节，其结构见图9T)，图中0-7位是字节H1VC4，8-15位是字节H2VC4。

位6，8，10，12及14(图中以I标记)从一帧到下一帧被反相，表明是正调节。

位7，9，11，13及15(图中以D标记)从一帧到下一帧被反相，表明是负调节。

从一帧到下一帧过程中I及D各位不反相，表明不调机

图9E是产生信号JNVC4，JPVC4及NJVC4的电路图。

这些电路共用两个寄存器200及201，它的数据输入端接收与给定帧“n”有关，图8A中寄存器10和11输出的H1VC4(n)及H2VC4(n)字节，它的时钟输入端接收与寄存器10和11相同的时钟信号(CLKX和CLKY)。在这两个寄存器的输出端得到与前一帧“n－1”有关的H1VC4(n－1)及H2VC4(n－1)字节。

JPVC4信号产生过程如下：H1VC4(n)及H2VC4(n)字节的6，8，10，12，14位——记作eb6(n)，eb8(n)，eb10(n)，eb12(n)，eb14(n)，分别加到五个“异或”门2020—2024的第一输入端。每一“异或”门的第二输入端接入H1VC4(n－1)，和H2VC4(n－1)的6，8，10，12，14位——记作eb6(n－1)，eb8(n－1)，eb10(n－1)，eb12(n－1)，eb14(n－1)。正调节控制信号JPVC4在大数判决逻辑电路204获得。

JNVC4信号的获取过程如下：H1VC4(n)的第7，9，11，13，14，15位和H2VC4(n)的相应字节(图中标为eb7(n)，eb9(n)，eb11(n)，eb13(n)，eb14(n)，eb15(n))分别加到5个异或门(2050-2054)的第一个输入端上，而这五个异或门的第二个输入端接收H1VC4(n－1)的第7，9，11，13，15位和H2VC4(n－1)相应字节(图中标为eb7(n－1)，eb9(n－1)，eb11(n－1)，eb13(n－1)，eb15(n－1))。反相调节控制信号JNVC4在大数判决逻辑电路206的输出得到。

不调节控制信号NJVC4为“或非”门207的输出，或非门207的输入信号是JNVC4和JPVC4。

下面参照图11叙述检测VC31a包的第一个字节的过程。图11给出了所用的电路，图12给出了识别这个字节的原理，图13示出在两个顺序的VC34包的空间中，被VC31包占用的第m和m＋1个空间，其具体内容将留到以后叙述。

索引字节H1VC31a和H2VC31a识别出VC31a包的第一个字节在该空间中的位置Δa，在图13中用虚线框示出这一位置，它表示在没有任何调节，不考虑与其它包VC31b，VC31c，VC31d的4倍复用因素的情况下，VC31a的形状，否则很难用图表示。有效的空间(即用于调节的空间)是不同的，阴影部分表示出在两个连续的VC4包m和m＋1之间，被VC31包占用的空间的一个例子。在该例中，应用了负调节。索引字节H1VC31a和H2VC31a可识别582种可能的位置，如图12中阴影所示。留出4个字节用作四个VC31包的复用，而只用一个字节用作VC31包的调节。ΔVC31a表示由这些索引信号给出的值(在0～581之间)。

当检测到H1VC31a和H2VC31a字节，则用计数器30检测VC31a包调节字节H3VC31a，该计数器的工作方式与计数器24的工作方式大致相同，只是计数器30受检测器电路25的输出信号CP2所控制，该信号通过了一个给定的方向转变检测器30 ′，使得一旦H2VC31a字节被检测到，它开始从0→260计数，H3VC31a字节的位置在H2VC31a字节之后的第261个字节，因此，用电路31来检测该计数器的状态260，当计数器30达到状态260，该电路输出信号CP3，此信号使输入帧SMT的相应的H3VC31a字节存储在寄存器32中，该寄存器的并行数据输入端接收SMT帧，其时钟输入端接收信号CP3。

当H1VC31a，H2VC31a和H3VC31a字节被检测出之后，VC31a包的第一个字节用计数器40检测出来，计数器40在H3VC31a字节检测到之后，由RST2信号通过给定方向转变检测器40′，使其复位若干个字节的时间，并由时钟信号CLK4使其计数增加。时钟信号CLK4是从输入帧列同步信号SC中获得的，其方法是：若VC4包相对于复用单元AU4为反向调节，则在0-2行，4-8行的0-8列，在第3行的0-5列阻塞后面的转变；若VC4包相对于复用单元AU4是正向调节，则在第3行的0-11列阻塞后面的转变；若VC4包相对于复用单元AU4不做调节并忽略四个转变中的三个(已被切断)则在第3行的0-9列阻塞后面的转变。计数器40可取的值为0～581，如图12所示。

计数器40的输出信号CMP4送到比较器41上，该比较器还接收VC31a的值。当计数器40的状态，由其输出信号CMP4所示，达到该值时，这就意味着其相应的位置就是VC31a包的第一个字节所占的位置。此时比较器41的输出信号CP4发生变化。

下面叙述产生时钟信号CLK4和信号RST2的电路。

信号CLK2加到计数器120的时钟输入端，该计数器进行四分频，并由信号RST2通过给定的方向转变检测器120′对其复位。计数器120的输出信号CMP2加到电路121上，该电路检测计数器120的零状态。电路121的输出就是时钟信号CLK4。

信号RST2在电路122的输出端得到。该电路检测计数器123的状态3，计数器123在状态3自动锁存，其计数状态由其输出信号CMP3表示出来。该计数器由列同步信号SC使其计数增加，由信号CP3通过给定的方向转变检测器123′使其清零。

如图15所示，当VC31a包的第一个字节被检测出来之后，这个包的后续字节用计数器50也可以检测出来。计数器50由信号CP4通过一个给定的方向转变检测器50′，在检测到VC31a包的第一个字节时使其清零。该计数器以时钟信号CLK5的定时速率进行模4计数。时钟信号CLK5是从输入帧到列同步信号SC中通过阻塞以下时间的这个信号而获得的，以便忽略那些不是VC31a包的字节：

—在输入帧的0-2行，4-8行的0-8列的时间

—若VC4包相对于复用单元AU4是反相调节的，在输入帧的第3行的0-5列的期间。

—若VC4包相对于复用单元AU4是正相调节的，在第3行的0-11列的期间

—若VC4包相对于复用单元AU4不做调节，在第3行的0-8列的期间

—在构成POHVC4业务信号字节期间

—在四个VC31包的H1VC31和H2VC31索引字期间。

VC31a包的后续字节用电路50″进行检测，该电路检测计数器50的零状态，并提供信号CP16，计数器50的状态由其输出信号cmp6表示出来。

H1VC31和H2VC31字节的检测与前面进过的检测VC31a包的方式一样。

如图14所示，检测器51 ′用来检测构成POHVC4业务信号的字节，检测器51 ′通过计数器51的零状态检测8个连续的字节段，计数器51以CLK2时钟信号的定时速率从0计数到260(这是在VC4包中插入两个顺序的POHVC4字节段之间的字节数目)。用图9A所述所述的相似的方式，通过检测VC4包的第一个字节J1，检测器计数器20的计数状态CMPL和值VC4的相等，当相等时，比较器52给出信号CP5，该信号在给定方向上发生变化，并通过检测器52′在前述的给定方向上使计数器51复位，以使该计数器在该方向上计数。

产生CLK5时钟信号的电路在下面叙述

该电路包括一个″与″门130，该″与″门在下述条件间时满足的情况下，使列同步催号SC脉冲通过(是否同时满足条件由″5″门131检测)：

存在一个信号Q2～Q5表示的时间窗口(由此，“或”门101(见图9B)的输出信号Q6加到“与”门131的输入端上)。

—未检测到POHVC4字节(由此，信号CP7由反相器132反相，加到“与”门131上)

—未检测到四个VC31包的任一个的HLVC31或H2VC31的索引字节(由此，“或”门134的输出信号，经反相器133反相，加到“与”门131的输入端上，“或”门134的输入信号为CP1和CP2，这两个信号与四个包有关，并注明下标：a对应VC31a包，b对应VC31b包，e对应VC31c包，d对应VC31d包)。

组成VC31a包的字节用以上方法检测，并在相应的时间里从SMT输入帧中提取出来，存入缓存60中(见图16)。这些字节被检测出来，一或两个字节写进缓冲60，换句话说，检测器50″的一个或两个输出信号CP₆′脉冲根据VC31a是否不进行调节或进行正向调节而被去掉了(见下面)。

VC31a包的非调节或正向调节的检测与前述的VC34包的检测类似。但此时，HLVC31a和H2VC31a索引信号按与HLVC4和H2VC4索引信号相同的方式组织。

在由CP3信号(见图11)指示的H3VC31a字节的位置及随后的四个字节的时间里，或仅仅是在随后的四个字节的时间里，电路53′阻塞CP′信号脉冲，从而获得其输出CP6信号。这取决于VC31a包的指示非调节逻辑信号NJVC31a和指示正向调节逻辑信号的状态。

对其它三个包VC31b，VC31c，VC31d的处理过程相同，其字节分别存在三个缓存61，62，63。(见图16)

对存入缓存的VC31的每一个字节，对应有一个标志位δa，δb，δe，δd，分别对应VC31a，VC31b，VC31c，VC31d包，用于指示这个字节是否为某一包的第一个字节。

在VC31a包的情况下，这中标志位由CP4信号控制写入，该信号由用于检测VC31a包的第一个字节的电路提供。此例中，当这个字节为第一个字节时，位δa为逻辑“1”。该信号从“与”门60 ′的输出端获得，该“与”门的第一个输入端接收逻辑“1”信号，第二个输入端接收CP4信号。

HE是用于从构成这些包的字节中提取输入帧的定时速率，反之，它是通过逻辑门53综合比较器41(见图11)的输出信号CP4的转变及检测器50″的输出信号CP6(见图15)而得到的，例如在VC31a情况。

这些字节在重新构成输出帧中的字节时间的分配是由时钟HL ′固定分配的。(例如，对VC31a包而言，为HL′a)，这个时钟的确是由重新构成的输出帧的帧同步信号ST^*，行同步信号SL^*，和列同步信号SC^*在时基80中确定的，以使对每一个要处理的包，在重新构成的帧中的每一列都有构成这个包的字节分配。

图17表示了在VC31a包的情况下，这种按列的分配。

分配过程如下：

——第14，18，……266列和第2-8行的第10列分配给VC31a包。

——第15，19，……267列和第2-8行的第11列分配给VC31b包。

——第16，20……268列和第2-8行的第12列分配给VC31c包。

——第17，21……269列和第2-8行的第13列分配给VC31d包。

第0-8行的第0-9列为填充和/或业务字节。

第0和第1行的第10列到13列插入要处理的包的索引字节H1VC31^*和H2VC31^*，并附有下标a，b，c，d，对应于VC31a，VC31b，VC31c，VC31d包。

在重新构成的帧中，要处理的包的调节字节能使读时钟HL的定时速率与包的写时钟HE的定时速率相匹配，例如，对缓存器60，读时钟HLa的定时速率与写时钟HEa的定时速率相匹配。定时的调整通过一个发生调节/非调节请求的设备(对VC31a包为64)，以及一个用以阻塞时钟HL′(对VC31a包为64′)的电路来实现的，调节/非调节请求发生器比较来自用于阻塞时钟HL ′的电路的时钟HE和时钟HL的相位，对给定帧，根据相位比较的结果，或是超过给定符号的第一个门限，或是超过反相的第二个门限，或是在两个门限之间，输出产生正向调节请求或是反相调节请求或是非调节请求。非调节请求，正相调节请求或反向调节请求对下帧起作用。对第一种情况，在相应的判决字节H3VC31^*的位置插入一个填充字节，这一位置在这一帧中是固定的；例如，其位置对VC31a包而言是第2行第10列。对第二种情况，在这一位置及随后的四个字节插入一个填充字节。对第三种情况，对上面的包，在第10-269列不插入填充字节。

设备64对该帧产生的调节或不调节请求被贮存在该设备中，直到下一帧，对应于VC31a，VC31b，VC31e，VC31d包，该包分别在第2行的第14-17列的位置被时基80复位。

于是，缓存读时钟HL从时钟HL′(HL′是来自时基80，并从重新构成的帧列同步信号SC^*中获得，获得的方法为：如前所示，在本例子中，在不分配给VC31包的字节位置，有次序地封锁该同步信号)根据前一帧对VC31包的调节/非调节请求状况，进行阻塞或不阻塞HL′而产生的。

这样，HLa时钟从HL′a中获得，其方法为：在重组帧中，若VC31a包是正向调节的，则在第2行的第10和第14列封锁HL′a时钟；若在重组帧中，VC31a是非调节的，则在第2行的第10列封锁HL′a时钟；若在重组帧中，VC31a是反相调节的，则不封锁HL′a时钟。

除接收时钟HL′a以外，封锁电路64′还从时基80中接受同步信号SYa，从调节/非调节请求发生器设备64中接收控制信号C，其中，同步信号SYa用于识别上述位置，控制信号C指示出在重组帧中VC31a中调节/非调节请求。

下文所说的值是指“预测的”值，在形成重组帧时，准备插在该帧第0行和第1行的第10-13列的H1VC31^*，H2VC31^*索引字节的值(例如对VC31a包)，由电路65计算得到，该电路计算该包索引字节的值，它“观察”了前一帧索引字节的值，在前一帧构成期间，根据已产生的正向调节、反相调节还是非调节，确定在该值上加上“1”，“-1”或是“0”。加法由加法器66完成，它接收来自设备64的控制信号C(其原理后面叙述)。

“观察”的索引字节的值按如下方法获得，我们以VC31a包的H1VC31a^*和H2VC31a^*字节为例。

计数器67在第2行的第14列由信号RST复位为0(该信号是从在重组输出帧的帧同步信号ST^*，行同步信号SL^*和列同步信号SC^*中检测出来)，该计数器由时钟信号CLK使其计数增加，时钟信号CLK是从重组输出帧的列同步信号SC^*中产生的，其方法为：从四个字节中提取一个，并在第3-8行的第0-9列和第0-2行的0-13列使其封锁掉。当在缓存60的输出端检测到VC31a包的第一个字节，根据相应的标志位δa，该计数器的计数状态(表示所需的值)，被存储到寄存器68，该寄存器的时钟输入端连接到计数器64的输出端。

重组帧STM^*在复用器74的输出端得到，其数据输入端分别连接到电路65，69，70和71；用于计算VC31a，VC31b，VC31c，VC31d包的H1VC31^*和H2VC31^*索引信号的值，同时复用器74的数据输入端又连接到四个缓存60～63的输出端上(输出端的信号构成了VC31a，VC31b，VC31e，VC31d包)，还连接到填充和/或业务信号源75的输出端上。

复用器74的控制输入端接收来自时基80的信号SY，以使在第0行和第一行的第10-13列插入索引字节，在第0-8行的第0-9列插入填充和/或业务信号，以及插入上述的待处理的构成包的信号。

以VC31a包为例，若该包为正向调节，则在第2行的第10列和第14列插入填充信号，若该包为非调节，则在第2行的第10列插入填充信号，插入这些字节的方法很简单，即从缓存60中读出一个字节，并在上述位置上封锁该缓存的读时钟信号。

图18示出了在各种重组复用单元TU31^*中，重组帧的列的分配。ABCD分别为分配该重组复用单元TU31a^*，TU31b^*TU31c^*，TU31d^*的列。

A列为第10，14……266列

B列为第11，15……267列

C列为第12，16……268列

D列为第13，17……269列

每帧中，分配给每一个重组复用单元TU31^*的列的数目等于在非重组帧中分配给相应复用单元字节数目除以线路的数目(即589/q＝65)。

假设输入帧的VC4包包括16个VC22(VC4包或者通过复用16个TUG22来得到，或者复用4个TU31来得到，而每个TU31包含一个复用4个TUG22得到的VC31，每个TUG22又包含一个VC22)，待处理的所有包的位置就是所有的VC22包，则在每帧中，分配给每个重组复用单元TUG22^*的列组ABCD……P的数目应该等于144/q＝16，余下的列(最多到260个列)(在本例中为第10-13列)用填充字节填满。

我们要处理的包可以是在该复用级别的不同层次上构成的包。

参照图2中描述的一种复用结构，其中，要处理的包为包VC31a，VC31b，VC22a-VC22f，VC11a-VC11e及VC12a-VC12d。图20示出了在这种复用结构中，重组帧的各列分配给重组复用单元TU31^*-TU31b^*，TU22a^*-TU22f^*，TU11a^*-TU11e^*及TU12a^*-TU12d^*的例子。

列AB……Q分别为分配给这些重组复用单元的列。例如，第10列和第11列分别为分配给重组复用单元TU31a^*和TU31b^*的A列和B列，它包括第0行和第1行的索引字节H1VC31a^*，H1VC31b^*，H2VC31a^*，H2VC31b^*及第2行的调字节H3VC31a^*和H3VC31b^*。由于其它重组复用单元在层次结构中属于较低的级别，因此，第12列和第13列为填充字节。

第14列→第17列的组织方法如下：ABCG，ABDH，ABEI，ABFN，ABCG，ABDH，ABEJ ABFOABCG ABDH ABEK ABFP ABDH ABELABFQ。从第78列到141列，从142列到205列以及从206列到269列，上述组织方法除以下各列外完全相同，即第89，105，121，137列和第153，169，185，201列以及第217，233，249，265列分别为M，I，J，K列，L，M，I，J列以及K，L，M填充列，而不是象25，41，57，73列那样为I，J，K，L列。

除上面例子之外，分配给各个重组复用单元的重组帧列的分配，要根据以上所述的基本原理及各种情况的不同数值来分配。

按列的分配方法，使我们能够将待处理的包信号插入重组帧中，而且能插入索引和调节信号，使其与提取非重组帧的定时速率相匹配，并与提取在单元位置插入重组帧的定时速率相匹配，对欲处理的同一包，在重组帧的每一行或每一段，都有一个序号，该序号对应于段的开始，从帧的一段到另一段，这一序号保持不变，在重构帧的各段中，相同序号的每一位置最多只能分配给一个重组复用单元。

Claims (3)

1.  一种帧重组接口，用于根据同步复用层次时分复用数字比特流，其特征在于它包括：

—装置(50″、50、40、41、53′)，用于检测输入帧的位置，这些位置由构成输入帧的已知包的信号占用，称为待处理包，这些装置设有输入端接收所述输入帧；

—时基(80)，被确定使构成待处包的信号占用输出重组帧中已知位置；

—每一待处理包的缓冲存储器(60)，设有接收所述输入帧的输入端，与检测由构成待处理包信号占用的输入帧位置的装置输出端相连的写控制输入端，与用于封锁指明构成所述待处理包信号在输出重组帧中位置的时钟信号的某些传递的装置的输出端相连的读控制输入端，所述封锁装置设有与所述时基发送所述时钟信号的输入相连的第一输入端，设有与产生在输出重组帧中所述待处理包调节请求的装置(64)的输出相连的第二输入端。

所述产生调节请求的装置又包括节奏比较器；该比较器设有第一输入端，与所述检测待处理包信号所占用的输入帧位置的装置的输出相连，及第二输入端，与所述封锁装置的输出相连；

—复用装置(74)，设有多个输入端，与不同待处理包相关的不同缓冲存储器(60，61，62，63)输出相连，设有与资料和/或业务信号源输出相连的输入端，设有与计算输出重组帧中待处理包索引信号值的装置(65，69，70，71)输出相连的输入端，设有与所述时基输出相连的控制输入端，及设有构成所述接口输出的输出端，所述计算索引信号值的装置又设置有与产生调节请求的装置输出相连的第一输入端，及与所述时基输出相连的第二输入端。

2.  根据权利要求1所述的帧重组接口，其特征在于，检测由构成所述层次中给定级别但不是最高级别的待处理包信号所占用的输入帧的位置的所述装置，包括

·从模n计数器(50)中o和n之间检测相同值计数状态的装置(50″)，其中n表示在给定级别上包的数目，这些包在较高级别上所复用，这些检测装置设有与该计数器输出相连的输入端，该计数器具有：

··与装置(40，41)输出相连的复位输入端，装置(40，41)用于检测所述待处理包所占用的输入帧的第一位置，所述检测第一位置的装置又包括：

···计数器(40)，具有时钟输入端，与具有接收输入帧的输入端、用于检测由构成较高级别包的信号所占用的输入帧的位置的装置的输出相连；

···比较器(41)，设有与计算器(40)输出相连的第一输入端，与检测所述待处理包索引信号输入帧中位置的装置的输出相连的第二输入端，用于从所述索引信号中确定所述第一位置，这些检测位置的装置又设有接收输入帧的输入端，所述比较器又设有构成所述确定第一位置装置输出的输入端；

··时钟输入端，与检测由构成较高级别包的信号所占用的输入帧的位置的装置的输出相连；

·封锁由检测相同值计数状态装置(50″)所发信号的某些传递的装置(53)，其封锁是在所述待处理包的正向调节和反向调节信号所占用的输入帧的位置上，或所述待处理包的反向调节信号所占用的输入帧的位置上，取决于所述包是正向调节或不调节，这些封锁装置设有与检测相同值计数状态装置(50″)的输出相连的第一输入端，设有与检测所述调节信号所占用的输入帧位置的装置的输出相连的第二输入端，检测所述调节信号所占用的输入帧位置的装置又具有接收输入帧的输入端，而且这些封锁装置还设有输出端，构成所述检测由构成待处理信号所占用输入帧位置装置的输出。

3.  根据权利要求1所述的帧重组接口，其特征在于：所述计算给定待处理包索引信号值的装置包括：

—计数器(67)，具有与所述时基发射所述时钟信号的输出相连的时钟输入端，

—寄存器(68)具有与所述计数器输出相连的输入端，及与相关于给定包的所述缓冲存储器的另一输出端相连的控制输入端，所述缓冲存储器又设有另一输入端，于逻辑门(60′)的输出相连，逻辑门又设有接收规定逻辑电平的第一输入端，及第二输入端，该端与检测给定包信号所占用的输入帧第一位置的装置的输出相连，这些检测给定包信号所占用的输入帧第一位置的装置又设有接收输入帧的输入端，

—加法器(66)，具有与所述寄存器输出相连的输入端，与所述产生调节请求的装置输出相连的输入端，及构成所述计算索引信号值装置输出的输出端。

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