CN103003934B - 半导体器件 - Google Patents

Abstract

本发明的目的之一在于提供一种具有即使没有电力供给也能够保持存储数据且对写入周期的数量也没有限制的新颖结构的半导体器件。该半导体器件包括具有第一晶体管、第二晶体管以及置于第一晶体管的源区或漏区与第二晶体管的沟道形成区之间的绝缘层的存储单元。第一晶体管与第二晶体管设置成彼此至少部分重叠。绝缘层与第二晶体管的栅极绝缘层满足公式（（t_a/t_b）×（ε_rb/ε_ra）＜0.1，其中，t_a表示栅极绝缘层的厚度，t_b表示绝缘层的厚度，ε_ra表示栅极绝缘层的介电常数，并且ε_rb表示绝缘层的介电常数。

Description

半导体器件

技术领域

本发明的一个方式涉及一种利用半导体元件的半导体器件及其制造方法。

背景技术

利用半导体元件的存储器件可以粗分为如果没有电力供给存储数据就丢失的易失性存储器件和即使没有电力供给也保持存储数据的非易失性存储器件。

易失性存储器件的典型例子是DRAM（动态随机存取存储器）。DRAM以选择存储元件所包括的晶体管并将电荷储存在电容器中的方式来储存信息。

当从DRAM读取数据时电容器中的电荷丢失；由此，每次读出数据时都需要另一个写入操作。另外，因为存储元件中包括的晶体管在截止状态下具有源极和漏极之间的泄漏电流（即截止状态电流）等，所以即使晶体管尚未被选择电荷也会流出或流入电容器，由此数据的保持期间较短。为此，需要按预定的间隔进行另一写入操作（刷新操作），由此，难以充分降低功耗。另外，因为如果没有电力供给存储数据就丢失，所以需要利用磁性材料或光学材料的附加存储器件以便于长时间地保持数据。

易失性存储器件的另一个例子是SRAM（静态随机存取存储器）。SRAM通过使用诸如触发器等的电路保持存储数据，而不需要进行刷新操作。这意味着SRAM具有优于DRAM的优点。但是，因为使用诸如触发器等的电路，所以每存储容量的成本上升。另外，与DRAM中一样，如果没有电力供给SRAM中的存储数据就丢失。

非易失性存储器件的典型例子是闪存。闪存包括晶体管的栅电极和沟道形成区之间的浮动栅，并且通过在该浮动栅中保持电荷而存储数据。因此，闪存具有的优点在于数据保持时间极长（几乎是永久的）且并不需要进行易失性存储器件所需要的刷新操作（例如，参照专利文献1）。

但是，存储元件所包括的栅极绝缘层因写入时产生的隧道电流发生劣化，从而在预定次数的写入操作之后存储元件停止其功能。为了缓和上述问题的不利影响，例如，采用使每个存储元件的写入次数均等的方法，但是在该情形中需要具有复杂的外围电路。另外，采用这种方法不能解决使用寿命的根本问题。也就是说，闪存不合适数据频繁改写的应用。

另外，闪存需要高电压来在浮动栅保持电荷或者去除该电荷，并且用于生成高电压的电路也是必要的。再者，电荷的保持或去除需要相对较长的时间，从而难以提高写入和擦除操作的速度。

[专利文献1]日本专利申请公开昭57-105889号公报

发明内容

鉴于上述问题，本发明的一个实施方式的目的是提供一种即使没有电力供给也能够保持存储数据并且对写入周期的数量也没有限制的具有新颖结构的半导体器件。另一个目的是提高具有新颖结构的半导体器件的集成度。

根据本发明的一个实施方式，使用氧化物半导体（具体而言，高度纯化的氧化物半导体）来构成半导体器件。使用氧化物半导体构成的晶体管的泄漏电流极小；因此，可以在长时间地保持数据。另外，在使用高度纯化的氧化物半导体形成的晶体管的情形中，泄漏电流显著较低，因此可以在极长时间内保持数据。

更具体而言，例如可以采用如下结构。

根据本发明的一个实施方式，一种半导体器件包括具有第一晶体管、第二晶体管以及绝缘层的存储单元。第一晶体管包括：第一沟道形成区；设置在第一沟道形成区上的第一栅极绝缘层；重叠于第一沟道形成区地设置在第一栅极绝缘层上的第一栅电极；以及夹持第一沟道形成区地设置的源区及漏区。第二晶体管包括：第二沟道形成区；与第二沟道形成区电连接的源电极及漏电极；设置在第二沟道形成区上的第二栅电极；以及设置在第二沟道形成区和第二栅电极之间的第二栅极绝缘层。绝缘层设置在源区和漏区之一与第二沟道形成区之间。第一晶体管与第二晶体管以至少一部分彼此重叠的方式设置。第二栅极绝缘层和绝缘层满足下述公式（1）。

[公式1]

$\frac{t_a}{t_b}\&CenterDot;\frac{{\mathrm{\&epsiv;}}_{\mathrm{rb}}}{{\mathrm{\&epsiv;}}_{\mathrm{ra}}}<0.1---\left(1\right)$

（在公式（1）中，t_a表示第二栅极绝缘层的厚度，t_b表示绝缘层的厚度，ε_ra表示第二栅极绝缘层的介电常数，并且ε_rb表示绝缘层的介电常数。）

根据本发明的另一个实施方式，一种半导体器件包括具有第一晶体管、第二晶体管以及绝缘层的存储单元。第一晶体管包括：第一沟道形成区；设置在第一沟道形成区上的第一栅极绝缘层；重叠于第一沟道形成区地设置在第一栅极绝缘层上的第一栅电极；以及夹持第一沟道形成区地设置的源区及漏区。第二晶体管包括：第二沟道形成区；与第二沟道形成区电连接的源电极及漏电极；设置在第二沟道形成区上的第二栅电极；以及设置在第二沟道形成区和第二栅电极之间的第二栅极绝缘层。绝缘层设置在源区和漏区之一与第二沟道形成区之间。第一晶体管与第二晶体管以至少一部分彼此重叠的方式设置。第二栅极绝缘层和绝缘层满足下述公式（2）。

[公式2]

$V_{\mathrm{th}}-V_{\max }\&CenterDot;\frac{t_a}{t_b}\&CenterDot;\frac{{\mathrm{\&epsiv;}}_{\mathrm{rb}}}{{\mathrm{\&epsiv;}}_{\mathrm{ra}}}>0---\left(2\right)$

（在公式（2）中，t_a表示第二栅极绝缘层的厚度，t_b表示绝缘层的厚度，ε_ra表示第二栅极绝缘层的介电常数，ε_rb表示绝缘层的介电常数，V_max表示源区或漏区的电位，并且V_th表示第二晶体管的阈值电压。）

在上述结构中，优选第一栅电极与源电极或漏电极电连接。另外，在上述结构中优选由源电极或漏电极、第二栅极绝缘层和导电层构成电容器。

在上述结构中，优选第一沟道形成区和第二沟道形成区含有不同的半导体材料。另外，在上述结构中，优选第二沟道形成区包括氧化物半导体。

注意，虽然在上述半导体器件中使用氧化物半导体材料来构成晶体管，但是本发明的一个实施方式不局限于使用氧化物半导体材料。也可以使用能够实现与氧化物半导体材料同等的截止电流特性的材料，例如诸如碳化硅等的宽带隙材料（具体而言，例如，能隙Eg大于3eV的半导体材料）等。

注意，在本说明书等中，术语“上”或“下”不必然意味着构成要素的位置关系为“直接在xx之上”或“直接在xx之下”。例如，表达“栅极绝缘层上的栅电极”不排除栅极绝缘层和栅电极之间放置一组件的情况。另外，术语“上”及“下”只是为了便于说明而使用的。

在本说明书等中，术语“电极”或“布线”不具有功能限定。例如，有时将“电极”用作“布线”的一部分，反之亦然。再者，术语“电极”或“布线”可包括多个“电极”或“布线”以集成方式形成的情况等。

在使用极性相反的晶体管的情况或电路操作中电流方向变化的情况下，“源极”和“漏极”的功能有时互相调换。因此，在本说明书中，术语“源极”和“漏极”可以互相调换。

注意，在本说明书等中，术语“电连接”可表示通过设置在组件之间的具有任何电作用的物体的连接。这里，“具有任何电作用的物体”只要可以进行电信号的收发，就对其没有特别的限制。

“具有任何电作用的物体”的示例不仅包括电极和布线，而且还包括诸如晶体管等的开关元件、电阻器、电感器、电容器、具有各种功能的元件等。

因为包含氧化物半导体的晶体管的截止电流极小，所以通过使用该晶体管而可以在极长时间内保持存储数据。就是说，因为不需要进行刷新操作，或者，可以将刷新操作的频率降低到极低，所以可以充分降低功耗。另外，即使没有电力供给也可以在长时间内保持存储数据。

另外，根据本发明的一个实施方式的半导体器件不需要高电压来写入数据，而且也没有元件劣化的问题。例如，与常规的非易失性存储器中所需的不同，不需要对浮动栅注入电子或从浮动栅抽出电子，所以根本不会发生栅极绝缘层的劣化。就是说，根据本发明的一个实施方式的半导体器件对写入周期数量没有限制，这是常规的非易失性存储器所存在的问题，由此可以显著提高可靠性。再者，取决于晶体管的导通状态或截止状态进行数据的写入，由此容易实现高速操作。另外，不需要用于擦除数据的操作。

因为包含氧化物半导体除外的材料的晶体管可以进行足够高速的操作，所以通过将该晶体管和包含氧化物半导体的晶体管组合使用，半导体器件可以足够高的速度进行操作（例如，读取数据）。此外，包含氧化物半导体除外的材料的晶体管可以合适地实现被要求高速操作的各种电路（例如逻辑电路和驱动电路）。

由此，通过包括包含氧化物半导体除外的材料的晶体管（作更广义解释，能够以足够高的速度进行操作的晶体管）和包含氧化物半导体的晶体管（作更广义解释，其截止状态电流足够小的晶体管），可以实现具有新颖特征的半导体器件。

附图说明

在附图中：

图1A和图1B是半导体器件的截面图及平面图；

图2A至图2D是示出半导体器件的制造工艺的截面图；

图3A至图3D是示出半导体器件的制造工艺的截面图；

图4A至图4D是示出半导体器件的制造工艺的截面图；

图5A和图5B是示出半导体器件的制造工艺的截面图；

图6A和图6B是半导体器件的截面图及平面图；

图7A-1、7A-2和图7B是半导体器件的电路图；

图8A至图8C是半导体器件的电路图；

图9A至图9C是半导体器件的电路图；

图10A至图10F各自说明包括半导体器件的电子设备。

具体实施方式

下面，参照附图对本发明的各个实施方式的例子进行说明。注意，本发明不局限于以下说明，本领域的普通技术人员可以很容易地理解：方式及详细内容在不脱离本发明的宗旨及其范围的情况下可以各种各样的方式修改。因此，本发明不应当被解释为仅限定在以下实施方式所记载的内容中。

注意，附图等所示的每个组件的位置、大小、范围等为了容易理解有时并不表示为实际的位置、大小、范围等。因此，本发明的一个实施方式不一定局限于附图等所公开的位置、大小、范围等。

在本说明书等中，诸如“第一”、“第二”、“第三”等的序数词是为了避免组件之间的混淆而使用的，这些术语不限制组件的数量。

（实施方式1）

在本实施方式中，参照图1A和1B、图2A-2D、图3A-3D、图4A-4D、图5A和5B、图6A和6B、以及图7A-1、7A-2和图7B对根据本发明的一个实施方式的半导体器件的结构及其制造方法进行说明。

<半导体器件的截面结构及平面图>

图1A和1B是半导体器件的结构的一个例子。图1A是半导体器件的截面图，而图1B是半导体器件的平面图。在图1A中，截面A1-A2垂直于晶体管的沟道长度方向，而截面B1-B2平行于晶体管的沟道长度方向。图1A和1B所示的半导体器件在下部具有包含第一半导体材料的晶体管160，且在上部具有包含第二半导体材料的晶体管162。图1A和1B示出半导体器件包括一个晶体管160、一个晶体管162和一个电容器164；替代地，该半导体器件可包括多个晶体管160、多个晶体管162和多个电容器164。

在此，优选第一半导体材料与第二半导体材料不同。例如，第一半导体材料可以是氧化物半导体除外的半导体材料，并且第二半导体材料可以是氧化物半导体。氧化物半导体除外的半导体材料例如可以是硅、锗、硅锗、碳化硅或砷化镓，优选是单晶半导体。替代地，可以使用有机半导体材料等。包括这种半导体材料的晶体管容易进行高速操作。另一方面，包含氧化物半导体的晶体管由于其特性而能够长时间地保持电荷。

晶体管160及晶体管162可以是n沟道晶体管或p沟道晶体管。在此，说明晶体管160及晶体管162都为n沟道晶体管的情况。本发明的一个实施方式的技术特征在于：为了保持数据，将诸如氧化物半导体的能够充分地降低截止状态电流的半导体材料用于晶体管162。因此，不必将半导体器件的材料或的结构等的具体条件局限于在此所给出的条件。

晶体管160包括：设置在包含半导体材料（例如，硅等）的衬底100中的沟道形成区116；夹着沟道形成区116地设置的杂质区域120（也称为源区或漏区）；与杂质区域120接触的金属化合物区域124；设置在沟道形成区116上的栅极绝缘层108；以及设置在栅极绝缘层108上的栅电极110。注意，图1A和1B示出其中未设置有不同的源电极和漏电极的元件；为了方便起见有时将这种状态下的元件称为晶体管。在此情况下，为了说明晶体管的连接关系，有时源区和源电极统称为“源电极”，而漏区和漏电极统称为“漏电极”。换言之，在本说明书中，术语“源电极”可包括源区。

电极126连接到晶体管160的金属化合物区域124的一部分。电极126用作晶体管160的源电极或漏电极。另外，在衬底100上以围绕晶体管160的方式设置有元件隔离绝缘层106，并且在晶体管160上设置有绝缘层128。注意，为了实现高度集成，优选如图1A和1B所示晶体管160不包括侧壁绝缘层。另一方面，当重视晶体管160的特性时，也可以在栅电极110的侧面设置侧壁绝缘层，并且杂质区域120可包括在与该侧壁绝缘层重叠的区域中杂质浓度不同的杂质区域。

晶体管162包括：设置在绝缘层128等上的氧化物半导体层144；与氧化物半导体层144电连接的源/漏电极142a及源/漏电极142b；覆盖氧化物半导体层144、源/漏电极142a及142b的栅极绝缘层146；在栅极绝缘层146上以与氧化物半导体层144重叠的方式设置的栅电极148a。

在此，晶体管162中所使用的氧化物半导体层144优选通过充分地去除诸如氢等的杂质来高度纯化。例如，将氧化物半导体层144的氢浓度设定为5×10¹⁹原子/cm³以下，优选设定为5×10¹⁸原子/cm³以下，更优选设定为5×10¹⁷原子/cm³以下。注意，通过二次离子质谱分析技术（SIMS）来测量氧化物半导体层144中的氢浓度。优选在氧化物半导体层144中通过充分的氧供给来降低氧缺陷。在氢浓度被充分地降低而实现高度纯化并通过充分的氧供给来降低起因于氧缺陷的能隙中的缺陷能级的氧化物半导体层144中，载流子浓度为低于1×10¹²/cm³，优选为低于1×10¹¹/cm³，更优选为低于1.45×10¹⁰/cm³。例如，室温（25℃）下的截止状态电流（在此，每单位沟道宽度（1μm）的截止状态电流）为100zA（1zA（zeptoampere）等于1×10^-21A）以下，优选为10zA以下。通过使用被i型化（本征化）或实质上i型化的经提纯氧化物半导体层144，可以得到截止电流特性极为优良的晶体管162。

注意，使用被加工为岛状的氧化物半导体层为了抑制在晶体管162中因微型化而在元件之间产生泄漏电流替代地，也可以采用不加工为岛状的氧化物半导体层。当不将氧化物半导体层加工为岛状时，可以防止因加工时的蚀刻而导致的氧化物半导体层的污染。

电容器164包括：源/漏电极142a；栅极绝缘层146；以及导电层148b。换言之，源/漏电极142a用作电容器164的一个电极，导电层148b用作电容器164的另一个电极。通过采用结构，可以确保足够的电容。当层叠氧化物半导体层144和栅极绝缘层146时，可以充分确保源/漏电极142a和导电层148b之间的绝缘性。替代地，当不需要电容时，也可以省略电容器164。

注意，在晶体管162和电容器164中，优选将源/漏电极142a及源/漏电极142b的端部形成为锥形形状。源/漏电极142a及源/漏电极142b的锥形端部可以提高栅极绝缘层146的覆盖性，并防止断开。在此，锥形角为例如30°以上且60°以下。注意，锥形角是指当从垂直于截面（与衬底的表面垂直的面）的方向观察具有锥形形状的层（例如，源/漏电极142a）时，该层的侧面和底面所形成的倾斜角。

在晶体管162及电容器164上设置有绝缘层150及绝缘层152。在形成于栅极绝缘层146、绝缘层150、绝缘层152等中的开口中设置有电极154。在绝缘层152上形成与电极154连接的布线156。布线156连接一个存储单元与另一个存储单元。注意，虽然在图1A和1B中示出通过电极126及电极154将金属化合物区域124、源/漏电极142b和布线156相连接，但是本发明的一个实施方式不局限于具有此结构。例如，也可以使源/漏电极142b与金属化合物区域124直接接触。或者，也可以使布线156与源/漏电极142b直接接触。

在图1A和1B中，电极126与电极154彼此重叠，电极126用于连接金属化合物区域124与源/漏电极142b，而电极154用于连接源/漏电极142b与布线156。换言之，用作晶体管160的源电极或漏电极的电极126与晶体管162的源/漏电极142b接触的区域和晶体管162的源/漏电极142b与电极154接触的区域相重叠。通过这种平面布局，可以抑制因接触区域造成的元件面积的增大。也就是说，可以提高半导体器件的集成度。

在图1A和1B中，晶体管160与晶体管162以至少其一部分彼此重叠的方式设置。另外，晶体管162、电容器164以与晶体管160重叠的方式设置。例如，电容器164的导电层148b与晶体管160的栅电极110以至少其一部分彼此重叠的方式设置。通过采用这种平面布局，可以实现高集成化。例如，当最小特征尺寸为F时，存储单元的面积可为15F²至25F²。

注意，当以至少一部分彼此重叠的方式设置晶体管160和晶体管162时，晶体管160的源区或漏区可起到晶体管162的背栅电极的作用。在此所述的背栅电极是指隔着氧化物半导体层144中的沟道形成区设置在与栅电极148a相反一侧的伪背栅电极。换言之，当对晶体管160的源区或漏区施加正电位，且该正电位超过背栅电极所设置的阈值电压Vth（背栅）时，则晶体管162导通。即使当施加到晶体管160的源区或漏区的正电位为不使晶体管162导通的电平时，晶体管162的阈值电压Vth也会漂移到负一侧（漂移到常导通一侧）。例如，当在半导体器件的读出操作中对晶体管160的源区或漏区施加正电位时，晶体管162的阈值电压Vth漂移到负一侧（漂移到常导通状态一侧），且晶体管162的泄漏电流增加，这可导致电荷保持特性劣化。其结果是，存储保持可能劣化。注意，存储保持是指存储器的数据保持特性。

晶体管160的源区或漏区用作晶体管162的背栅电极的主要原因在于设置在晶体管160的源区或漏区与氧化物半导体层144中的沟道形成区之间的绝缘层128的厚度和介电常数。当绝缘层128太薄时，晶体管160的源区或漏区的电位对氧化物半导体层144具有大的影响。当绝缘层128的介电常数太高时，晶体管160的源区或漏区的电位对氧化物半导体层144具有大的影响。

因此，为了降低晶体管160的源区或漏区作为晶体管162的背栅电极的影响，优选当按晶体管162中的栅极绝缘层146的厚度估算绝缘层128时绝缘层128和栅极绝缘层146满足下述公式（1）。

[公式1]

$\frac{t_a}{t_b}\&CenterDot;\frac{{\mathrm{\&epsiv;}}_{\mathrm{rb}}}{{\mathrm{\&epsiv;}}_{\mathrm{ra}}}<0.1---\left(1\right)$

（注意，在公式（1）中，t_a表示栅极绝缘层146的厚度，t_b表示绝缘层128的厚度，ε_ra表示栅极绝缘层146的介电常数，并ε_rb表示绝缘层128的介电常数。）

当满足公式（1）时，晶体管160的源区或漏区的电位对氧化物半导体层144的影响是晶体管162的栅电极对氧化物半导体层144的影响的十分之一以下。换言之，可以极大地减小晶体管160的源区或漏区的电位对氧化物半导体层144的影响，以使晶体管160的源区或漏区实质上不用作背栅电极。

将说明用来降低晶体管160的源区或漏区作为晶体管162的背栅电极的影响的另一个优选条件。假设在包括晶体管162的存储单元保持数据（例如，当在半导体器件的写入操作中不选择存储单元时）或读取数据时，对晶体管160的源区或漏区供应的最大值为V_max。此时，晶体管162的阈值电压Vth漂移到负一侧（漂移到常导通一侧）；当晶体管162的阈值电压Vth变成为负值时，存储单元的电荷保持大幅度地降低。换言之，优选条件是晶体管162的阈值Vth为正值。

晶体管160的源区或漏区从0V变为V_max时的晶体管162的阈值电压的漂移范围在大多数情形中由公式2表示。

[公式2]

$-V_{\max }\&CenterDot;\frac{t_a}{t_b}\&CenterDot;\frac{{\mathrm{\&epsiv;}}_{\mathrm{rb}}}{{\mathrm{\&epsiv;}}_{\mathrm{ra}}}---\left(2\right)$

因此，为了即使在晶体管160的源区或漏区从0V变为V_max时也使晶体管162的阈值Vth保持为正值，要满足下述公式（3）。

[公式3]

$V_{\mathrm{th}}-V_{\max }\&CenterDot;\frac{t_a}{t_b}\&CenterDot;\frac{{\mathrm{\&epsiv;}}_{\mathrm{rb}}}{{\mathrm{\&epsiv;}}_{\mathrm{ra}}}>0---\left(3\right)$

毋庸置疑，电位V_max依赖于电路结构和驱动方法；电位V_max通常为用于读取操作的电源电位。替代地，有时供应到浮动栅部FG的电位也被供应到晶体管160的源区或漏区，在此情况下，有时供应到浮动栅部FG的最大电位为电位V_max。

当满足公式（1）或公式（3）时，源区或漏区实质上不用作晶体管162的背栅电极。换言之，可以充分地抑制晶体管162的阈值电压的变动。由此，可以提高半导体器件的存储保持。

<半导体器件的制造方法>

接着，对半导体器件的制造方法的一个例子进行说明。以下，首先参照图2A至2D和图3A至图3D对下部晶体管160的制造方法进行说明，然后参照图4A至4D以及图5A和图5B对上部晶体管162及电容器164的制造方法进行说明。

<下部晶体管的制造方法>

参照图2A至2D和图3A至图3D对下部晶体管160的制造方法进行说明。

首先，制备包含半导体材料的衬底100。作为包含半导体材料的衬底，可以使用硅或碳化硅等的单晶半导体衬底、多晶半导体衬底、硅锗等的化合物半导体衬底、SOI衬底等。在此，描述作为包含半导体材料的衬底100使用单晶硅衬底的例子。注意，一般来说，术语“SOI衬底”是指在绝缘表面上设置有硅半导体层的衬底。在本说明书等中，术语“SOI衬底”还包括在绝缘表面上设置有由硅除外的材料所构成的半导体层的衬底。换言之，“SOI衬底”中所包含的半导体层不局限于硅半导体层。另外，SOI衬底可以是具有在玻璃衬底等的绝缘衬底上隔着绝缘层设置有半导体层的结构的衬底。

作为包含半导体材料的衬底100，优选使用硅等的单晶半导体衬底，因为可提高半导体器件的读取操作的速度。

在衬底100上形成用作用于形成元件隔离绝缘层的掩模的保护层102（参照图2A）。作为保护层102，例如可以使用氧化硅、氮化硅、氧氮化硅等所形成的绝缘层。注意，在该步骤的前后，为了控制晶体管的阈值电压，可以将赋予n型导电性的杂质元素或赋予p型导电性的杂质元素添加到衬底100。在硅被用作半导体的情形中，作为赋予n型导电性的杂质元素例如可以使用磷、砷等。另一方面，作为赋予p型导电性的杂质元素，例如可以使用硼、铝、镓等。

接着，通过将保护层102用作掩模进行蚀刻，去除不被保护层102覆盖的衬底100的一部分（即露出区域中的衬底100）。由此，形成从另一半导体区域隔离的半导体区域104（参照图2B）。作为该蚀刻，优选执行干法蚀刻，但是也可以执行湿法蚀刻。根据要蚀刻的材料层可以适当地选择蚀刻气体或蚀刻液。

接着，以覆盖半导体区域104的方式形成绝缘层，并选择性地去除与半导体区域104重叠的区域中的绝缘层，从而形成元件隔离绝缘层106（参照图2C）。该绝缘层使用氧化硅、氮化硅、氧氮化硅等来形成。作为去除绝缘层的方法，可采用诸如CMP（化学机械抛光）等的抛光处理或蚀刻处理等中的任一种方法。注意，在形成半导体区域104之后或在形成元件隔离绝缘层106之后，去除保护层102。

在此，CMP处理是指以被加工物的表面为基准来通过化学和机械的复合作用使表面平坦化的方法。具体而言，CMP处理是其中在抛光台上贴附砂布，且一边在被加工物和砂布之间供应浆料（抛光剂），一边将抛光台和被加工物旋转或摇动，通过浆料和被抛光物表面之间的化学反应以及砂布和被抛光物的机械抛光的作用对被加工物的表面进行抛光的一种方法。

注意，元件隔离绝缘层106可以通过经由导入氧形成绝缘区域、以及通过执行对绝缘层的选择性蚀刻等来形成。

接着，在半导体区域104的表面上形成绝缘层，并在该绝缘层上形成包含导电材料的层。

绝缘层是以后成为栅极绝缘层的层，并且例如可以通过对半导体区域104表面的热处理（例如热氧化处理或热氮化处理等）形成。也可以使用高密度等离子体处理代替热处理。高密度等离子体处理例如可以使用选自诸如He、Ar、Kr、Xe等稀有气体、氧、氧化氮、氨、氮、氢等中的任一种的混合气体来进行。当然，也可以使用CVD法或溅射法等形成绝缘层。该绝缘层优选具有包含氧化硅、氧氮化硅、氮化硅、氧化铪、氧化铝、氧化钽、氧化钇、硅酸铪（HfSi_xO_y（x>0，y>0））、添加有氮的硅酸铪（HfSi_xO_yN_z（x>0，y>0，z>0））、添加有氮的铝酸铪（HfAl_xO_yN_z（x>0，y>0，z>0））等的膜的单层结构或叠层结构。绝缘层的厚度例如可以是1nm以上且100nm以下，优选为10nm以上且50nm以下。

可以使用诸如铝、铜、钛、钽、钨等的金属材料形成包含导电材料的层。也可以通过使用诸如多晶硅等的半导体材料形成包含导电材料的层。对包含导电材料的层的形成方法也没有特别的限制，且可以使用蒸镀法、CVD法、溅射法或旋涂法等各种成膜方法。注意，本实施方式示出使用金属材料形成包含导电材料的层的情况的示例。

然后，选择性地蚀刻绝缘层和包含导电材料的层，以使形成栅极绝缘层108和栅电极110（参照图2C）。

接着，对半导体区域104添加磷（P）或砷（As）等，以使形成沟道形成区116及杂质区域120（参照图2D）。注意，为了形成n沟道晶体管添加了磷或砷；当形成p沟道晶体管时，添加诸如硼（B）或铝（Al）等的杂质元素。在此，可以适当地设定所添加的杂质的浓度；当半导体元件的大小被极度降低时，优选增大其浓度。

注意，可以在栅电极110的周围形成侧壁绝缘层，以使形成其中添加有浓度不同的杂质元素的杂质区域。

接着，以覆盖栅电极110和杂质区域120等的方式形成金属层122（参照图3A）。该金属层122可以使用诸如真空蒸镀法、溅射法或旋涂法等的各种成膜方法的任一种来形成。优选使用通过与构成半导体区域104中所包括的半导体材料起反应以成为低电阻金属化合物的金属材料来形成金属层122。这种金属材料的示例为钛、钽、钨、镍、钴、铂。

接着，进行热处理，以使金属层122与半导体材料起反应。由此，形成与杂质区域120接触的金属化合物区域124（参照图3A）。注意，在使用多晶硅等形成栅电极110的情况下，还在栅电极110与金属层122接触的区域中形成金属化合物区域。

作为热处理，例如可以使用利用闪光灯的照射。当然，也可以使用其它热处理方法，但是为了提高形成金属化合物时的化学反应的控制性，优选使用可以在极短的时间内进行热处理的方法。注意，金属化合物区域通过金属材料与半导体材料之间的反应形成并具有足够高的导电性。该金属化合物区域的形成可以充分降低电阻并提高元件特性。注意，在形成金属化合物区域124之后，去除金属层122。

接着，在与金属化合物区域124的一部分接触的区域中形成电极126（参照图3B）。例如，可以通过形成包含导电材料的层、之后对该层选择性地进行蚀刻来形成电极126。包含导电材料的层可以使用诸如铝、铜、钛、钽、钨等的金属材料来形成。也可以通过使用诸如多晶硅等的半导体材料形成包含导电材料的层。对包含导电材料的层的形成方法没有特别的限制，且可以使用诸如蒸镀法、CVD法、溅射法或旋涂法等各种成膜方法的任一种。

接着，以覆盖通过上述步骤形成的各组件的方式形成绝缘层128（参照图3C）。绝缘层128可以使用包含诸如氧化硅、氧氮化硅、氮化硅、氧化铝等的无机绝缘材料的材料形成。尤其是，优选将低介电常数（低k）材料用于绝缘层128，因为这样可以充分地降低起因于各种电极或布线的重叠的电容。注意，绝缘层128可以是使用这些材料的任一种形成的多孔绝缘层。因为多孔绝缘层的介电常数比致密绝缘层低，所以可以进一步降低起因于电极或布线的电容。或者，也可以使用诸如聚酰亚胺、丙烯酸树脂等的有机绝缘材料来形成绝缘层128。注意，虽然在此采用绝缘层128的单层结构，但是本发明的一个实施方式不局限于此示例。也可以采用两层以上的叠层结构。当采用三层结构时，绝缘层128例如可以采用氧氮化硅层、氮氧化硅层和氧化硅层的叠层结构。

另外，可以在形成绝缘层128之后形成电极126以填充在绝缘层128中形成的开口到达金属化合物区域124。

在此情况下，例如，可以使用其中在包括开口的区域中通过PVD法形成薄的钛膜，并通过CVD法形成薄的氮化钛膜，然后形成钨膜以填充开口的方法。在此，通过PVD法形成的钛膜具有还原形成在形成有该钛膜的表面上的氧化膜（例如自然氧化膜等），由此降低与下部电极等（在此为金属化合物区域124）的接触电阻的功能。其后形成的氮化钛膜具有抑制导电材料的扩散的阻挡功能。也可以在形成使用钛或氮化钛等的阻挡膜之后通过镀敷法形成铜膜。

通过上述步骤，通过使用包含半导体材料的衬底100形成晶体管160（参照图3C）。这种晶体管160能够进行高速操作。因此，通过作为读取晶体管使用该晶体管，可以高速地进行数据的读取。

然后，作为形成晶体管162及电容器164之前的处理，对绝缘层128进行CMP处理来使栅电极110及电极126的上表面露出（参照图3D）。作为使栅电极110及电极126的上表面露出的处理，可以使用蚀刻处理等以及CMP处理；为了提高晶体管162的特性，优选使绝缘层128的表面尽可能地平坦。

注意，也可以在上述各步骤之前或之后，执行用于形成附加电极、布线、半导体层或绝缘层等的步骤。例如，当作为布线的结构采用由绝缘层及导电层的叠层结构构成的多层布线结构时，可提供高度集成的半导体器件。

<上部晶体管的制造方法>

接着，参照图4A-4D以及图5A和图5B对上部晶体管162及电容器164的制造方法进行说明。

首先，在栅电极110、电极126、绝缘层128等上形成氧化物半导体层，并且加工该氧化物半导体层，以使形成氧化物半导体层144（参照图4A）。注意，在形成氧化物半导体层之前，可以在栅电极110、电极126、绝缘层128上形成用作基底的绝缘层。该绝缘层可以利用诸如溅射法等的PVD法或诸如等离子体CVD法等的CVD法来形成。

作为用于氧化物半导体层的氧化物半导体，可以使用以下氧化物半导体中的任一种：诸如基于In-Sn-Ga-Zn-O的氧化物半导体的四元金属氧化物；诸如基于In-Ga-Zn-O的氧化物半导体、基于In-Sn-Zn-O的氧化物半导体、基于In-Al-Zn-O的氧化物半导体、基于Sn-Ga-Zn-O的氧化物半导体、基于Al-Ga-Zn-O的氧化物半导体、基于Sn-Al-Zn-O的氧化物半导体的三元金属氧化物；诸如基于In-Zn-O的氧化物半导体、基于Sn-Zn-O的氧化物半导体、基于Al-Zn-O的氧化物半导体、基于Zn-Mg-O的氧化物半导体、基于Sn-Mg-O的氧化物半导体、基于In-Mg-O的氧化物半导体、基于In-Ga-O的氧化物半导体的二元金属氧化物；或者基于In-O的氧化物半导体、基于Sn-O的氧化物半导体、基于Zn-O氧化物半导体等的单元金属氧化物。另外，上述氧化物半导体可包含SiO₂。在此，例如，基于In-Ga-Zn-O的氧化物半导体是指包含铟（In）、镓（Ga）、锌（Zn）的氧化物，并对其组成比并没有特别的限制。另外，该基于In-Ga-Zn-O的氧化物半导体还可以包含In、Ga、Zn除外的元素。

作为氧化物半导体层，也可以使用以化学式InMO₃（ZnO）_m（m>0）表示的材料的薄膜。在此，M表示选自Ga、Al、Mn和Co中的一种或多种金属元素。例如，M可以是Ga、Ga及Al、Ga及Mn或Ga及Co等。

当作为氧化物半导体使用基于In-Ga-Zn-O的材料时，例如可以使用其组成比为In₂O₃：Ga₂O₃：ZnO=1：1：1[摩尔比]的氧化物靶材。注意，靶材的材料及组成不局限于上述记载。例如，也可以使用In₂O₃：Ga₂O₃：ZnO=1：1：2[摩尔比]的组成比的靶材。

当作为氧化物半导体使用基于In-Zn-O的材料时，将所使用的靶材的组成比设定为使原子比为In:Zn=50:1至1:2（换算为摩尔比则为In₂O₃:ZnO=25:1至1:4），优选为In:Zn=20:1至1:1（换算为摩尔比则为In₂O₃:ZnO=10:1至1:2），更优选为In:Zn=15:1至1.5:1（换算为摩尔比则为In₂O₃:ZnO=15:2至3:4）。例如，当作为用于形成基于In-Zn-O的氧化物半导体的靶材的原子比为In:Zn:O=X:Y:Z时，满足Z>1.5X+Y的关系式。

靶材的填充率为90％以上且100％以下，优选为95％以上且99.9％以下。通过使用高填充率的靶材，可以沉积致密氧化物半导体层。

优选氧化物半导体层的厚度为3nm以上且30nm以下。这是因为如果氧化物半导体层的厚度太厚（例如，厚度为50nm以上），则晶体管有可能成为常导通。

优选使用诸如氢、水、羟基或氢化物等的杂质不容易混入的方法形成氧化物半导体层。例如，可以使用溅射法等形成氧化物半导体层。

在本实施方式中，通过利用使用基于In-Ga-Zn-O的氧化物靶材的溅射法来形成氧化物半导体层。

沉积气氛可以是稀有气体（典型的是氩）气氛、氧气气氛或稀有气体和氧的混合气氛等。此外，为了防止氢、水、羟基、氢化物等混入氧化物半导体层，优选采用使用充分去除了诸如氢、水、羟基、氢化物等的杂质的高纯度气体的气氛。

例如，可以如下地形成氧化物半导体层。

首先，将衬底放置在被保持为减压状态的沉积室内，并对衬底进行加热以使衬底温度为超过200℃且500℃以下，优选为超过300℃且500℃以下，更优选为350℃以上且450℃以下。

接着，充分去除了诸如氢、水、羟基、氢化物等的杂质的高纯度气体被引入去除了残留水分的沉积室，并通过使用靶材在衬底上形成氧化物半导体层。为了去除沉积室中的残留水分，优选使用诸如低温泵、离子泵、钛升华泵等的捕集真空泵。另外，排气单元可以是设置有冷阱的涡轮泵。在利用低温泵进行了排气的沉积室中，诸如氢、水、羟基、氢化物等的杂质（更优选还包括包含碳原子的化合物）等被去除，由此可以降低在该沉积室中形成的氧化物半导体层中的诸如氢、水、羟基、氢化物等的杂质浓度。

当沉积时的衬底温度是低温（例如，100℃以下）时含有氢原子的物质有可能混入到氧化物半导体中；由此优选将衬底加热到上述范围内的温度。通过将衬底加热到上述温度而形成氧化物半导体层，衬底温度为高温，从而氢键被热切断而含有氢原子的物质不太可能被引入到氧化物半导体层中。因此，通过在将衬底加热到上述温度的情况下形成氧化物半导体层，可以充分降低包含在氧化物半导体层中的诸如氢、水、羟基、氢化物等的杂质浓度。此外，可以减少因溅射而产生的损伤。

沉积条件的一个例子如下：衬底与靶材之间的距离是60mm；压力是0.4Pa；直流（DC）电源是0.5kW；衬底温度是400℃；沉积气氛是氧（氧流量比率100％）气氛。注意，因为可以减少在进行沉积时产生的粉状物质（也称为微粒、尘屑），且膜的厚度可以是均匀的，所以优选使用脉冲直流电源。

注意，优选的是，在通过溅射法形成氧化物半导体层之前，通过进行引入氩气体且产生等离子体的反溅射，来去除附着于要形成氧化物半导体层的表面上的粉状物质（也称为微粒、尘屑）。反溅射是指其中对衬底侧施加电压来在衬底附近产生等离子体，而对衬底的表面进行改性的一种方法。注意，也可以使用诸如氮、氦、氧等的气体代替氩。

通过在氧化物半导体层上形成具有期望形状的掩模之后，对该氧化物半导体层进行蚀刻，可以加工氧化物半导体层。可以通过光刻、喷墨等法形成掩模。为了蚀刻氧化物半导体层，可以采用干法蚀刻或湿法蚀刻。当然，也可以组合干法蚀刻和湿法蚀刻两者。

然后，也可以对氧化物半导体层144进行热处理（第一热处理）。热处理可以进一步去除氧化物半导体层144中的含有氢原子的物质；由此可改善氧化物半导体层144的结构，且可降低能隙中的缺陷能级。在惰性气体气氛下，在250℃以上且700℃以下，优选为450℃以上且600℃以下或者低于衬底的应变点的温度下进行热处理。惰性气体气氛优选是以氮或稀有气体（例如，氦、氖或氩等）为主要成分且不包含水或氢等的气氛。例如，将引入到热处理装置中的氮或诸如氦、氖、氩等的稀有气体的纯度设定为6N（99.9999％）以上，优选设定为7N（99.99999％）以上（即，杂质浓度为1ppm以下，优选为0.1ppm以下）。

热处理可以以下方式执行，例如，可以将被处理物引入包括电阻发热元件等的电炉中，并在氮气气氛下以450℃加热1个小时。在热处理期间，不使氧化物半导体层144接触大气，从而避免水和氢的混入。

由于上述热处理具有去除氢或水等的效果，因此也可以将该热处理称为脱水化处理、脱氢化处理等。例如，也可以在将氧化物半导体层加工为岛状之前、或在形成栅极绝缘层之后进行该热处理。这种脱水化处理、脱氢化处理可进行一次或多次。

接着，在氧化物半导体层144等上形成用于形成源电极及漏电极（以及布线）的导电层，并且加工该导电层来形成源/漏电极142a和源/漏电极142b（参照图4B）。

导电层可以通过PVD法或CVD法来形成。作为导电层的材料，可以使用选自铝、铬、铜、钽、钛、钼和钨中的元素或以上述元素的任一种作为成分的合金等。此外，还可以使用选自锰、镁、锆、铍、钕、钪中的一种材料或这些材料的任一种的组合材料。

导电层既可以采用单层结构也可以采用两层以上的叠层结构。例如导电层可具有：钛膜或氮化钛膜的单层结构；含有硅的铝膜的单层结构；在铝膜上层叠钛膜的双层结构；在氮化钛膜上层叠钛膜的双层结构；依次层叠钛膜、铝膜及钛膜的三层结构等。注意，当作为导电层采用钛膜或氮化钛膜的单层结构时，具有易于将源/漏电极142a及源/漏电极142b加工为锥形形状的优点。

或者，导电层还可以使用导电金属氧化物来形成。导电金属氧化物可以是氧化铟（In₂O₃)、氧化锡（SnO₂）、氧化锌（ZnO）、氧化铟和氧化锡的合金（In₂O₃-SnO₂，有时简称为ITO）、氧化铟和氧化锌的合金（In₂O₃-ZnO）或者含有硅或氧化硅的这些金属氧化物材料中的任一种。

优选以源/漏电极142a及源/漏电极142b的端部形成为锥形的方式对导电层进行蚀刻。在此，锥形角例如优选为30°以上且60°以下。当以源/漏电极142a及源/漏电极142b的端部形成为锥形的方式进行蚀刻时，可以提高后面形成的栅极绝缘层146的覆盖性，并防止断裂。

上部晶体管的沟道长度（L）由源/漏电极142a的下缘部与源/漏电极142b的下缘部之间的间隔决定。注意，对于用于形成在形成沟道长度（L）短于25nm的晶体管时使用的掩模的曝光，优选使用波长短至几nm至几十nm的极远紫外线。利用极远紫外线的曝光的分辨率高且聚焦深度大。由此，可以将后面形成的晶体管的沟道长度（L）形成为10nm以上且1000nm（1μm）以下，且电路可在较高速度下操作。再者，通过微型化可以降低半导体器件的功耗。

接着，形成栅极绝缘层146，以覆盖源/漏电极142a、142b并与氧化物半导体层144的一部分接触（参照图4C）。

栅极绝缘层146可以通过CVD法或溅射法等形成。栅极绝缘层146使用氧化硅、氮化硅、氧氮化硅等来形成。此外，栅极绝缘层146也可以使用包含13族元素及氧的材料来形成。作为包含13族元素及氧的材料，例如可以使用氧化镓、氧化铝、或氧化铝镓等。再者，栅极绝缘层146也可以使用包含氧化钽、氧化铪、氧化钇、硅酸铪（HfSi_xO_y（x>0、y>0））、添加有氮的硅酸铪（HfSi_xO_yN_Z（x>0、y>0、z>0））、添加有氮的铝酸铪（HfAl_xO_yN_Z（x>0、y>0、z>0））等材料形成。栅极绝缘层146既可以采用单层结构，又可以采用组合上述材料的叠层结构。对栅极绝缘层146的厚度没有特别的限定；当对半导体器件进行微型化时，为了确保晶体管的操作优选将其形成得较薄。例如，当使用氧化硅时，可以将栅极绝缘层146的厚度形成为1nm以上且100nm以下，优选形成为10nm以上且50nm以下。

栅极绝缘层146优选使用不使诸如氢、水等杂质混入到层中的方法形成。这是因为当栅极绝缘层146包含诸如氢、水等杂质时，诸如氢、水等杂质侵入到后面形成的氧化物半导体膜中或该诸如氢、水等杂质抽出氧化物半导体膜中的氧，从而使氧化物半导体膜的背沟道可具有低电阻（具有n型导电性），且可形成寄生沟道。因此，栅极绝缘层146优选以尽量不包含诸如氢、水等杂质的方式来形成。例如，优选通过溅射法来形成栅极绝缘层146。作为膜形成时使用的溅射气体，优选使用去除了诸如氢、水等杂质的高纯度气体。

很多可用于氧化物半导体层144的氧化物半导体材料包含13族元素。因此，当使用包含13族元素及氧的材料形成与氧化半导体层144接触的栅极绝缘层146时，可以使栅极绝缘层146与氧化物半导体层144之间的界面保持良好状态。这是因为包含13族元素及氧的材料与氧化物半导体材料匹配良好。例如，通过以彼此接触的方式设置氧化物半导体层144与包含氧化镓的栅极绝缘层146，可以减少在氧化物半导体层144与栅极绝缘层146之间的界面堆积的氢。从防止水侵入到氧化物半导体层144中的观点来看，栅极绝缘层146优选使用不容易透过水的氧化铝形成。

当如上述那样将栅极绝缘层形成得较薄时，存在因隧道效应等引起栅极泄漏电流的问题。为了解决栅极泄漏电流的问题，栅极绝缘层146优选使用诸如氧化铪、氧化钽、氧化钇、硅酸铪（HfSi_xO_y（x>0、y>0））、添加有氮的硅酸铪（HfSi_xO_yN_Z（x>0、y>0、z>0））、添加有氮的铝酸铪（HfAl_xO_yN_Z（x>0、y>0、z>0））等的高介电常数（高k）材料形成。通过将高k材料用于栅极绝缘层146，不但可以确保电特性，而且可以将膜厚度设定得厚，以抑制栅极泄漏。注意，栅极绝缘层146还可以具有层叠含有高k材料的膜与含有氧化硅、氮化硅、氧氮化硅、氮氧化硅或氧化铝等的膜的叠层结构。

另外，栅极绝缘层146优选包含多于化学计量组成比的氧。例如，当栅极绝缘层146使用氧化镓形成时，可以将组成比表示为Ga₂O_3+α(0<α<1)。当使用氧化铝时，化学计量组成比可以表示为Al₂O_3+α(0<α<1)。当使用氧化镓铝时，化学计量组成比可以表示为Ga_xAl_2-xO_3+α(0<x<2、0<α<1)。

注意，也可以在沉积氧化物半导体层之后、形成氧化物半导体层144之后或形成栅极绝缘层146之后进行氧掺杂处理。“氧掺杂”是指将氧（至少包含氧自由基、氧原子以及氧离子中的任一种）添加到块（bulk）中。注意，该术语“块”是为了明确不仅将氧添加到薄膜表面、还将氧添加到薄膜内部而使用的。另外，术语“氧掺杂”包括将氧等离子体添加到块中的“氧等离子体掺杂”。通过氧掺杂，可以使包含在氧化物半导体层和栅极绝缘层中的氧量大于化学计量组成比的氧量。

氧掺杂优选利用ICP（感应耦合等离子体），使用微波（例如，频率为2.45GHz）激发的氧等离子体来进行。

在此，为了满足公式（1）或公式（3），优选绝缘层128及栅极绝缘层146的厚度为如下值。

例如，当绝缘层128使用氧化硅或氧氮化硅形成并且栅极绝缘层146使用氧化硅或氧氮化硅形成时，优选绝缘层128的厚度t_b≥300nm，栅极绝缘层146的厚度t_a≤30nm。注意，氧化硅和氧氮化硅的介电常数为4左右。

或者，当绝缘层128使用氧化硅或氧氮化硅（介电常数为4左右）形成并且栅极绝缘层146使用氮化硅（介电常数为7左右）形成时，优选绝缘层128的厚度t_b≥180nm，栅极绝缘层146的厚度t_a≤30nm。

或者，当绝缘层128使用氧化硅或氧氮化硅（介电常数为4左右）形成并且栅极绝缘层146使用氧化铪（介电常数为14左右）形成时，优选绝缘层128的厚度t_b≥90nm，栅极绝缘层146的厚度t_a≤30nm。

在形成栅极绝缘层146之后，优选在惰性气体气氛下或氧气气氛下进行第二热处理。热处理的温度被设置为200℃以上且450℃以下，优选为250℃以上且350℃以下。例如，在氮气气氛下可以250℃进行1个小时的热处理。第二热处理可以降低晶体管的电特性的变化性。当栅极绝缘层146含有氧时，可以向氧化物半导体层144供给氧，以填充该氧化物半导体层144的氧缺陷。

注意，在本实施方式中，在形成栅极绝缘层146之后进行第二热处理；但是第二热处理的时序不限定于此。例如，也可以在形成栅电极之后进行第二热处理。另外，既可以在第一热处理之后连续地进行第二热处理，也可以在第一热处理中兼并第二热处理，或在第二热处理中兼并第一热处理。

如上所述，通过采用第一热处理和第二热处理中的至少一个，可以以氧化物半导体层144尽量不包含该含有氢原子的物质的方式使其高度纯化。

接着，形成用于形成栅电极（以及布线）的导电层，并且加工该导电层，以使形成栅电极148a及导电层148b（参照图4D）。

栅电极148a及导电层148b可以使用诸如钼、钛、钽、钨、铝、铜、钕和钪等的金属材料或以这些材料的任一种作为主要成分的合金材料来形成。注意，栅电极148a及导电层148b可以具有单层结构或者叠层结构。

接着，在栅极绝缘层146、栅电极148a及导电层148b上形成绝缘层150及绝缘层152（参照图5A）。绝缘层150及绝缘层152可以通过PVD法或CVD法等来形成。绝缘层150及绝缘层152还可以使用含有氧化硅、氧氮化硅、氮化硅、氧化铪、氧化镓、氧化铝、氧化镓铝等的无机绝缘材料的材料来形成。注意，作为绝缘层150及绝缘层152，优选使用介电常数低的材料或介电常数低的结构（例如多孔结构等）。这是因为当绝缘层150及绝缘层152具有低介电常数时，可以降低产生在布线或电极等之间的电容且可实现高速操作。注意，在本实施方式中，虽然采用绝缘层150和绝缘层152的单层结构，但是本发明的一个实施方式不限于此结构。绝缘层150和绝缘层152也可以采用两层以上的叠层结构。

接着，在栅极绝缘层146、绝缘层150及绝缘层152中形成到达源/漏电极142b的开口153。然后，在绝缘层152上形成与源/漏电极142b接触的电极154，并且在绝缘层152上形成与电极154接触的布线156（参照图5B）。通过使用掩模等的选择性蚀刻来形成该开口。

例如，可以通过在包括开口153的区域中使用PVD法或CVD法等形成导电层，然后使用蚀刻处理或CMP处理等的方法去除导电层的一部分，来形成电极154。

具体而言，例如，可以采用其中在包括开口153的区域中通过PVD法形成薄的钛膜，通过CVD法形成薄的氮化钛膜，然后形成钨膜以填充开口153的方法。在此，通过PVD法形成的钛膜具有还原在形成有钛膜的表面上形成的氧化膜（例如自然氧化膜等），由此降低与下部电极等（在此为源/漏电极142b）的接触电阻的功能。其后形成的氮化钛膜具有抑制导电材料的扩散的阻挡功能。也可以在形成钛或氮化钛等的阻挡膜之后通过镀敷法形成铜膜。

注意，当去除导电层的一部分形成电极154时，优选进行加工来使其表面平坦。例如，当在包括开口153的区域中形成薄的钛膜或氮化钛膜，然后形成钨膜以填充开口153时，可以通过后续的CMP处理去除过量的钨、钛、氮化钛等并提高其表面的平坦性。如此使包括电极154的表面平坦化，由此可以在后面的步骤中形成良好的电极、布线、绝缘层、半导体层等。

布线156通过在使用诸如溅射法等的PVD法、诸如等离子体CVD法等的CVD法形成导电层并对该导电层进行图案化而形成。作为导电层的材料，可以使用选自铝、铬、铜、钽、钛、钼和钨中的元素或以上述元素的任一种作为成分的合金等。此外，还可以使用选自锰、镁、锆、铍、钕、钪中的一种材料或这些材料的任一种的组合材料。详细内容与源/漏电极142a、142b等相同。

通过上述步骤可以形成晶体管162及电容器164。用于本实施方式所示的晶体管162的氧化物半导体层144优选通过充分地去除诸如氢等的杂质而被高度纯化。例如，氧化物半导体层144中的氢浓度为5×10¹⁹原子/cm³以下，优选为5×10¹⁸原子/cm³以下，更优选为5×10¹⁷原子/cm³以下。优选在氧化物半导体层144中氧缺陷通过充分的氧供给而被降低。在氢浓度被充分降低而高度纯化并通过充分的氧供给来降低起因于氧缺陷的能隙中的缺陷能级的氧化物半导体层144中，载流子浓度为低于1×10¹²/cm³，优选为低于1×10¹¹/cm³，更优选为低于1.45×10¹⁰/cm³。例如，室温（25℃）下的截止状态电流（在此，为每单位沟道宽度（1μm）的截止状态电流）为100zA（1zA（zeptoampere）等于1×10^-21A）以下，优选为10zA以下。通过使用被i型化（本征化）或实质上被i型化的经提纯氧化物半导体层144，可以得到截止电流特性优良的晶体管162。

通过上述步骤完成包括晶体管160、晶体管162及电容器164的半导体器件（参照图5B）。

包含氧化物半导体层的晶体管的制造工艺不需要高温处理，由此可以形成包含氧化物半导体层的晶体管而不影响到诸如下部晶体管和布线的另一器件。另外，与用于形成包含不同于氧化物半导体的半导体材料（例如，硅）的晶体管的步骤数量相比，用于形成包含氧化物半导体层的晶体管的步骤数量少。

<半导体器件的截面图及平面图>

接着，参照图6A和6B说明一部分与图1A和1B不同的半导体器件的结构。图6A是半导体器件的截面图，而图6B是半导体器件的平面图。在图6A中，A1-A2垂直于晶体管的沟道长度方向，而B1-B2平行于晶体管的沟道长度方向。图6A和6B所示的半导体器件在下部具有包含第一半导体材料的晶体管160，并在上部具有包含第二半导体材料的晶体管163。在图6A和6B中，下部晶体管160的结构及电容器164与图1A和1B相同，由此省略详细说明。

图6A和6B所示的晶体管163与图1A和1B所示的晶体管162两者中都包括氧化物半导体层144、源/漏电极142a、源/漏电极142b、栅极绝缘层146和栅电极148a。晶体管163与晶体管162的不同之处为氧化物半导体层144与源/漏电极142a及源/漏电极142b连接的位置。换言之，在晶体管163中，氧化物半导体层144的下部与源/漏电极142a及源/漏电极142b连接。

本实施方式中所述的结构、方法等可以与其他实施方式所示的结构、方法等的任一种适当地组合来使用。

<半导体器件的电路结构>

接着，参照图7A-1、7A-2和图7B对图1A和1B以及图6A和6B所示的半导体器件的电路结构及其操作进行说明。注意，在电路图中，为了表示晶体管包括氧化物半导体，有时附上“OS”的符号。

<基本结构>

在图7A-1所示的半导体器件中，第一布线（第一线）与晶体管160的源电极（或漏电极）彼此电连接。第二布线（第二线）与晶体管160的漏电极（或源电极）彼此电连接。第三布线（第三线）与晶体管162的源电极（或漏电极）彼此电连接。第四布线（第四线）与晶体管162的栅电极彼此电连接。晶体管160的栅电极以及晶体管162的漏电极（或源电极）与电容器164的一个电极电连接。第五布线（第五线）与电容器164的另一个电极电连接。注意，图7A-1中的电路结构对应于图1A和1B中的半导体器件所包括的电路结构。

在此，例如，晶体管162的包含氧化物半导体的晶体管。包含氧化物半导体的晶体管具有相当低的截止状态电流。因此，通过使晶体管162截止，可以在极长时间保持晶体管160的栅电极的电位。放置电容器164便于保持施加到晶体管160的栅电极的电荷，以及所存储数据的读取。另外，作为包括氧化物半导体的晶体管，也可以使用图6A和6B所示的晶体管163代替晶体管162。

注意，对晶体管160没有特别的限制；例如采用包含氧化物半导体除外的半导体材料的晶体管作为晶体管160。从提高数据的读取速度的观点而言，例如，优选采用诸如使用单晶硅形成的晶体管等的开关速度高的晶体管。

如图7B所示，可从图7A-1所示的结构中省略电容器164。

图7A-1中的半导体器件利用可以保持晶体管160的栅电极的电位的优点，由此可以如下所述那样进行数据的写入、保持以及读取。

首先，对数据的写入和保持进行说明。首先，将第四布线的电位设定为使晶体管162导通的电位，以使晶体管162导通。由此，对晶体管160的栅电极和电容器164供应第三布线的电位。也就是说，对晶体管160的栅电极供应预定的电荷（写入）。在此，施加两个不同电位的电荷（以下将施加低电位的电荷称为电荷Q_L，将施加高电位的电荷称为电荷Q_H）之一被给予晶体管160的栅电极。注意，也可以供应用于施加三个或更多不同电位的电荷来提高存储容量。然后，将第四布线的电位设定为使晶体管162截止的电位，以使晶体管162截止。由此保持给予晶体管160的栅电极的电荷（存储）。

因为晶体管162的截止状态电流极小，所以晶体管160的栅电极的电荷被长时间地保持。

然而，如图1A和1B所示，当晶体管160和晶体管162以至少一部分彼此重叠的方式设置时，晶体管160的源区或漏区可用作晶体管162的背栅电极。在写入操作中，当将正电位施加到第一布线或第二布线时，晶体管162的阈值电压漂移到负一侧（漂移到常导通一侧）。由此，晶体管162的泄漏电流增加，或则可导致存储保持的劣化。

当满足公式（1）或公式（3）时，晶体管160的源区或漏区实质上不用作晶体管162的背栅电极。换言之，可以充分抑制晶体管162的阈值电压变动。由此，可以提高半导体器件的存储保持。

接着，对数据的读取进行说明。当在对第一布线供应预定的电位（恒电位）的同时对第五布线施加适当的电位（读取电位）时，第二布线的电位根据保持在晶体管160的栅电极中的电荷量而不同。一般而言，这是因为在晶体管160为n沟道晶体管的情况下，对晶体管160的栅电极施加Q_H时的表观阈值电压V_{th_H}低于对晶体管160的栅电极施加Q_L时的表观阈值电压V_{th_L}。在此，表观阈值电压是指使晶体管160“导通”所需的第五布线的电位。由此，当将第五布线的电位设定为V_{th_H}和V_{th_L}的中间电位V₀时，可以辨别施加到晶体管160的栅电极的电荷。例如，在写入操作中施加Q_H的情况下，当第五布线的电位设置为V₀（＞V_{th_H}）时，晶体管160“导通”。例如，在写入操作中施加Q_L的情况下，即使第五布线的电位设置为V₀（＜V_{th_L}），晶体管160也维持截止”。因此，通过测量第二布线的电位可以读取所存储的数据。

然而，如图1A和1B所示，当晶体管160和晶体管162以至少一部分彼此重叠的方式设置时，晶体管160的源区或漏区可用作晶体管162的背栅电极。也就是说，在读取操作中，当对第一布线或第二布线施加正电位时，晶体管162的阈值电压漂移到负一侧（漂移到常导通一侧）。由此，晶体管162的漏泄电流增加，这可导致保持特性劣化。

在满足公式（1）或公式（3）时，晶体管160的源区或漏区实质上不用作晶体管162的背栅电极。换言之，可以充分抑制晶体管162的阈值电压变动。由此，可以提高半导体器件的存储保持。

注意，当将存储单元排列为阵列时，可只读取所希望的存储单元的数据。为了读取预定存储单元的数据且不读取气体存储单元的数据时，对数据读取对象除外的存储单元的第五布线施加不管晶体管160的栅电极的状态如何都使晶体管160“截止”的电位，即小于V_{th_H}的电位。或者，对第五布线施加不管晶体管160的栅电极的状态如何都使晶体管160“导通”的电位，即大于V_{th_L}的电位。

接着，对数据的重写进行说明。数据的重写与数据的写入和保持同样地进行。也就是说，将第四布线的电位设定为使晶体管162导通的电位，由此使晶体管162导通。由此，对晶体管160的栅电极和电容器164供应第三布线的电位（有关新数据的电位）。然后，将第四布线的电位设定为使晶体管162截止的电位，由此使晶体管162截止。因此，对晶体管160的栅电极施加有有关新数据的电荷。

在根据本发明的一个实施方式的半导体器件中，可以通过数据的另一次写入来直接重写数据。因此，不需要闪存等所需要的使用高电压从浮动栅抽取电荷的操作，可以抑制起因于擦除操作的操作速度降低。换言之，实现了半导体器件的高速操作。

注意，将晶体管162的漏电极（或源电极）与晶体管160的栅电极电连接，由此该漏电极（或源电极）具有与用于非易失性存储元件的浮动栅晶体管的浮动栅相同的功能。由此，有时将附图中的晶体管162的漏电极（或源电极）与晶体管160的栅电极电连接的部分称为浮动栅部FG。当晶体管162截止时，可以认为该浮动栅部FG被埋设在绝缘体中，由此在浮动栅部FG中保持有电荷。包含氧化物半导体的晶体管162的截止状态电流的量为包含硅半导体等的晶体管的截止状态电流的十万分之一以下；因此可以不考虑因晶体管162的漏泄电流而导致蓄积在浮动栅部FG中的电荷的丢失。也就是说，通过包含氧化物半导体的晶体管162，可以实现即使没有电力供给也能够存储数据的非易失性存储器件。

例如，当室温（25℃）下晶体管162的截止电流为10zA（1zA（zeptoampere）等于1×10^-21A）以下，且电容器164的电容值为10fF左右时，至少可以保持数据10⁴秒以上。当然该保持时间取决于晶体管特性或电容值。

另外，在该情况下，不存在常规浮动栅晶体管中被指出的栅极绝缘膜（隧道绝缘膜）的退化的问题。也就是说，可以解决常规问题，即将电子注入到浮动栅时栅极绝缘膜退化的问题。这意味着不存在对写入周期的根本限制。另外，也不需要常规的浮动栅晶体管在写入或擦除数据时所需要的高电压。

诸如构成图7A-1中的半导体器件的晶体管等的组件可被视为包括如图7A-2所示的电阻器和电容器。换言之，可以认为在图7A-2中，晶体管160和电容器164被视为分别包括电阻器和电容器而构成。R1和C1分别是电容器164的电阻值和电容值。电阻值R1对应于构成电容器164的绝缘层的电阻值。R2和C2分别是晶体管160的电阻值和电容值。电阻值R2对应于晶体管160导通时的栅极绝缘层的电阻值。电容值C2对应于栅极电容（形成在栅电极和源电极或漏电极之间的电容以及形成在栅电极和沟道形成区之间的电容）。

在晶体管162截止时的源电极和漏电极之间的电阻值（也称为有效电阻）为ROS。在晶体管162的栅极泄漏充分小的条件下，当R1和R2满足R1≥ROS、R2≥ROS时，电荷保持周期（也可以称为数据保持周期）主要由晶体管162的截止状态电流决定。

另一方面，当不满足上述条件时，即使晶体管162的截止状态电流充分小，也难以充分确保保持周期。这是因为晶体管162的截止状态电流除外的泄漏电流（例如，产生在源电极和栅电极之间的泄漏电流等）大的缘故。由此，可以说本实施方式所公开的半导体器件优选满足上述关系。

C1和C2优选满足C1≥C2的关系。这是因为当C1大时，当由第五布线控制浮动栅部FG的电位时，可以高效地将第五布线的电位供应到浮动栅部FG，并且可以将施加到第五布线的电位间（例如，读取电位和非读取电位）的电位差抑制为低。

通过满足上述关系，可以实现更优选的半导体器件。注意，R1和R2由晶体管160的栅极绝缘层和电容器164的绝缘层控制。相同关系适用于C1和C2。因此，优选适当地设定栅极绝缘层的材料或厚度等，而满足上述关系。

在本实施方式所述的半导体器件中，浮动栅部FG具有与闪存等中的浮动栅晶体管的浮动栅相等的作用，但是，本实施方式的浮动栅部FG具有与闪存等的浮动栅根本不同的特征。因为在闪存中施加到控制栅的电压高，所以为了防止其电位影响到邻近单元的浮动栅，需要使各单元之间保持一定程度的间隔。这是阻碍半导体器件的高度集成的主要原因之一。该原因起因于通过施加高电场来产生隧道电流的闪存的根本原理。

相反，根据本实施方式的半导体器件通过开关包含氧化物半导体的晶体管操作，并且不使用如上所述的由隧道电流引起的电荷注入的原理。也就是说，不像闪存，不需要用来注入电荷的高电场。由此，不需要考虑来自控制栅的高电场对邻近单元的影响，由此便于高度集成。

另外，根据本实施方式的半导体器件优于闪存的优点在于：不需要高电场，并且不需要大型外围电路（诸如升压电路等）。例如，在写入两个能级（1位）的数据的情况下，在每个存储单元中，可以使施加到根据本实施方式的存储单元的最高电压（同时施加到存储单元的各端子的最高电位与最低电位之间的差异）为5V以下，优选为3V以下。

当使电容器164中所包括的绝缘层的介电常数εr1与晶体管160中所包括的绝缘层的相对介电常数εr2不同时，可以容易使电容器164中所包括的绝缘层的面积S1和晶体管160中所包括的绝缘层的面积S2满足2·S2≥S1（优选为S2≥S1）同时满足C1≥C2。换言之，可容易使电容器164中的绝缘层的面积小并实现C1≥C2。具体而言，例如，在构成电容器164的绝缘层中，通过采用含有诸如氧化铪等高k材料的膜或含有诸如氧化铪等高k材料的膜与含有氧化物半导体的膜的叠层结构，可以将εr1设置为10以上，优选为15以上，并且在构成晶体管160的绝缘层中，通过采用氧化硅，可以将εr2设置为3至4。

通过并用这种结构，可以进一步使根据本发明的一个实施方式的半导体器件高度集成。

注意，为了增大半导体器件的存储容量，除了提高集成度以外还可以采用多能级技术。例如，三个能级以上的数据被写入一个存储单元，由此与写入两个能级的数据的情况相比，可以增大存储容量。例如，通过不仅向晶体管的栅电极供应如上所述的施加低电位的电荷Q_L、施加高电位的电荷Q_H，而且还供应施加另一电位的电荷Q，可以实现多能级技术。在此情况下，即使采用不使F²充分小的电路结构也可以确保充分的存储容量。

注意，上述说明是使用以电子为载流子的n沟道晶体管（n型晶体管）时的说明；当然可以使用以空穴为载流子的p沟道晶体管代替n沟道晶体管。

如上所述，根据本实施方式的半导体器件适于提高集成度。通过根据本实施方式的布线的共享、接触区域的缩小等，可以提供具有更高集成度的半导体器件。

本实施方式所示的结构、方法等可以与其他实施方式所示的结构、方法等的任一种适当地组合来使用。

（实施方式2）

在本实施方式中，使用图8A至8C和图9A至9C对根据本发明的一个实施方式的半导体器件的应用例子进行说明。在此，对存储器件的一个例子进行说明。注意，在电路图中，为了示出包含氧化物半导体的晶体管，有时附上符号“OS”。

图8A至8C是各自可以用作存储器件且包括图7A-1所示的多个半导体器件（以下也称为存储单元）的的半导体器件的电路图。图8A及8B是存储单元串联连接的NAND半导体器件的电路图，图8C是存储单元并联连接的NOR半导体器件的电路图。

图8A中的半导体器件具有源极线SL、位线BL、第一信号线S1、m条第二信号线S2、m条字线WL、以及m个存储单元。在图8A中，半导体器件中设置有一条源极线SL和一条位线BL；但是，本发明的一个实施方式不局限于此结构。也可以设置有多条源极线SL及多条位线BL。存储单元550（i）被视为各存储单元的一典型示例，其中i为1以上且m以下的整数。在存储单元550（i）中，晶体管500（i）的栅电极、晶体管510（i）的漏电极（或源电极）以及电容器520（i）的一个电极彼此电连接。第一信号线S1与晶体管510（i）的源电极（或漏电极）彼此电连接。第二信号线S2与晶体管510（i）的栅电极彼此电连接。字线WL与电容器520（i）的另一电极彼此电连接。

另外，存储单元550（i）所具有的晶体管500（i）的源电极与邻近的存储单元550（i-1）所具有的晶体管500（i-1）的漏电极电连接。存储单元550（i）所具有的晶体管500（i）的漏电极与邻近的存储单元550（i+1）所具有的晶体管500（i+1）的源电极电连接。注意，串联连接的m个存储单元中的存储单元550（1）所具有的晶体管500（1）的漏电极与位线BL电连接。另外，串联连接的m个存储单元中的存储单元550（m）所具有的晶体管500（m）的源电极与源极线SL电连接。

存储单元550（1）所具有的晶体管500（1）也可以通过选择晶体管与位线BL电连接（未图示）。在此情况下，选择晶体管的栅电极与选择线G（1）连接。另外，存储单元550（m）所具有的晶体管500（m）可以通过选择晶体管与源极线SL电连接（未图示）。在此情况下，选择晶体管的栅电极与选择线G（2）连接。

在图8A所示的半导体器件中，按每个行进行写入操作和读取操作。以如下步骤进行写入操作。对进行写入的行（例如，第i行的存储单元550（i、1）至（i、n）），向第二信号线S2（i）施加使晶体管510（i）导通的电位，以使进行写入的行的晶体管510（i）导通。由此，对所指定行的晶体管500（i）的栅电极施加第二信号线S2（i）的电位，以使给予该栅电极预定电荷。由此，数据可被写入所指定行的存储单元。

以如下步骤进行读取操作。首先，通过对选择线G（1）、选择线G（2）施加电位，使选择晶体管导通。此外，对进行数据读取的行（例如，第i行）除外的字线WL施加不管给予晶体管500（i）的栅电极的电荷如何都使进行读取的行之外的晶体管500导通的电位，以使进行读取的行之外的晶体管500导通。然后，对进行读取的行的字线WL（i）根据晶体管500（i）的栅电极中所存储的电荷对应哪个数据而施加选择晶体管500（i）的导通状态或截止状态的电位（读取电位）。此外，对源极线SL施加恒定电位，以使与位线BL连接的读取电路（未图示）操作。在此，在源极线SL与位线BL之间的多个晶体管500（1）至500（m）中，除了进行读取的行中的晶体管500（i）之外所有晶体管500导通；因此，源极线SL与位线BL之间的导电率的大小由进行读取的行的晶体管500（i）的状态（导通状态或截止状态）决定。晶体管500（i）的状态（导通状态或截止状态）根据进行读取的行的晶体管500（i）的栅电极中所存储的电荷对应于哪个数据而不同；由此相应地位线BL的电位不同。通过使用读取电路读取位线的电位，可以从所指定行的存储单元读取数据。

图8B所示的半导体器件的一部分的结构与图8A不同。

图8B所示的半导体器件与图8A所示的半导体器件的不同之处之一是：在图8B所示的半导体器件中，位线BL与存储单元550（1）所具有的晶体管500（1）的漏电极通过选择晶体管530彼此电连接。选择晶体管530的栅电极与用于切换选择晶体管530的导通和截止状态的选择线G（1）电连接。另外，源极线SL与存储单元550（m）所具有的晶体管500（m）的漏电极可通过其栅电极与选择线G（2）电连接的选择晶体管彼此电连接。

图8B所示的半导体器件与图8A所示的半导体器件的另一不同之处是：在图8A所示的半导体器件中，各存储单元的晶体管510的源电极（或漏电极）与第一信号线S1连接，而在图8B所示的半导体器件中，各存储单元的晶体管510串联连接。换言之，存储单元550（i）所具有的晶体管500（i）的源电极与邻近的存储单元550（i-1）所具有的晶体管500（i-1）的漏电极电连接。存储单元550（i）所具有的晶体管500（i）的漏电极与邻近的存储单元550（i+1）所具有的晶体管500（i+1）的源电极电连接。注意，在串联连接的m个存储单元中，存储单元550（1）所具有的晶体管500（1）的源电极与第一信号线S1电连接。另外，在串联连接的各存储单元中，与图8A所示的半导体器件相同，晶体管510（i）的漏电极（或源电极）与晶体管510（i）的栅电极与电容器520（i）的一个电极电连接。

图8B所示的半导体器件的其他部分的结构与图8A所示的半导体器件相同；因此，其详细内容可以参照上述记载。

注意，在图8B所示的半导体器件中分别设置有第一信号线S1和位线BL；但是所公开的发明不局限于此结构。第一信号线S1与位线BL可以为一条线。

在图8B所示的半导体器件中也按行进行写入操作和读取操作。写入操作如下地进行。

写入操作从第m行起每一行地按顺序进行。为了对第i行（i=1至m）进行写入，对进行数据写入的行（第i行）中的第二信号线S2（i）供应使晶体管510（i）导通的电位，以使进行数据写入的行中的晶体管510（i）导通。在此，当在晶体管510（i）与第一信号线S1之间有晶体管510（1）至晶体管510（i-1）存在时，也使进行数据写入的行之前的各行中的晶体管510（1）至510（i-1）导通，从而对进行数据写入的行中的存储单元550（i）施加第一信号线S1的电位。由此，对所指定行的晶体管500（i）的栅电极供应第二信号线S2（i）的电位，以使对该栅电极供应预定电荷。然后，将第二信号线S2（i）的电位固定为GND，从而保持蓄积在晶体管500（i）的栅电极的电荷。由此，可以对所指定的行（第i行）的存储单元写入数据。

注意，在图8B所示的半导体器件中，由于将构成各存储单元550的晶体管510串联连接，因此难以只重写给定行中的数据。因此，优选执行用于一次擦除多行数据的操作。例如，优选将第一行到第m行分成多个块，执行按块的擦除操作。为了重写预定块中的数据，优选先擦除该块的数据，然后从第m行起按顺序写入数据。注意，当重写即将重写之前写入的行的数据时，不需要进行擦除操作。

如下所述那样进行读取操作。首先，通过对选择线G（1）供应电位，使选择晶体管导通。注意，当存在与选择线G（1）连接的选择晶体管以及与选择线G（2）连接的选择晶体管时，使两个晶体管都导通。此外，对进行数据读取的行（例如，第i行）之外的字线WL供应不管给予晶体管500（i）的栅电极的电荷如何都使进行数据读取的行之外的各行的晶体管500导通的电位，以使进行数据读取的行之外的晶体管500导通。然后，对进行数据读取的行的字线WL（i）供应根据晶体管500（i）的栅电极所存储的电荷对应哪个数据选择晶体管500（i）的导通状态或截止状态的电位（读取电位）。此外，对源极线SL施加恒定电位，以使与位线BL连接的读取电路（未图示）操作。在此，源极线SL与位线BL之间的多个晶体管500（1）至500（m）中的除进行数据读取的行的晶体管500（i）之外的所有晶体管导通；因此，源极线SL-位线BL之间的导电率的大小由进行数据读取的行的晶体管500（i）的状态（导通状态或截止状态）决定。晶体管500（i）的状态（导通状态或截止状态）根据进行数据读取的行的晶体管500（i）的栅电极中所存储的电荷对应于哪个数据而不同；由此，位线BL的电位相应地不同。通过使用读取电路读取位线BL的电位，可以从所指定行的存储单元读出数据。

图8C所示的半导体器件具有n条源极线SL、n条位线BL、n条第一信号线S1、m条第二信号线S2、m条字线WL以及多个存储单元5501、1）至550（m、n）。

存储单元550（i、j）被视为各存储单元的典型示例，其中i为1以上且m以下的整数，j为1以上且n以下的整数。在存储单元550（i、j）中，晶体管510（i、j）的栅电极、晶体管510（i、j）的漏电极（或源电极）与电容器520（i、j）的一个电极彼此电连接。源极线SL（j）与晶体管500（i、j）的源电极彼此电连接，并且位线BL（j）与晶体管500（i、j）的漏电极彼此电连接。第一信号线S1（j）与晶体管510（i、j）的源电极（或漏电极）彼此电连接，第二信号线S2（i）与晶体管510（i、j）的栅电极彼此电连接。再者，字线WL（i）与电容器520（i、j）的另一个电极电连接。

在图8C所示的半导体器件中，按行进行写入操作和读取操作。使用与图8A所示的半导体器件相同的方法进行写入操作。读取操作如下所述那样进行。首先，对进行数据读取的行（例如，第i行）之外的字线WL施加不管给予晶体管500（i、1）至（i、n）的栅电极的电荷所对应的数据如何都使进行数据读取的行之外的晶体管500截止的电位；由此，使进行数据读取的行之外的各行中的晶体管500截止。然后，对进行数据读取的行的字线WL（i）供应根据晶体管500（i、1）至（i、n）的栅电极中所存储的电荷对应的数据而选择晶体管500（i、1）至（i、n）的导通状态或截止状态的电位（读取电位）。此外，对源极线SL（j）施加恒定电位，以使与位线BL（j）连接的读取电路（未图示）操作。在此，源极线SL（j）与位线BL（j）之间的导电率的大小由进行数据读取的行的晶体管500（i、1）至（i、n）的状态（导通状态或截止状态）决定。也就是说，位线BL（j）的电位根据进行数据读取的行的晶体管500（i、1）至（i、n）的栅电极中所存储的电荷对应于的数据而不同。通过读取电路读取位线BL（j）的电位，可以从所指定行的存储单元读出数据。

在上述说明中，尽管使各存储单元550保持的数据量为1比特，但是本实施方式中的半导体器件的结构不局限于此示例。当进行数据写入时也可以准备三种以上的供应到晶体管500的栅电极的电位，来增加各存储单元550保持的数据量。例如，在当进行数据写入时施加到各晶体管500的栅电极的电位为四种的情况下，可以使各存储单元保持2位的数据。

在图8A至8C中，也可以兼用第一信号线S1和位线BL。通过兼用第一信号线S1和位线BL，可以减少布线的数量。此外，在图8C中，多个或所有存储单元也可以共用源极信号线SL。

接着，参照图9A至9C对可以应用于图8A至图8C所示的半导体器件等的读取电路的一个例子进行说明。

图9A示出读取电路的概略。该读取电路具有晶体管和读出放大器电路。

在读取数据时，将端子A连接于连接有进行数据读取的存储单元的位线BL。另外，将偏置电位Vbias施加到晶体管的栅电极，从而控制流过晶体管的电流。

与读取电路的端子A连接的负载由源极线SL与位线BL之间的导电率的大小决定。源极线SL与位线BL之间的导电率的大小根据进行数据读取的存储单元所具有的晶体管500的状态（导通状态或截止状态）决定。换言之，源极线SL与位线BL之间的导电率的大小根据进行数据读取的存储单元所具有的晶体管500的栅电极所具有的电荷对应的数据而不同。

当进行数据读取的存储单元所具有的晶体管500导通时，源极线SL与位线BL之间的导电率增高，并且端子A的电位变成低于参考电位Vref。作为结果，读出放大器电路输出信号Low（低）。当进行数据读取的存储单元所具有的晶体管500截止时，源极线SL与位线BL之间的导电率降低，而端子A的电位高于参考电位Vref。作为结果，读出放大器电路输出信号High（高）。

以此方式，通过使用读取电路，可以从存储单元读取数据。注意，本实施方式的读取电路是一个例子。例如，也可以采用连接有参考用位线BL代替参考电位Vref的结构。另外，也可以预先对电位线BL进行预充电，读出根据所预充的电荷是否被放电而决定的端子A的电位。所预充的电荷是否被放电依赖于源极线SL与位线BL之间的导电率的大小。在该情况下，不必具有诸如图9A所示的晶体管的电流源。另外，读取电路可以具有预充电电路。

图9B示出作为读出放大器电路的一个例子的差分型读出放大器。差分型读出放大器具有输入端子Vin（+）、Vin（-）和输出端子Vout，且放大Vin（+）和Vin（-）之间的差异。在大多数情形中，在Vin（+）>Vin（-）时，Vout为High输出，而在Vin（+）<Vin（-）时，Vout为Low输出。在将该差分型读出放大器用于读取电路的情况下，Vin（+）和Vin（-）之一连接于输入端子A，并且对Vin（+）和Vin（-）中的另一个施加参考电位Vref。

图9C示出读出放大器电路的一个例子的锁存型读出放大器。锁存型读出放大器具有节点Q1及节点Q2和控制用信号Sp、Sn的输入端子。首先，将信号Sp设定为High，将信号Sn设定为Low，由此截断电源电位（Vdd）。并且，将进行比较的电位V1in和V2in分别施加到节点Q1和节点Q2。然后，使节点Q1和节点Q2成为浮动状态。再者，使信号Sp处于Low，使信号Sn处于High，由此供应电源。因此，在V1in>V2in时，节点Q1成为High，节点Q2成为Low。在V1in<V2in时，节点Q1成为Low，节点Q2成为High。然后，通过使节点Q1或节点Q2与输出端子导通来输出信号。在将该锁存型读出放大器用于读取电路的情况下，例如，通过开关连接节点Q1与端子A，并且通过开关连接节点Q2与参考电位Vref。之后，通过开关连接节点Q1与输出端子。

本实施方式所示的结构、方法等可以与其他实施方式所示的结构、方法等的任一个适当地组合来使用。

（实施方式3）

在本实施方式中，使用图10A至10F而对将上述实施方式所说明的半导体器件应用于电子设备的情况进行说明。在本实施方式中，说明将半导体器件应用于计算机、移动电话机（也称为移动电话、移动电话装置）、个人数字助理（包括便携式游戏机、音频再现装置等）、数码相机、数码摄像机、电子纸、电视装置（也称为电视或电视接收机）等的电子设备的情况。

图10A示出笔记本型个人计算机，包括框体701、框体702、显示部703和键盘704等。在框体701和框体702中的至少一个设置有上述实施方式所示的半导体器件。因此，可以实现一种数据写入及读取的速度很快，能够长时间保持存储数据，并且其功耗被充分地降低了的笔记本型个人计算机。

图10B示出个人数字助理（PDA），其主体711包括显示部713、外部接口715和操作按钮714等。另外，还包括用来操作个人数字助理的触屏笔712等。在主体711内设置有上述实施方式所示的半导体器件。因此，可以实现一种数据写入及读取的速度很快，能够长时间保持存储数据，并且其功耗被充分地降低了的个人数字助理。

图10C示出安装有电子纸的电子书阅读器720，包括框体721和框体723的两条框体。框体721和框体723分别设置有显示部725和显示部727。框体721和框体723由轴部737彼此连接，并且可以以该轴部737为轴进行开闭动作。框体721包括电源731、操作键733和扬声器735等。在框体721和框体723中的至少一个设置有上述实施方式所示的半导体器件。因此，可以实现一种数据写入及读取的速度很快，能够长时间保持存储数据，并且其功耗被充分地降低了的电子书阅读器。

图10D示出移动电话机，包括框体740和框体741的两个框体。再者，框体740和框体741滑动而可以将如图10D所示那样的展开状态转换成重叠状态，可以实现适于携带的小型化。框体741包括显示面板742、扬声器743、话筒744、操作键745、定位装置746、照相用透镜747、外部连接端子748等。框体740包括进行移动电话机的充电的太阳电池单元749和外部存储器插槽750等。天线被内置在框体741中。在框体740和框体741中的至少一个设置有上述实施方式所示的半导体器件。因此，可以实现一种数据写入及读取的速度很快，能够长时间保持存储数据，并且其功耗被充分地降低了的移动电话机。

图10E示出数码相机，包括主体761、显示部767、取景器763、操作开关764、显示部765和电池766等。在主体761中设置有上述实施方式所示的半导体器件。因此，可以实现一种数据写入及读取的速度很快，能够长时间保持存储数据，并且其功耗被充分地降低了的数码相机。

图10F示出电视装置770，包括框体771、显示部773和支架775等。可以通过框体771所具有的开关、遥控器780来进行电视装置770的操作。在框体771和遥控器780安装有上述实施方式所示的半导体器件。因此，可以实现一种数据写入及读取的速度很快，能够长时间保持存储据，并且其功耗被充分地降低了的电视装置。

如上所述，本实施方式所示的电子设备安装有上述实施方式的半导体器件；由此，可以实现一种功耗被降低了的电子设备。

符号说明

100：衬底，102：保护层，104：半导体区域，106：元件隔离绝缘层，108：栅极绝缘层，110：栅电极，116：沟道形成区，120：杂质区域，122：金属层，124：金属化合物区域，126：电极，128：绝缘层，142a：源/漏电极，142b：源/漏电极，144：氧化物半导体层，146：栅极绝缘层，148：栅电极，148a：栅电极，148b：导电层，150：绝缘层，152：绝缘层，153：开口，154：电极，156：布线，160：晶体管，162：晶体管，163：晶体管，164：电容器，500：晶体管，510：晶体管，520：电容器，530：晶体管，550：存储单元，701：框体，702：框体，703：显示部，704：键盘，711：主体，712：触屏笔，713：显示部，714：操作按钮，715：外部接口，720：电子书阅读器，721：框体，723：框体，725：显示部，727：显示部，731：电源，733：操作键，735：扬声器，737：轴部，740：框体，741：框体，742：显示面板，743：扬声器，744：话筒，745：操作键，746：定位装置，747：照相用透镜，748：外部连接端子，749：太阳电池单元，750：外部存储器插槽，761：主体，763：取景器，764：操作开关，765：显示部，766：电池，767：显示部，770：电视装置，771：框体，773：显示部，775：支架，780：遥控器

本申请基于2010年7月16日提交给日本专利局的日本专利申请S/N.2010-162184，其全部内容通过引用结合于此。

Claims (7)

1.一种半导体器件，包括：

存储单元，包括第一晶体管、第二晶体管以及绝缘层，

所述第一晶体管包括：

第一沟道形成区；

所述第一沟道形成区上的第一栅极绝缘层；

所述第一栅极绝缘层上的第一栅电极，其中所述第一栅电极与所述第一沟道形成区重叠；以及

源区及漏区，其中所述第一沟道形成区夹在所述源区和所述漏区之间，

所述第二晶体管包括：

第二沟道形成区；

与所述第二沟道形成区电连接的源电极及漏电极；

所述第二沟道形成区上的第二栅电极；以及

所述第二沟道形成区和所述第二栅电极之间的第二栅极绝缘层，

所述绝缘层位于所述源区和所述漏区之一与所述第二沟道形成区之间，

其中，所述第一晶体管与所述第二晶体管彼此至少部分重叠，

并且，所述第二栅极绝缘层和所述绝缘层满足公式：

$\frac{t_a}{t_b}\&CenterDot;\frac{{\mathrm{\&epsiv;}}_{\mathrm{rb}}}{{\mathrm{\&epsiv;}}_{\mathrm{ra}}}<0.1$

其中t_a表示所述第二栅极绝缘层的厚度，t_b表示所述绝缘层的厚度，ε_ra表示所述第二栅极绝缘层的介电常数，并且ε_rb表示所述绝缘层的介电常数。

2.一种半导体器件，包括；

存储单元，包括第一晶体管、第二晶体管以及绝缘层，

所述第一晶体管包括：

第一沟道形成区；

所述第一沟道形成区上的第一栅极绝缘层；

所述第一栅极绝缘层上的第一栅电极，其中所述第一栅电极与所述第一沟道形成区重叠；以及

源区及漏区，其中所述第一沟道形成区夹在所述源区和所述漏区之间，

所述第二晶体管包括：

第二沟道形成区；

与所述第二沟道形成区电连接的源电极及漏电极；

所述第二沟道形成区上的第二栅电极；以及

所述第二沟道形成区和所述第二栅电极之间的第二栅极绝缘层，

所述绝缘层位于所述源区和所述漏区之一与所述第二沟道形成区之间，

其中，所述第一晶体管与所述第二晶体管彼此至少部分地重叠，

并且，所述第二栅极绝缘层和所述绝缘层满足公式：

$V_{\mathrm{th}}-V_{\max }\&CenterDot;\frac{t_a}{t_b}\&CenterDot;\frac{{\mathrm{\&epsiv;}}_{\mathrm{rb}}}{{\mathrm{\&epsiv;}}_{\mathrm{ra}}}>0$

其中t_a表示所述第二栅极绝缘层的厚度，t_b表示所述绝缘层的厚度，ε_ra表示所述第二栅极绝缘层的介电常数，ε_rb表示所述绝缘层的介电常数，V_max表示所述源区和所述漏区之一的电位，并且V_th表示所述第二晶体管的阈值电压。

3.一种半导体器件，包括；

存储单元，包括第一晶体管、第二晶体管以及绝缘层，

所述第一晶体管包括：

第一沟道形成区；

所述第一沟道形成区上的第一栅极绝缘层；

所述第一栅极绝缘层上的第一栅电极，其中所述第一栅电极与所述第一沟道形成区重叠；以及

源区及漏区，其中所述第一沟道形成区夹在所述源区和漏区之间，

所述第二晶体管包括：

第二沟道形成区；

与所述第二沟道形成区电连接的源电极及漏电极；

所述第二沟道形成区上的第二栅电极；以及

所述第二沟道形成区和所述第二栅电极之间的第二栅极绝缘层，

所述绝缘层位于所述源区和所述漏区之一与所述第二沟道形成区之间，

其中，所述第一晶体管与所述第二晶体管彼此至少部分地重叠，

所述源电极的一部分和所述漏电极的一部分设置在所述第二沟道形成区上，

并且，所述第二栅极绝缘层和所述绝缘层满足公式：

$\frac{t_a}{t_b}\&CenterDot;\frac{{\mathrm{\&epsiv;}}_{\mathrm{rb}}}{{\mathrm{\&epsiv;}}_{\mathrm{ra}}}<0.1$

其中t_a表示所述第二栅极绝缘层的厚度，t_b表示所述绝缘层的厚度，ε_ra表示所述第二栅极绝缘层的介电常数，并且ε_rb表示所述绝缘层的介电常数。

4.根据权利要求1、2和3中的任一项所述的半导体器件，其特征在于，所述源电极和所述漏电极之一与所述第一栅电极电连接。

5.根据权利要求1、2和3中的任一项所述的半导体器件，其特征在于，由所述源电极和所述漏电极之一以及所述第二栅极绝缘层、导电层构成电容器，以及

其中，所述第二栅极绝缘层位于所述源电极和所述漏电极之一与所述导电层之间。

6.根据权利要求1、2和3中的任一项所述的半导体器件，其特征在于，

所述第一沟道形成区包括第一半导体材料，

所述第二沟道形成区包括第二半导体材料，

并且，所述第一半导体材料和所述第二半导体材料彼此不同。

7.根据权利要求1、2和3中的任一项所述的半导体器件，其特征在于，所述第二沟道形成区包括氧化物半导体。