CN102956466A

CN102956466A - 鳍状晶体管与其制作方法

Info

Publication number: CN102956466A
Application number: CN2011102493546A
Authority: CN
Inventors: 蔡振华; 黄瑞民; 戴圣辉; 林俊贤
Original assignee: United Microelectronics Corp
Current assignee: United Microelectronics Corp
Priority date: 2011-08-26
Filing date: 2011-08-26
Publication date: 2013-03-06
Anticipated expiration: 2031-08-26
Also published as: CN102956466B

Abstract

本发明提供一种鳍状晶体管与其制作方法。该制作方法首先提供基底，并在基底上形成掩模层。接着于掩模层以及基底中形成第一沟槽，并在第一沟槽中形成半导体层。然后移除掩模层，使得半导体层形成鳍状结构嵌入在基底中且突出于基底上。最后，形成栅极于鳍状结构上。

Description

鳍状晶体管与其制作方法

技术领域

本发明涉及一种鳍状晶体管以及其制作方法，特别来说，是涉及一种具有嵌入式鳍状结构的鳍状晶体管以及其制作方法。

背景技术

近年来，随着各种消费性电子产品不断的朝小型化发展，半导体元件设计的尺寸亦不断缩小，以符合高集成度、高效能和低耗电的潮流以及产品需求。

然而，随着电子产品的小型化发展，现有的平面晶体管(planar transistor)已经无法满足产品的需求。因此，目前发展出一种非平面晶体管(non-planar)的鳍状晶体管(Fin-FET)技术，其具有立体的栅极沟道(channel)结构，可有效减少基底的漏电、降低短沟道效应，并具有较高的驱动电流。但由于鳍状晶体管是属于立体的结构，较传统结构复杂，制造难度也偏高，一般通常是在硅绝缘(silicon-on-insulator，SOI)基底上形成，若要相容于现有的硅基底工艺则有一定的难度。

因此，还需要一种新颖的鳍状晶体管装置的制作方法。

发明内容

本发明于是提出一种鳍状晶体管结构以及其制作方法，可应用于一般硅基底，且具有良好的产品品质。

根据实施例，本发明提供一种鳍状晶体管的制作方法。首先提供基底，并在基底上形成掩模层。接着于掩模层以及基底中形成第一沟槽，并在第一沟槽中形成半导体层。然后移除掩模层，使得半导体层形成鳍状结构嵌入在基底中且突出于基底上。最后，形成栅极于鳍状结构上。

根据另一实施例，本发明提供了一种鳍状晶体管的结构，包括基底、鳍状结构、栅极介电层以及栅极层。鳍状结构嵌入在基底中，并突出于基底上。栅极介电层覆盖在鳍状结构的表面，且栅极覆盖在栅极介电层上。

本发明以选择性外延生长工艺来形成鳍状结构，配合渐缩角度的侧壁以及循环退火工艺，可以确保鳍状结构的品质，进而提高产品的良率。另一方面，相较于已知鳍状晶体管大多在硅绝缘基底上形成，本发明提供的方法可在一般硅基底上操作，更增加了工艺的弹性。

附图说明

图1至图11绘示了本发明鳍状晶体管的制作方法示意图。

图12绘示了本发明鳍状晶体管的结构示意图。

附图标记说明

300 基底 314 底部抗反射层

302 物质层 316 图案化光致抗蚀剂层

304 掩模层 318 第二沟槽

306 底部抗反射层 320 绝缘层

308 图案化光致抗蚀剂层 321 浅沟槽隔离

310 第一沟槽 322 栅极介电层

312 半导体层 324 栅极层

313 鳍状结构 326 鳍状晶体管

313a 源极区 328 有源区

313b 漏极区

具体实施方式

为使本领域一般技术人员能更进一步了解本发明，下文特列举本发明的数个优选实施例，并配合附图，详细说明本发明的构成内容及所欲达成的功效。

首先，请参考图12，所绘示为本发明鳍状晶体管的结构示意图。如图12所示，本发明的鳍状晶体管326设置于被浅沟槽隔离321所包围的有源区中。鳍状晶体管326包括基底300、至少一鳍状结构(fin structure)313、物质层302、栅极介电层322以及栅极层324。基底300例如是一块硅基底(bulksilicon)或锗(Ge)基底，也可以是硅绝缘(silicon-on-insulator，SOI)基底。物质层302设置于基底300上方，在本发明优选实施例中，物质层302包括二氧化硅(SiO₂)。

鳍状结构313嵌入(embedded)在基底300中，并通过物质层302而突出于基底300上方，且每个鳍状结构313大体上沿着y方向延伸并彼此平行于x方向。如图12所示，各鳍状结构313具有宽度W，在z方向上突出于物质层302的高度为H1，位于物质层302中的厚度为H2，位于基底300中的深度为H3。于本发明的优选实施例中，W大体上介于100埃至200埃之间，H1视产品设计可以约为0.5倍的W，或0.5倍至两倍的W，或是大于两倍的W，H2大体上会大于等于W，H3大体上介于100埃至500埃之间。此外，本发明的鳍状结构313具有朝向基底300渐缩的结构。优选者，该渐缩的角度θ小于30度。鳍状结构313例如是硅层、锗层(Ge)、硅锗层(SiGe)或上述的组合。鳍状结构313可进一步包括源极区313a以及漏极区313b，两者被栅极层324所分开，并包括适当电性与掺杂浓度的掺质。

栅极层324设置于栅极介电层322上，并沿着x方向延伸而覆盖至少一鳍状结构313。栅极层324可以包括各种导电材料，例如是多晶硅或者是金属。栅极介电层322设置于鳍状结构313以及栅极层324之间，并覆盖在鳍状结构313的表面，详细来说，栅极介电层322会设置于突出于物质层302上方部分(即具有H1高度的区域)的鳍状结构313的侧壁及/或顶面。栅极介电层322可以是例如二氧化硅或者是高介电常数介电层。高介电常数介电层例如可选自氧化铪(hafnium oxide，HfO₂)、硅酸铪氧化合物(hafnium siliconoxide，HfSiO₄)、硅酸铪氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化铝(aluminum oxide，Al₂O₃)、氧化镧(lanthanum oxide，La₂O₃)、氧化钽(tantalum oxide，Ta₂O₅)、氧化钇(yttrium oxide，Y₂O₃)、氧化锆(zirconium oxide，ZrO₂)、钛酸锶(strontium titanate oxide，SrTiO₃)、硅酸锆氧化合物(zirconiumsilicon oxide，ZrSiO₄)、锆酸铪(hafnium zirconium oxide，HfZrO₄)、锶铋钽氧化物(strontium bismuth tantalate，SrBi₂Ta₂O₉，SBT)、锆钛酸铅(lead zirconatetitanate，PbZr_xTi_1-xO₃，PZT)与钛酸钡锶(barium strontium titanate，Ba_xSr_1-xTiO₃，BST)所组成的群组。

可以理解的是，前述x方向、y方向以及z方向仅为相对位置的参考，若将基板300沿逆时针或顺时针旋转90度，例如使鳍状结构313沿着x方向延伸并彼此平行于y方向，而栅极层324沿着y方向延伸，其排列方式仍为本发明的等同变化与修饰，皆应属本发明的涵盖范围。

为了增加鳍状晶体管326的电性表现，本发明还提供了下列实施示例。于本发明的实施例中，鳍状晶体管326还可包括硅应力层(图未示)设置于鳍状结构313以及栅极介电层322之间，例如设置于鳍状结构313的侧壁或者顶面。于另一实施例中，若鳍状结构313包括伸张硅锗层(relaxed SiGe)，还可以设置第二硅锗层(图未示)于鳍状结构313与栅极介电层322之间，且第二硅锗层中锗的含量大于鳍状结构313中锗的含量。

请参考图1至图11，所绘示为本发明鳍状晶体管的制作方法示意图，其沿着图12中的AA’切线所绘制。如图1所示，首先提供基底300，例如硅基底。接着在基底300上依序形成物质层302以及掩模层304。于本发明优选实施例中，物质层302的材料包括二氧化硅(SiO₂)，而掩模层304的材料则包括氮化硅(SiN)。

如图2所示，在掩模层304上形成图案化光致抗蚀剂层308，用以定义各鳍状结构313的位置。于优选实施例中，图案化光致抗蚀剂层308与掩模层304之间可以选择性地形成单层或多层结构的底部抗反射层(bottom antireflection coating，BARC)306；而于另一实施例中，也可以不用形成底部抗反射层306。

如图3所示，以图案化光致抗蚀剂层308为掩模进行至少一蚀刻工艺。此蚀刻工艺会移除未被图案化光致抗蚀剂层308覆盖的掩模层304、物质层302，并进一步蚀刻至基底300，而形成多个第一沟槽310。于本发明优选实施例中，第一沟槽310具有渐缩(tapered)的侧壁，且该渐缩角度小于30度。接着，移除图案化光致抗蚀剂层308以及抗反射层306。

如图4所示，以基底300为晶种层进行选择性外延生长工艺(selectiveepitaxial growth)，以在每个第一沟槽310中形成半导体层(semiconductorlayer)312。半导体层312会由第一沟槽310的底部生长，并向上生长超过掩模层304的顶面。于本发明的实施例中，半导体层312例如包括硅层(Si)、锗层(Ge)、硅锗层(SiGe)或上述的组合。半导体层312亦可具有一层或多层的结构，并具有适当的应力。一般而言，若基底300为硅基底，当进行选择性外延生长锗层或硅锗层时，位错(dislocation)等的晶格缺陷通常发生在相对硅(001)面为30度的位置。以图12为例，硅(001)面平行于硅基底300的表面(x轴方向)，渐缩角度即为渐缩侧壁与z轴的夹角θ。在进行选择性外延生长工艺时，由于第一沟槽310具有渐缩的侧壁，且该渐缩角度θ小于30度，故半导体层312中的位错(dislocation)等的晶格缺陷会沿着第一沟槽310的渐缩侧壁逐渐往上移动。当位错往上移动至二氧化硅的物质层302时，位错会因为高宽比陷捕(aspect ratio trapping，ART)现象而被物质层302吸收。因此，本发明的半导体层312能免除位错的产生，而具有优选的品质。值得注意的是，虽然晶格缺陷易发生的位置会随着基底300与半导体层312外延材料改变，但由于半导体主要的基底300与半导体层312的外延材料多为钻石状结构(Diamond structure)，位错等的晶格缺陷仍通常发生在相对硅(001)面为30度的位置，因此本发明使用具有小于30度的渐缩侧壁，能克服大部分的晶隔缺陷问题。

于本发明另一实施例中，在进行完选择性外延生长后，还可以进行循环退火工艺(cyclic thermal annealing，CTA)，包括先进行高温退火步骤，再进行低温退火步骤，并持续数个循环。于本发明的实施例中，高温退火是在摄氏850度至950度中持续5分钟，优选为900度，低温退火是在350度至450度中持续5分钟，优选为400度，并循环多次例如为3次。由于半导体层312和基底300之间的热膨胀系数(thermal expansion coefficient)不同，因此进行循环退火工艺可以促使半导体层312中的位错更加往物质层302的方向移动，进而降低位错等的晶格缺陷的产生。

如图5所示，接着进行平坦化步骤，例如是化学机械抛光(chemicalmechanical polish，CMP)工艺，以将掩模层304顶面上的半导体层312去除，使得半导体层312和掩模层304齐高。在此步骤中，半导体层312于是构成了多个鳍状结构(fin structure)313。每个鳍状结构313大体上彼此平行，且设置于各第一沟槽310中，突出于基底300上并与掩模层304齐高。

如图6所示，在掩模层304上形成选择性的底部抗反射层314以及图案化光致抗蚀剂层316，以定义出有源区328以及包围有源区328的浅沟槽隔离的位置，其中鳍状结构313会位于有源区328中。接着，如图7所示，以图案化光致抗蚀剂层316为掩模进行蚀刻工艺，以移除未被图案化光致抗蚀剂层316覆盖的掩模层304、物质层302，并进一步蚀刻至基底300，并在基底300中形成多个第二沟槽318。第二沟槽318的深度会大于第一沟槽310的深度，在实施例中，第二沟槽318的深度大体上介于2000埃至3000埃。然后，移除图案化光致抗蚀剂层316以及抗反射层314。

如图8所示，在基底300上全面形成绝缘层320，使其至少填满各第二沟槽318。形成绝缘层320的方式例如是沉积工艺，包括等离子体增强化学气相沉积(plasma-Enhanced CVD，PECVD)等。绝缘层320例如是二氧化硅层。接着如图9所示，进行平坦化工艺以去除位于掩模层304上方的绝缘层320。然后再进行回蚀刻工艺以移除第二沟槽318中的部分绝缘层320，使得绝缘层320的高度略高于物质层302，而形成了多个浅沟槽隔离321。值得注意的是，前述实施例中图1至图4是形成鳍状结构313后，在图5至图8中再形成浅沟槽隔离321。而于本发明另一实施例中，亦可先形成浅沟槽隔离321后，再形成鳍状结构313。

如图10所示，进行蚀刻工艺以将掩模层304去除。于本发明实施例中，当掩模层304为氮化硅时，可利用热磷酸加以去除。于本发明的实施例中，还可以在鳍状结构313的侧壁或顶面形成硅应力层(图未示)。而于另一实施例中，若鳍状结构313包括伸张硅锗层(relaxed SiGe)，还可以在鳍状结构313上形成第二硅锗层(图未示)，且第二硅锗层中锗的含量大于鳍状结构313中锗的含量。

最后如图11所示，在基底300上形成栅极介电层322覆盖在各鳍状结构313上，栅极介电层322可以是例如二氧化硅或者是高介电常数介电层。然后，在栅极介电层322上形成栅极层324，栅极层324可以包括各种导电材料，例如是多晶硅或者是金属。后续，在图案化栅极层324使的形成所需的栅极结构之后，再进行离子注入工艺以在鳍状结构313中形成如图12的源极区313a以及漏极区313b。通过上述步骤，即可形成了如图12的结构。于本发明的实施例中，还可在鳍状晶体管326上形成内层介电层(inter-layerdielectric，ILD)(图未示)，并在内层介电层中形成适当的接触洞(图未示)，以作为和外部电路的输出/输入沟道。

本领域的人应可了解前述实施例即为「先栅极(gate-first)工艺」。而本发明亦可使用于「后栅极(gate last)工艺」，举例来说，在另外一实施例中，此栅极层324可以是牺牲栅极(sacrifice gate)，在形成了内层介电层后，可进一步将此牺牲栅极层324移除，并另外再形成低电阻的栅极(图未示)，例如是金属栅极，而完成后栅极工艺。

值得注意的是，图12中的鳍状结构313中宽度W，高度H1、高度H2以及高度H3可在前述工艺中透过控制不同参数而得。举例来说，宽度W以及高度H3是在图3中形成的第一沟槽310来决定，而高度H1和高度H2是在图1中掩模层304和物质层302的厚度来决定。由于可调整工艺的参数来决定宽度W以及高度H1的比例，故本发明可以视产品设计而形成不同电性的非平面晶体管(non-planer transistor)，例如FIN-FET(当H1大于等于两倍W时)、trigate(当H1大约为1倍W时)或者segment-FET(当H1大约为0.5倍W时)。此外，本发明以选择性外延生长工艺来形成鳍状结构，配合渐缩角度的侧壁以及循环退火工艺，可以确保鳍状结构的品质，进而提高产品的良率。另一方面，相较于已知鳍状晶体管大多在硅绝缘基底上形成，本发明提供的方法可在一般硅基底上操作，更增加了工艺的弹性。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的等同变化与修饰，皆应属本发明的涵盖范围。

Claims

1.一种形成鳍状晶体管的方法，包括：

提供基底；

于该基底上形成掩模层；

于该掩模层以及该基底中形成第一沟槽；

于该第一沟槽中形成半导体层；

移除该掩模层，使得该半导体层形成鳍状结构嵌入在该基底中且突出于该基底上；以及

形成栅极覆盖在该鳍状结构上。

2.如权利要求1所述的形成鳍状晶体管的方法，还包括形成浅沟槽隔离以定义有源区。

3.如权利要求2所述的形成鳍状晶体管的方法，其中先形成该浅沟槽隔离，再移除该掩模层。

4.如权利要求1所述的形成鳍状晶体管的方法，其中形成该半导体层的方法包括选择性外延生长工艺。

5.如权利要求1所述的形成鳍状晶体管的方法，其中形成该半导体层的方法包括循环退火工艺。

6.如权利要求1所述的形成鳍状晶体管的方法，还包括在该基底以及该掩模层之间形成物质层。

7.如权利要求6所述的形成鳍状晶体管的方法，其中该物质层包括二氧化硅。

8.如权利要求1所述的形成鳍状晶体管的方法，其中该半导体层包括硅层、锗层、硅锗层或上述的组合。

9.一种形成鳍状晶体管的方法，包括：

提供基底；

于该基底上形成掩模层；

于该掩模层以及该基底中形成第一沟槽；

于该第一沟槽中形成半导体层；

形成浅沟槽隔离以定义有源区，其中该半导体层设置于该有源区中；

形成该浅沟槽隔离后，移除该掩模层，使得该半导体层形成鳍状结构嵌入在该基底中且突出于该基底上；

形成栅极于该鳍状结构上。

10.如权利要求9所述的形成鳍状晶体管的方法，其中形成该半导体层的方法包括选择性外延生长工艺。

11.如权利要求9所述的形成鳍状晶体管的方法，其中形成该半导体层的方法包括循环退火工艺。

12.如权利要求9所述的形成鳍状晶体管的方法，还包括在该基底以及该掩模层之间形成物质层。

13.如权利要求12所述的形成鳍状晶体管的方法，其中该物质层包括二氧化硅。

14.如权利要求9所述的形成鳍状晶体管的方法，其中该半导体层包括硅层、锗层、硅锗层或上述的组合。

15.一种鳍状晶体管，包括：

基底；

鳍状结构，嵌入在该基底中，该鳍状结构突出于该基底上；

栅极介电层，覆盖在该鳍状结构的表面；以及

栅极，覆盖在该栅极介电层上。

16.如权利要求15所述的鳍状晶体管，其中该鳍状结构包括硅层、锗层、硅锗层或上述的组合。

17.如权利要求15所述的鳍状晶体管，其中该鳍状结构具有朝向基底渐缩的结构。

18.如权利要求15所述的鳍状晶体管，还包括硅应力层，该应力层设置于该鳍状结构与该栅极介电层之间。

19.如权利要求15所述的鳍状晶体管，其中该鳍状结构包括伸张硅锗层，且该鳍状晶体管还包括第二硅锗层设置于该鳍状结构与该栅极介电层之间，且该第二硅锗层中锗的含量大于该鳍状结构中锗的含量。

20.如权利要求15所述的鳍状晶体管，其中该鳍状结构包括伸张硅锗层，且该鳍状晶体管还包括硅应力层设置于该鳍状结构的侧壁。