CN102916687B - 基于cmos工艺的三值时钟发生器 - Google Patents

Abstract

本发明涉及三值时钟发生器的CMOS电路设计问题。三值时钟有触发边沿多的特点，用于数字电路中有利于降低系统功耗。调查发现，目前三值时钟都只是由仿真软件通过信号源模拟产生。国内外还没有简单实用的产生三值时钟的实际电路。这里发明一种编码的方法，即用石英晶体振荡器输出的二值时钟作为输入信号对输出信号三值时钟进行编码，再根据编码方案和传输电压开关理论设计三值时钟发生器，以解决其空白的问题，促进三值时钟的实用化。模拟验证了发明的三值时钟发生器功能正确。分析表明，本三值时钟发生器结构简单，性能高，且易于数字电路里实用化。其产生高品质的三值时钟用作数字系统的时钟信号可降低系统的功耗。

Description

基于CMOS工艺的三值时钟发生器

技术领域

本发明属于集成电路之三值时钟发生器的设计技术领域。本发明是基于CMOS工艺的三值时钟发生器，利用石英晶体振荡器产生的频率稳定度极高的二值时钟作为输入信号来设计符合实用要求的三值时钟发生器。该三值时钟发生器可应用于数字电路系统，其输出的三值时钟信号作为时序逻辑电路的时钟驱动信号。由于三值时钟在一个周期内有更多触发边沿，因此数字电路系统在采用三值时钟的情况下在保持数据处理速度不变的同时，可降低系统的时钟频率，进而有利于降低系统的功耗。

背景技术

因为三值信号携带的信息量大，所以三值数字系统相比于二值数字系统有着诸多优点。如，对于一定的逻辑功能，其集成电路的面积更小和所需的信号传输线更少；对于一定的数据量，其需要的存储单元也更少[1]。另外，在三值逻辑里，很多逻辑和算术操作会进行得更快，用更少的操作步骤就可以完成[2]。类似地，三值时钟信号在一个时钟周期内也有着比传统二值时钟更多的跳变沿。利用这个特点而设计的基于三值时钟的三值双边沿触发器，具有电路结构简单和功耗低等特点[3]。而文献[4]提出的具有触发边沿控制的D触发器也以三值时钟作为时钟驱动信号。在文献[5]中，也因三值时钟包含了比二值时钟多的信息量而被用作触发器的时钟和置数的控制信号。从上述研究中可以看出，三值时钟信号在数字电路中已经得到了切实可行的应用并显示出了其优越性。然而，上述研究有一个共同的特点，即被用到的三值时钟都是用仿真软件模拟产生，而非由实际的电路产生。纵观国内外的研究文献发现，目前尚无研究文献提及产生三值时钟的方法和电路，也即，一个简单稳定实用的三值时钟发生器目前还是个空缺。而时钟是数字系统中最重要的信号，在时序电路中的作用是控制和协调整个数字系统正常地工作。二值时钟信号可由石英晶体多谐振荡器产生[6]，而三值时钟目前还只能通过仿真软件模拟产生。这将限制基于三值时钟的数字系统的实际应用。为解决这一实际应用中的问题，本发明利用石英晶体振荡器产生的频率稳定度极高的二值时钟作为输入信号，应用传输电压开关理论[7]从开关级来设计三值时钟发生器，以求设计的电路简单、稳定高效和实用，以解决目前缺乏三值时钟发生器的问题。

参考文献

[1]Dhande，A.P.，and Ingole，V.T.：Design of 3-Valued R-S & D flip-flops based onsimple ternary gates，International journal of software engineering & knowledgeengineering，2005，15，(2)，pp.411-417

[2]Moaiyeri，M.H.，Doostaregan，A.，Navi，K.：Design of energy-efficient androbust ternary circuits for nanotechnology，IET Circuits，Devices & Systems，2011，5，(4)，pp.285-296

[3]胡俊锋，沈继忠，姚茂群等.多值低功耗双边沿触发器设计[J].浙江大学学报(工学版)，2005，39(11)：1699-1702.

[4]E.Sipos，C.Miron：Master-Slave Ternary D Flip-Flap-Flops with TriggeredEdges Control.IEEE International Conference on Automation Quality andTesting Robotics(AQTR)，Cluj-Napoca，Romania，May 2010，Vol.2，pp.1-6

[5]WU Xun-wei，SHEN Ji-zhong，CHEN Xie-xiong.CMOS multivalued flip-flopsbased on new presetting scheme and transmission function theory[J].Proc.IWST，Beijing，1994：74～77.

[6]D.M.：Nonlinear analysis of a quartz multivibrator with acomplementary switch，IEE Proceedings G Electronic Circuits and Systems，1985，132，(2)，pp.33-38

[7]Wu，X.，Prosser，F.：Design of ternary CMOS circuits based on transmissionfunction theory，International Journal of Electronics，1988，65，(5)，pp.891-905

发明内容

本发明的目的是发明一个能产生结构简单工作高效且符合实用要求的三值时钟发生器。该三值时钟发生器要满足以下5个要求：

1)输出的三值时钟符合充分利用三值信号的原则；

2)电路结构简单、易实现，且电路工作稳定和高效；

3)三值时钟信号满足关于时钟信号的要求，即应有极高的频率和幅度稳定度；

4)能产生满足高频使用环境要求的三值时钟信号；

5)产生的三值时钟信号能满足实际使用的功率要求。

为发明具有以上特点的三值时钟发生器，其设计的技术方案包括以下五个步骤：

A、按充分利用三值信号的原则对三值时钟的波形进行定义；

B、根据三值时钟的定义对三值时钟的逻辑值进行二值编码；

C、对所有三值时钟的二值编码进行分析，按编码实现的可行性，找出实用的编码；

D、按传输电压开关理论，对上述实用的编码方案建立三值时钟发生器的数学模型；

E、根据建立的数学模型，应用传输电压开关理论和成熟的CMOS工艺，设计出三值时钟发生器。

附图说明

图1是三值时钟三种典型的波形。图2利用石英晶体振荡器产生的二值时钟作为输入信号来产生三值时钟的CMOS电路图，即三值时钟发生器CMOS电路图。图3是三值时钟发生器产生的三值时钟瞬态波形图。图4是基于CMOS工艺的三值时钟发生器的设计流程图。

具体实施方式

下面结合附图对本发明的技术方案做进一步描述。

1三值时钟波形的定义

由于三值时钟(TCLK)有三种电平，即TCLK∈{0，1，2}，其典型波形有如图1(a)、(b)和(c)所示的三种形式。从三种时钟波形可以看出，在三值时钟的一个周期中都存在着时钟电平的上升阶段和下降阶段。在图1(a)所示的三值时钟波形中，其下降阶段是由2直接跳变到0；而在图1(b)中，三值时钟的上升阶段是由0直接跳变到2。其实，这两种情况在时钟信号中都还是属于二值时钟的特点，还没有充分利用三值信号信息量大的特点。而在图1(c)所示的波形中，时钟的上升阶段和下降阶段都是三值的，这充分利用了三值信号的信息量大的优点。在图1(c)所示的三值时钟中，一个时钟周期中有两次上跳变和两次下跳变共有四个边沿。在时钟频率相同的情况下，它的边沿数比二值时钟的要多一倍。因此，本发明设计的三值时钟发生器以输出图1(c)所示的三值时钟信号为设计目标。具体地说，三值时钟中的0电平、上升阶段的1电平、2电平和下降阶段的1电平的持续时间各占四分之一周期。

2对三值时钟的三种逻辑值进行二进制编码

目前作为控制二值数字电路工作的二值时钟信号几乎都是由石英晶体振荡器产生和提供的。这是因为石英晶体特有的物理性质，其可产生频率稳定度极高的周期信号。为了能获得频率稳定度高的三值时钟，也须利用石英晶体的这个特性。因此本发明将利用石英晶体振荡器来设计三值时钟发生器，即以二值时钟CLK∈{0，2}作为输入信号来设计三值时钟发生器。

由图1(c)所示的波形可以看出，三值时钟在一个周期中有四个状态，这里为了分析问题的方便，将上升阶段的1电平和下降阶段的1电平看成是两个不同的状态，分别标记为+1和-1。由于前文已经提到，本发明以二值时钟作为三值时钟发生器的输入信号，因此可以用二值信号为输出信号的四个状态编码，这四个状态分别为0、+1、2和-1。由于状态数为4，所以需要用2位二值信号BA来对这四个状态进行编码。在理论上，2位二值信号BA编码4个状态共有24种编码方案。但考虑到输出信号是一个次序固定为0→+1→2→-1→0的周期信号，输入信号是一个二值时钟方波，设计的电路要简单易实现以及输出的三值时钟没有毛刺(毛刺由电路中的过渡态引起)等要求，因此，用2位二值信号BA给这4个输出状态编码的实际可行的方案共有4种，具体编码方案如表1所示。

表1三值时钟的三种逻辑值的二进制编码

3按编码方案建立三值时钟发生器的数学模型

表1的四种编码方案都可以用来设计三值时钟发生器，且设计的三值时钟发生器都具有相似的结构。这里以表1的方案0为例来描述三值时钟发生器设计的具体技术细节。

由表1的方案0可以看出，由BA＝02来控制三值时钟逻辑0的输出，那么按MOS管的工作特性就需要有一个在BA＝02情况输出高电平的控制信号，这样就可以用一个MOS管来控制输出三值时钟的逻辑0，其优点是输出内阻达到最小，只有一个MOS管的导通电阻。根据以上描述，可以列出由两输入信号BA形成的控制输出逻辑0的信号OUT0的开关级函数表达式，如式(1)所示。三值时钟逻辑1由BA＝20或00控制输出，即三值时钟逻辑1由A＝0来控制输出。如果也用一个NMOS管来控制输出逻辑1，那么该控制信号OUT1的开关级函数表达式如式(2)所示。而三值时钟逻辑2由BA＝22来控制输出，如果用一个PMOS管来控制输出逻辑2，这就需要一个输出低电平的控制信号OUT2，该控制信号OUT2的开关级逻辑函数表达式如式(3)所示。根据式(1)、(2)和(3)以及传输电压开关理论，可得输出三值时钟TCLK的开关级函数表达式，如式(4)所示。这里有一点特别注意，式(1)、(2)和(3)是基于二值的开关级的函数表达式。而式(4)是三值的开关级的函数表达式。这四个开关级函数表达式就是三值时钟发生器的数学模型。

OUT0＝A*B^0.5#0*^0.5B    (1)

OUT1＝1*A^0.5#0*^0.5A    (2)

$\mathrm{OUT}2=\stackrel{\‾}{B}{*}^{0.5}A\#2*A^{0.5}---\left(3\right)$

TCLK＝0*^1.5(OUT0)#1*^1.5(OUT1)#2*(OUT2)^0.5    (4)

4根据数学模型应用相关理论设计出三值时钟发生器

要实现三值时钟发生器的数学模型，首先要实现表1中的2位二进制编码，这需要有2位的二进制信号BA。由于现有的输入信号A只是一位由石英晶体振荡器输出的二值时钟信号，因此，还需获得第2位的二进制信号B。二值时钟信号A为一个电平值出现次序为0→2→0的周期性方波。由表1的编码方案中可以看出，信号B也为一周期性方波，且其频率为信号A的一半，因此可以对信号A进行二分频即可得到信号B。再根据三值时钟发生器的数学模型和传输电压开关理论，即可用MOS管来实现三值时钟发生器，三值时钟发生器的CMOS电路图如图2所示。在图2中，二分频电路模块可用一个常用D触发器构成。形成控制信号OUT0、OUT1和OUT2的电路用普通MOS管构成。形成三值时钟信号TCLK需要采用具有多级开启阈值的MOS管，但根据MOS管传输电压的特性，在这里可以不采用用于三值电路的两级阈值的MOS管，而采用普通MOS管。具体地说，三值时钟的逻辑0和1由普通NMOS管控制输出，逻辑2由普通PMOS管控制输出。具体的CMOS电路图如图2所示。采用普通MOS管来实现三值时钟发生器主要有两大优点：第一，集成电路的制造工艺可大大降低，节省了制造成本；第二，由于采用了单一阈值的MOS管，降低了部分MOS管的阈值，电路的开关速度可极大地提高，电路的频率响应也因此可得到极大的改善。

总之，将石英晶体多谐振荡器的输出时钟信号CLK与图2所示的CMOS电路的输入信号A相连，即可组成三值时钟发生器，其输出信号就是符合设计要求的三值时钟信号。

实验验证与分析：

1基于CMOS工艺的三值时钟发生器的仿真结果与分析

下面对三值时钟发生器的工作行为进行分析。由于图2中构成分频器的D触发器的触发边沿是确定的，即下降沿触发，因此，分频器的输出信号B和二值时钟CLK＝A组成的两位二值信号的状态转移行为也将是确定的，即00→02→20→22→00，为一个无错态能自启动的输出周期性逻辑值的电路。这样，三值时钟发生器也将周期性地按表1的方案0输出与这些状态一一对应的三值时钟逻辑值，这样即可获得如图1(c)所示的周期性的三值时钟信号了。

为模拟三值时钟发生器的工作的正确性，下面采用HSPICE软件和TSMC180nm的CMOS工艺参数对三值时钟发生器进行模拟，模拟时三值时钟发生器的输出负载为30fF。模拟所得的瞬态波形如图3所示，图中的CLK，即A，为模拟石英晶体多谐振荡器输出的二值时钟，B为时钟CLK二分频后的输出波形，TCLK为三值时钟发生器输出的三值时钟。由图3所示的瞬态波形可知，三值时钟发生器能产生符合设计要求的周期性的三值时钟，且其频率为输入二值时钟频率的一半。图3的模拟结果表明，本发明设计的三值时钟发生器具有正确的逻辑功能，能稳定可靠地工作。需注意的是，虽然输出的三值时钟的频率仅为二值时钟的一半，但在相同的时间内可提供与二值时钟相同数量的触发器敏感的触发边沿。由于具有各种谐振频率的石英晶体已被制成标准化和系列化的产品，所以根据本发明提出的三值时钟发生器，各种不同频率的三值时钟都可轻易获得。

下面对三值时钟发生器产生的三值时钟的幅度和频率稳定性进行分析，以明确其产生的三值时钟是否满足其作为时钟信号的使用要求。时钟信号的要求是既要具有极高幅度稳定度也要具有极高的频率稳定度。由图2所示的开关级电路可知，由于输出的三值时钟的逻辑值是三值信号源经过一个导通的MOS管直接输出形成，输出电平比较稳定且输出内阻也极小，所以其幅度的稳定性较高，且能提供较大的输出功率。由于石英晶体的振荡频率具有极高的频率稳定性，而三值时钟的频率又取决于输入的二值时钟的频率，所以三值时钟的频率稳定性几乎与石英晶体多谐振荡器的一样，具有极高频率稳定度。由此可见，本发明设计的三值时钟发生器完全满足了时钟信号在稳幅和稳频两方面的使用要求，且能提供较大的输出功率。

2总结

本发明通过充分利用三值信号信息量大的优点，确定了三值时钟的波形形态，提出了产生三值时钟的一种设计方案，进而根据传输电压开关理论对之进行了开关级的设计。本发明设计的三值时钟发生器结构简单，电路中除了用以实现二分频功能的D触发器外，其余电路部分共使用了11个普通MOS管。根据HSPICE模拟结果可知，三值时钟发生器具有正确的逻辑功能，电路运行稳定可靠。输出的三值时钟符合时钟信号具有极高的幅度和频率稳定度的要求，且其频率与二值时钟的频率一样，极具可控性和准确性。另外，产生的三值时钟的跳变与输入的二值时钟的跳变有明确的对应关系，这为三值时钟与二值时钟之间的同步提供了便利的基础。本发明设计的三值时钟发生器的使用条件低，外部仅需提供一个常用的石英晶体振荡器和三值信号源即可，极易进行实际应用。本发明提出的产生三值时钟的设计方案也可用于将二值时钟转换为三值时钟。最后需指出的是，其他形态的三值时钟，如图1(a)和(b)的波形，也可使用本发明提出的设计方法来产生。

Claims (1)

1.基于CMOS工艺的三值时钟发生器，利用一个输入的二值时钟CLK产生输出一个时钟周期内逻辑值切换序列为0-1-2-1的三值时钟TCLK，其特征在于，它至少包含：

①将输入的二值时钟CLK用作二值信号A，利用由下降沿触发的D触发器构成的二分频电路对A信号进行二分频，得到二分频电路输出的二值信号B及其反信号

②利用二值时钟CLK和二值信号B及其反信号产生二值信号OUT0，即用普通MOS管实现开关级表达式OUT0＝A*B^0.5#0*^0.5B来获得信号OUT0，将二值信号OUT0连接至一个源极接逻辑值0的NMOS管的栅极；

③使用CMOS反相器对输入的二值时钟CLK取反产生二值信号OUT1，将二值信号OUT1连接至一个源极接逻辑值1的NMOS管的栅极；

④利用二值时钟CLK及其反信号和信号B的反信号来产生二值信号OUT2，即用普通MOS管实现开关级表达式来获得信号OUT2，将二值信号OUT2连接至一个源极接逻辑值2的PMOS管的栅极；

⑤将所述三个栅极接信号OUT0、OUT1和OUT2的MOS管的漏极连接在一起作为三值时钟TCLK的输出端，这样就获得所述基于CMOS工艺的三值时钟发生器，在其输出端产生输出在一个时钟周期内电平逻辑值切换序列为0-1-2-1的三值时钟TCLK。