CN102867776A - 晶种层数量减少的晶圆级芯片规模封装结构的形成 - Google Patents
晶种层数量减少的晶圆级芯片规模封装结构的形成 Download PDFInfo
- Publication number
- CN102867776A CN102867776A CN2011103979369A CN201110397936A CN102867776A CN 102867776 A CN102867776 A CN 102867776A CN 2011103979369 A CN2011103979369 A CN 2011103979369A CN 201110397936 A CN201110397936 A CN 201110397936A CN 102867776 A CN102867776 A CN 102867776A
- Authority
- CN
- China
- Prior art keywords
- ppi
- over
- mask
- forming
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H10W74/017—
-
- H10W20/063—
-
- H10W20/49—
-
- H10W70/05—
-
- H10W70/60—
-
- H10W70/65—
-
- H10W70/654—
-
- H10W72/012—
-
- H10W72/01225—
-
- H10W72/01257—
-
- H10W72/019—
-
- H10W72/01935—
-
- H10W72/01955—
-
- H10W72/222—
-
- H10W72/242—
-
- H10W72/252—
-
- H10W72/29—
-
- H10W72/9223—
-
- H10W72/923—
-
- H10W72/932—
-
- H10W72/9415—
-
- H10W72/952—
-
- H10W74/00—
-
- H10W74/129—
-
- H10W74/131—
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明涉及一种方法,包括在金属焊盘上方形成钝化层,该金属焊盘置于半导体衬底上方。在钝化层中形成第一开口,金属焊盘的一部分通过该第一开口暴露出来。晶种层形成在钝化层上方并且与金属焊盘电连接。该晶种层进一步包括位于钝化层上方的一部分。在晶种层上方形成第一掩模,其中,第一掩模具有位于金属焊盘的至少一个部分正上方的第二开口。PPI形成在晶种层上方和第二开口中。第二掩模形成在第一掩模上方,在该第二掩模中形成了第三开口。金属凸块的一部分形成在该第三开口中。在形成金属凸块的部分的步骤之后,去除第一掩模和第二掩模。本发明还提供了一种晶种层数量减少的晶圆级芯片规模封装结构的形成。
Description
技术领域
本发明涉及半导体领域,更具体地,本发明涉及一种晶种层数量减少的晶圆级芯片规模封装结构的形成。
背景技术
在晶圆级芯片规模封装结构的形成中,集成电路器件(诸如,晶体管)首先形成在晶圆中的半导体衬底的表面上。然后在集成电路器件上方形成互连结构。金属焊盘形成在该互连结构上方并且与其电连接。钝化层和第一聚酰亚胺层形成在金属焊盘上,其中,金属焊盘通过钝化层和第一聚酰亚胺中的开口暴露出来。
然后,在第一聚酰亚胺上形成晶种层,随后形成后钝化互连(PPI)线和焊盘。可以通过以下步骤形成该PPI线和焊盘:在晶种层上形成和图案化第一光刻胶;在第一光刻胶的开口中电镀PPI线和焊盘;并且随后去除该第一光刻胶。去除晶种层之前被第一光刻胶所覆盖的部分。然后,在后钝化互连线和焊盘上方形成第二聚酰亚胺层,并且形成延伸进入到第二聚酰亚胺层的开口中的凸块下金属(UBM),其中,该UBM与PPI互连线和焊盘电连接。UBM的形成还包括:形成UBM晶种层;形成和图案化第二光刻胶;在UBM晶种层上形成UBM;去除第二光刻胶;以及去除晶种层之前被第二光刻胶所覆盖的UBM部分。
在上述工艺步骤中,形成并且去除过两次光刻胶,并且形成和部分去除过两次晶种层。由此产生了高昂的制造成本。
发明内容
为了解决现有技术中所存在的问题,根据本发明的一个方面,提供了一种方法,包括:在金属焊盘上方形成钝化层,其中,所述金属焊盘进一步置于半导体衬底上方;在所述钝化层中形成第一开口,其中,所述金属焊盘的一部分通过所述第一开口暴露出来;在所述钝化层上方形成晶种层,其中,所述晶种层与所述金属焊盘电连接;在所述晶种层上方形成第一掩模,其中,所述第一掩模包括第二开口,所述第二开口位于所述金属焊盘的至少一部分的正上方;在所述晶种层上方和所述第二开口中形成后钝化互连件(PPI);在所述第一掩模上方形成第二掩模;在所述第二掩模中形成第三开口;在所述第三开口中形成金属凸块的至少一部分;以及在形成金属凸块的至少一部分的步骤之后,去除所述第一掩模和所述第二掩模。
在该方法中,所述第一掩模和所述第二掩模是光刻胶。
在该方法中,所述第一掩模和所述第二掩模相互物理接触。
在该方法中,进一步包括:在去除所述第一掩模和所述第二掩模的步骤之后,去除所述晶种层未被所述PPI所覆盖的暴露部分。
在该方法中,所述形成金属凸块的至少一部分的步骤包括:在所述开口中形成镍层,并且其中,所述方法进一步包括:在所述去除所述第一掩模和所述第二掩模的步骤之后,在所述镍层上方设置焊球并且回流所述焊球。
在该方法中,所述形成金属凸块的步骤包括:将铜柱形成在所述PPI上方并且使得所述铜柱与所述PPI物理接触;在所述铜柱上方形成焊料层;以及回流所述焊料层。
在该方法中,进一步包括:将液态模塑料施加在所述金属凸块和所述PPI上方;将释放膜施加在所述液态模塑料上方;将所述释放膜压在所述液态模塑料上,直至所述液态模塑料的顶面低于所述金属凸块的顶端;以及固化所述液态模塑料。
根据本发明的另一方面,提供了一种方法,包括:在所述金属焊盘上方形成钝化层,其中,所述金属焊盘进一步位于半导体衬底上方;在所述钝化层上方形成聚酰亚胺层;形成与所述金属焊盘电连接的晶种层,其中,所述晶种层的一部分位于所述聚酰亚胺层上方;在所述聚酰亚胺层上方形成第一掩模,其中,所述第一掩模包括第一开口,所述第一开口位于所述金属焊盘的至少一部分的正上方;在所述晶种层上方和所述第一开口中形成后钝化互连件(PPI);在所述PPI上方形成金属凸块,所述金属凸块与所述PPI电连接;去除所述第一掩模;以及在所述PPI上方形成模塑料,其中,所述模塑料与所述金属凸块和所述PPI物理接触。
在该方法中,进一步包括:在形成所述晶种层的步骤之后,并且在不去除所述第一掩模的情况下,在所述第一掩模上方形成第二掩模;在所述第二掩模中形成第二开口;执行形成所述金属凸块的步骤,其中,所述金属凸块形成在所述第二开口中;以及在形成所述金属凸块的步骤之后,在与去除所述第一掩模相同的去除步骤中去除所述第二掩模。
在该方法中,形成所述金属凸块的步骤包括:将镍层电镀在所述PPI上方并且使得所述镍层与所述PPI物理接触,其中,所述方法进一步包括:在去除所述第一掩模和所述第二掩模的步骤之后,将焊球设置在所述镍层上并且对所述焊球进行回流。
在该方法中,形成所述金属凸块的步骤包括:将铜柱电镀在所述PPI上方并且使得所述铜柱与所述PPI物理接触;在所述铜柱上方电镀焊料层;以及将所述焊料层回流为焊球。
在该方法中,进一步包括:在形成所述PPI和去除所述第一掩模的步骤之后,去除所述晶种层未被所述PPI覆盖的暴露部分;将金属饰面电镀在所述PPI的顶面上,其中,所述金属饰面进一步形成在所述PPI和所述晶种层的侧壁上;将作为所述金属凸块的一部分的焊球安装在所述金属饰面上方并且将所述焊球与所述金属饰面相接触;以及在所述焊球上实施回流。
在该方法中,所述第一掩模是光刻胶。
在该方法中,形成所述模塑料的步骤包括:将液态模塑料施加在所述金属凸块和所述PPI上方;施加释放膜并且使用所述释放膜按压所述液态模塑料,直至所述液态模塑料的顶面低于所述金属凸块的顶端;以及固化所述液态模塑料,从而形成所述模塑料。
根据本发明的又一方面,提供了一种器件,包括:半导体衬底;金属焊盘,位于所述半导体衬底上方;钝化层,所述钝化层的一部分位于所述金属焊盘上方;聚酰亚胺层,位于所述钝化层上方;后钝化互连件(PPI),包括位于所述聚酰亚胺层上方的第一部分以及延伸进入到所述聚酰亚胺层中的第二部分,其中,所述PPI与所述金属焊盘电连接;金属凸块,位于所述PPI的一部分上方并且与所述PPI的一部分相接触;以及模塑料,位于所述PPI上方,其中,所述模塑料围绕着所述金属凸块的下部并且与所述金属凸块的下部物理接触。
在该器件中,所述PPI包含铜,并且其中,所述模塑料进一步与所述PPI物理接触。
在该器件中,进一步包括:镍层,位于所述PPI上方并且与所述PPI物理接触,其中,所述金属凸块包括:镍层,位于所述PPI上方并且与所述PPI物理接触;以及焊球,位于所述镍层上方并且与所述镍层电连接,并且其中,所述焊球包括具有圆形轮廓的顶部,所述顶部位于所述模塑料的顶面上方。
在该器件中,所述金属凸块包括:铜柱,位于所述PPI上方并且与所述PPI物理接触;以及焊料层,位于所述铜柱上方并且与所述铜柱电连接,其中,所述焊料层的顶部位于所述模塑料的顶面上方。
在该器件中,进一步包括:金属饰面,位于所述PPI的顶面上和侧壁上,其中,所述金属凸块包含焊料,并且其中,所述模塑料和所述焊料与所述金属饰面物理接触。
在该器件中,所述PPI包括PPI线和PPI焊盘,其中,所述PPI焊盘与所述金属焊盘在垂直方向上错开,并且其中,所述金属凸块位于所述PPI焊盘正上方。
附图说明
为了更全面地理解这些实施例及其优势,现参考下面结合了附图的说明,其中,
图1至图11是根据各个实施例的制造后钝化互连(PPI)结构的中间阶段的截面图;
图12至图17是根据可选的实施例制造后钝化互连(PPI)结构的中间阶段的截面图,其中,在PPI上形成了金属饰面;以及
图18是PPI结构的一部分的俯视图。
具体实施方式
下面,详细讨论本发明各实施例的制造和使用。然而,应该理解,本发明提供了许多可以在各种具体环境中实现的可应用的概念。所讨论的具体实施例仅仅是说明性的,并不限制本发明的范围。
根据实施例提供了后钝化互连(PPI)结构及其形成方法。示出了制造各个实施例的中间阶段。随后对实施例的变化和操作进行论述。在各个视图和说明性的实施例中,类似的参考标号被用于表示类似的元件。
参考图1,提供了晶圆100。晶圆100包括衬底20,该衬底可以是半导体衬底(诸如,硅衬底),然而也可以由其他半导体材料(诸如,硅锗、硅碳、砷化镓等等)形成该半导体衬底。半导体器件24(诸如,晶体管)可以形成在衬底20的表面上。其中包括了金属线和通孔(未示出)的互连结构22形成在衬底20上方,并且与半导体器件24电连接。金属线和通孔可以由铜或铜合金形成,并且可以使用镶嵌工艺形成该金属线和通孔。互连结构22可以包括层间电介质(ILD,未示出)和金属间电介质(IMD,未示出)。在可选的实施例中,晶圆100是插入式晶圆或封装衬底,并且在其中基本上没有形成包括晶体管、电阻器、电容器、电感器等等的集成电路器件。
金属焊盘28形成在互连结构22上方。金属焊盘28可以包含铝(Al)、铜(Cu)、银(Ag)、金(Au)、镍(Ni)、钨(W)、其合金和/或其多层结构。金属焊盘28可以与半导体器件24(例如,通过置于下方的互连结构22)电连接。可以形成钝化层30来覆盖金属焊盘28的边缘部分。在示例性实施例中,钝化层30由氧化硅层和位于该氧化硅层上方的氮化硅层形成,然而也可以使用其他介电材料。在钝化层中形成开口。
聚酰亚胺层32形成在钝化层30上方,其中,聚酰亚胺层32延伸进入到钝化层30的开口中。在聚酰亚胺层32中形成另一个开口,从而暴露出金属焊盘28。然后,如图2所示,在聚酰亚胺层32上方形成晶种层40。晶种层40可以包括层40A和40B。层40A可以是钛层、氮化钛层、钽层、氮化钽层等等。层40B的材料可以包括铜或铜合金。在一个实施例中,使用物理汽相沉积来形成晶种层40,然而还可以使用其他可应用的方法。
图3示出了掩模46的形成。在一个实施例中,掩模46由光刻胶形成,并且由此在整个说明书中被可选地称作光刻胶46,然而也可以使用其他材料。晶种层40的一部分通过掩模46中的开口48暴露出来。然后,如图4所示,执行电镀步骤以在开口48中形成PPI 50。PPI 50可以由铜或铜合金形成,并且可以包括PPI线50A和PPI焊盘50B。图18中示出了示例性的PPI 50的俯视图。
在图5中,在不去除光刻胶46的情况下,在光刻胶46上方形成了掩模54,并且随后将其图案化。在一个实施例中,掩模54由光刻胶形成,并且由此在整个描述中被称作光刻胶54。光刻胶46可以与光刻胶54物理接触。光刻胶46和54可以由相同的或不同的材料形成。光刻胶54覆盖着光刻胶46和PPI 50的一部分。PPI焊盘50B的至少一部分通过光刻胶54中的开口暴露出来。
然后,如图6所示,金属层58被电镀在PPI 50上和开口56内。金属层58是金属凸块的一部分,该金属凸块包括金属层58和焊球60(图8)。金属层58可以包含与PPI 50的材料不同的材料。在一个实施例中,金属层58是含镍的层,然而也可以包括其他材料诸如,钯。在一个实施例中,不存在形成在金属层58和PPI 50之间的额外的晶种层。例如,在金属层58和PPI 50之间不存在额外的钛层和/或铜层。在图7中,光刻胶46和54被去除。可以在单独的光刻胶剥除工艺中去除光刻胶46和54,然而,如果光刻胶由不同的光刻胶材料形成,也可以将其分别去除。然后,通过蚀刻来去除晶种层40之前由光刻胶46所覆盖的暴露部分,而不去除晶种层40由PPI 50所覆盖的部分。
图8示出了附加部分金属凸块60的放置/安装,该金属凸块可以是由Sn-Ag、Sn-Ag-Cu等等所形成的焊球(并且由此在下文中被称作焊料凸块60),并且可以是无铅的或是含铅的。然后,将该焊料凸块60回流。然后,如图9所示,将液态模塑料施加在晶圆100上,在此处焊料凸块60可以被浸没在液态模塑料62下方。参考图10,将释放膜(release film)64施加在液态模塑料62上。如箭头所示地施加压力。释放膜64由柔软的材料形成,使得焊球60的部分被压入到释放膜64中。另外,释放膜64将一些液态模塑料62推离了晶圆100的顶面,并且使得释放膜64的底面低于焊料凸块60的顶端。在释放膜64持续推挤焊料凸块60和液态模塑料62的状态下实行固化,从而固化(cure)和凝固(solidify)液态模塑料62。在模塑料62的固化之后,焊料凸块60的顶端低于模塑料62的顶面。
参考图11,释放膜11被从现为固体形态的模塑料62上剥除。对仍保留在焊料凸块60的顶面上的模塑料残留物进行蚀刻。在所得到的结构中,模塑料62具有焊料凸块60的一部分,该部分被埋置在模塑料中。焊料凸块60的顶端60A可以高于模塑料62的顶面62A。另外,由于焊料凸块60在回流后并未被抛光,所以处在模塑料62上方的焊料凸块60的顶部可以保持具有圆形轮廓。模塑料62可以与聚酰亚胺层32、PPI 50和/或焊料凸块60物理接触。另外,不存在处在PPI 50上方和/或接触焊料凸块60的聚酰亚胺层。在一个实施例中,埋在模塑料62中的焊料凸块60的高度H1可以在焊料凸块60的总高度H2的大约1/4到3/4之间。
图12至图14示出根据可选的实施例制造PPI结构的截面图。除非另有说明,这些实施例中的参考标号代表的是图1至图11中所示的实施例中的类似元件。本实施例的初始步骤与图1至图5中所示的基本相同。然后,如图12所示,将铜柱68电镀进开口56中。铜柱68的厚度可以例如,在大约10μm和大约50μm之间。铜柱68由此与PPI 50的顶面接触。在一些实施例中,在铜柱68和PPI 50之间不存在晶种层。例如,在铜柱68和PPI50之间不存在含钛层。铜柱68可以具有基本上垂直的侧壁。可选地,在形成铜柱68之后,可以任意将镍层70和焊料层72电镀进开口56中。在整个描述中,也可以将铜柱68、镍层70以及焊料层72单独或者结合在一起称作金属凸块。
然后,如图13所示,(例如,在单独的光刻胶剥除工艺中)去除了光刻胶46和54。然后,去除所得到的晶种层40的暴露部分,而不去除晶种层40被PPI 50所覆盖的部分。然后,可以通过实施回流,从而将焊料层72回流为焊球74。
在随后的工艺步骤中,实行图9至图11所示的步骤来形成模塑料62。图14示出了所得到的结构。模塑料62的顶面62A可以低于焊球74的顶端74A。另外,模塑料62的顶面62A可以低于镍层70的顶面,或低于铜柱68的顶面。
图15至图17示出了根据另外其他的实施例制造PPI结构的截面图。该实施例的初始步骤基本上与图1至图4所示的相同。然后,如图15所示,去除光刻胶46(如图4所示),并且去除晶种层40未被PPI 50所覆盖的部分。参考图16,形成了金属饰面76。在一个实施例中,金属饰面76由化镍钯浸金(ENEPIG)形成,其包括镍层、镍层上的钯层以及钯层上的金层。可以使用浸镀形成该金层。在其他实施例中,金属饰面76可以由其他公知的饰面材料形成,并且可以使用公知的方法形成该金属饰面,该方法包括但不限于化镍浸金(ENIG)、直接浸金(DIG)等等的方法。
图17示出了焊料凸块60的放置以及模塑料62的形成。焊料凸块60可以被直接放置在直接处在PPI焊盘50B上方的金属饰面部分的上方并且与其物理接触。因此,金属饰面76充当凸块下金属(UBM)。实施回流,从而回流焊料凸块60。图18示出的是金属焊盘28、PPI线50A以及PPI焊盘50B的示例性俯视图。PPI焊盘50B可以与金属焊盘28在垂直方向上错开。
在实施例中,通过使用模塑料来保护焊料凸块60,可以去除本会形成在PPI 50上方的聚酰亚胺层。由此节省了形成UBM的成本,该成本包括用于形成和剥除光刻胶的成本以及用于形成晶种层的成本。在实施例中,通过单独的光刻胶剥除工艺中剥除光刻胶46和54(图6和图7)进一步减少了制造成本。
根据实施例,一种方法包括:在金属焊盘上方形成钝化层,其中,该金属焊盘进一步位于半导体衬底上方。在钝化层中形成第一开口,该第一开口暴露出金属焊盘的一部分。在钝化层上方形成晶种层。该晶种层与金属焊盘电连接,其中,晶种层进一步包括位于钝化层上方的部分。在晶种层上方形成第一掩模,其中,该第一掩模具有位于金属焊盘的至少一部分正上方的第二开口。在晶种层上方和第二开口中形成PPI。在第一掩模上方形成第二掩模,在第二掩模中形成第三开口。金属凸块的一部分形成在第三开口中。在形成金属凸块的部分的步骤之后,去除第一掩模和第二掩模。
根据其他实施例,一种方法包括在金属焊盘上方形成钝化层,其中,该金属焊盘进一步位于半导体衬底上方。在钝化层上方形成聚酰亚胺层。形成晶种层来电连接金属焊盘。在钝化层上方形成第一掩模,其中,第一掩模包括开口,该开口位于金属焊盘的至少一部分正上方。PPI形成在晶种层上方和第二开口中。金属凸块直接形成在PPI上方并且与该PPI电连接。然后去除第一掩模。在PPI上方形成模塑料,其中,该模塑料与金属凸块和PPI物理接触。
根据另外其他实施例,一种电路结构包括:位于半导体衬底上方的金属焊盘、具有位于金属焊盘上方的一部分的钝化层以及位于钝化层上方的聚酰亚胺层。该电路结构进一步包括具有位于聚酰亚胺层上方的第一部分的PPI以及延伸进入到聚酰亚胺层中的第二部分。PPI与金属焊盘电连接。金属凸块位于PPI的一部分上方并且与PPI的一部分该接触。模塑料位于PPI上方。模塑料围绕着金属凸块的下部并且与该金属凸块的下部物理接触。
尽管已经详细地描述了本发明及其优势,但应该理解,可以在不背离所附权利要求限定的本发明主旨和范围的情况下,做各种不同的改变,替换和更改。而且,本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解,通过本发明,现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造,材料组分、装置、方法或步骤根据本发明可以被使用。因此,所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。此外,每条权利要求构成单独的实施例,并且多个权利要求和实施例的组合在本发明的范围内。
Claims (10)
1.一种方法,包括:
在金属焊盘上方形成钝化层,其中,所述金属焊盘进一步置于半导体衬底上方;
在所述钝化层中形成第一开口,其中,所述金属焊盘的一部分通过所述第一开口暴露出来;
在所述钝化层上方形成晶种层,其中,所述晶种层与所述金属焊盘电连接;
在所述晶种层上方形成第一掩模,其中,所述第一掩模包括第二开口,所述第二开口位于所述金属焊盘的至少一部分的正上方;
在所述晶种层上方和所述第二开口中形成后钝化互连件(PPI)
在所述第一掩模上方形成第二掩模;
在所述第二掩模中形成第三开口;
在所述第三开口中形成金属凸块的至少一部分;以及
在形成金属凸块的至少一部分的步骤之后,去除所述第一掩模和所述第二掩模。
2.根据权利要求1所述的方法,其中,所述第一掩模和所述第二掩模是光刻胶,或者
其中,所述第一掩模和所述第二掩模相互物理接触。
3.根据权利要求1所述的方法,进一步包括:在去除所述第一掩模和所述第二掩模的步骤之后,去除所述晶种层未被所述PPI所覆盖的暴露部分,或者
其中,所述形成金属凸块的至少一部分的步骤包括:在所述开口中形成镍层,并且其中,所述方法进一步包括:在所述去除所述第一掩模和所述第二掩模的步骤之后,在所述镍层上方设置焊球并且回流所述焊球,或者
其中,所述形成金属凸块的步骤包括:
将铜柱形成在所述PPI上方并且使得所述铜柱与所述PPI物理接触;
在所述铜柱上方形成焊料层;以及
回流所述焊料层,或者
进一步包括:
将液态模塑料施加在所述金属凸块和所述PPI上方;
将释放膜施加在所述液态模塑料上方;
将所述释放膜压在所述液态模塑料上,直至所述液态模塑料的顶面低于所述金属凸块的顶端;以及
固化所述液态模塑料。
4.一种方法,包括:
在所述金属焊盘上方形成钝化层,其中,所述金属焊盘进一步位于半导体衬底上方;
在所述钝化层上方形成聚酰亚胺层;
形成与所述金属焊盘电连接的晶种层,其中,所述晶种层的一部分位于所述聚酰亚胺层上方;
在所述聚酰亚胺层上方形成第一掩模,其中,所述第一掩模包括第一开口,所述第一开口位于所述金属焊盘的至少一部分的正上方;
在所述晶种层上方和所述第一开口中形成后钝化互连件(PPI);
在所述PPI上方形成金属凸块,所述金属凸块与所述PPI电连接;
去除所述第一掩模;以及
在所述PPI上方形成模塑料,其中,所述模塑料与所述金属凸块和所述PPI物理接触。
5.根据权利要求4所述的方法,进一步包括:
在形成所述晶种层的步骤之后,并且在不去除所述第一掩模的情况下,在所述第一掩模上方形成第二掩模;
在所述第二掩模中形成第二开口;
执行形成所述金属凸块的步骤,其中,所述金属凸块形成在所述第二开口中;以及
在形成所述金属凸块的步骤之后,在与去除所述第一掩模相同的去除步骤中去除所述第二掩模,并且
其中,形成所述金属凸块的步骤包括:将镍层电镀在所述PPI上方并且使得所述镍层与所述PPI物理接触,其中,所述方法进一步包括:在去除所述第一掩模和所述第二掩模的步骤之后,将焊球设置在所述镍层上并且对所述焊球进行回流。
6.根据权利要求4所述的方法,其中,形成所述金属凸块的步骤包括:
将铜柱电镀在所述PPI上方并且使得所述铜柱与所述PPI物理接触;
在所述铜柱上方电镀焊料层;以及
将所述焊料层回流为焊球,或者
进一步包括:
在形成所述PPI和去除所述第一掩模的步骤之后,去除所述晶种层未被所述PPI覆盖的暴露部分;
将金属饰面电镀在所述PPI的顶面上,其中,所述金属饰面进一步形成在所述PPI和所述晶种层的侧壁上;
将作为所述金属凸块的一部分的焊球安装在所述金属饰面上方并且将所述焊球与所述金属饰面相接触;以及
在所述焊球上实施回流,或者
其中,所述第一掩模是光刻胶,或者
其中,形成所述模塑料的步骤包括:
将液态模塑料施加在所述金属凸块和所述PPI上方;
施加释放膜并且使用所述释放膜按压所述液态模塑料,直至所述液态模塑料的顶面低于所述金属凸块的顶端;以及
固化所述液态模塑料,从而形成所述模塑料。
7.一种器件,包括:
半导体衬底;
金属焊盘,位于所述半导体衬底上方;
钝化层,所述钝化层的一部分位于所述金属焊盘上方;
聚酰亚胺层,位于所述钝化层上方;
后钝化互连件(PPI),包括位于所述聚酰亚胺层上方的第一部分以及延伸进入到所述聚酰亚胺层中的第二部分,其中,所述PPI与所述金属焊盘电连接;
金属凸块,位于所述PPI的一部分上方并且与所述PPI的一部分相接触;以及
模塑料,位于所述PPI上方,其中,所述模塑料围绕着所述金属凸块的下部并且与所述金属凸块的下部物理接触。
8.根据权利要求7所述的器件,其中,所述PPI包含铜,并且其中,所述模塑料进一步与所述PPI物理接触。
9.根据权利要求8所述的器件,进一步包括:镍层,位于所述PPI上方并且与所述PPI物理接触,其中,所述金属凸块包括:
镍层,位于所述PPI上方并且与所述PPI物理接触;以及
焊球,位于所述镍层上方并且与所述镍层电连接,并且其中,所述焊球包括具有圆形轮廓的顶部,所述顶部位于所述模塑料的顶面上方,或者
其中,所述金属凸块包括:
铜柱,位于所述PPI上方并且与所述PPI物理接触;以及
焊料层,位于所述铜柱上方并且与所述铜柱电连接,其中,所述焊料层的顶部位于所述模塑料的顶面上方。
10.根据权利要求7所述的器件,进一步包括:金属饰面,位于所述PPI的顶面上和侧壁上,其中,所述金属凸块包含焊料,并且其中,所述模塑料和所述焊料与所述金属饰面物理接触,或者
其中,所述PPI包括PPI线和PPI焊盘,其中,所述PPI焊盘与所述金属焊盘在垂直方向上错开,并且其中,所述金属凸块位于所述PPI焊盘正上方。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13/179,299 US8735273B2 (en) | 2011-07-08 | 2011-07-08 | Forming wafer-level chip scale package structures with reduced number of seed layers |
| US13/179,299 | 2011-07-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102867776A true CN102867776A (zh) | 2013-01-09 |
| CN102867776B CN102867776B (zh) | 2015-02-18 |
Family
ID=47438161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110397936.9A Active CN102867776B (zh) | 2011-07-08 | 2011-11-30 | 晶种层数量减少的晶圆级芯片规模封装结构的形成 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8735273B2 (zh) |
| CN (1) | CN102867776B (zh) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105027280A (zh) * | 2013-01-11 | 2015-11-04 | 美光科技公司 | 具有穿过封装互连的半导体装置组合件及相关联系统、装置与方法 |
| CN110010544A (zh) * | 2013-06-25 | 2019-07-12 | 台湾积体电路制造股份有限公司 | 具有与凹槽相对准的焊料区的封装件 |
| CN113675161A (zh) * | 2020-07-31 | 2021-11-19 | 台湾积体电路制造股份有限公司 | 封装结构及其形成方法 |
| US11749644B2 (en) | 2020-04-27 | 2023-09-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device with curved conductive lines and method of forming the same |
| US11855008B2 (en) | 2020-07-17 | 2023-12-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Stacking via structures for stress reduction |
| US12094828B2 (en) | 2020-07-17 | 2024-09-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | Eccentric via structures for stress reduction |
| US12557656B2 (en) | 2023-11-22 | 2026-02-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | Stacking via structures for stress reduction |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9620469B2 (en) * | 2013-11-18 | 2017-04-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Mechanisms for forming post-passivation interconnect structure |
| US9240387B2 (en) | 2011-10-12 | 2016-01-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Wafer-level chip scale package with re-workable underfill |
| US9287143B2 (en) | 2012-01-12 | 2016-03-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Apparatus for package reinforcement using molding underfill |
| US10015888B2 (en) | 2013-02-15 | 2018-07-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect joint protective layer apparatus and method |
| US9437564B2 (en) * | 2013-07-09 | 2016-09-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect structure and method of fabricating same |
| US9368398B2 (en) | 2012-01-12 | 2016-06-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect structure and method of fabricating same |
| US9401308B2 (en) | 2013-03-12 | 2016-07-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packaging devices, methods of manufacture thereof, and packaging methods |
| US8987058B2 (en) | 2013-03-12 | 2015-03-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for wafer separation |
| US9257333B2 (en) | 2013-03-11 | 2016-02-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect structures and methods of forming same |
| US9607921B2 (en) | 2012-01-12 | 2017-03-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package on package interconnect structure |
| US9263839B2 (en) | 2012-12-28 | 2016-02-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | System and method for an improved fine pitch joint |
| US9589862B2 (en) | 2013-03-11 | 2017-03-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect structures and methods of forming same |
| US9324667B2 (en) * | 2012-01-13 | 2016-04-26 | Freescale Semiconductor, Inc. | Semiconductor devices with compliant interconnects |
| US9059109B2 (en) | 2012-01-24 | 2015-06-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package assembly and method of forming the same |
| US9355978B2 (en) | 2013-03-11 | 2016-05-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packaging devices and methods of manufacture thereof |
| US8937388B2 (en) * | 2012-06-08 | 2015-01-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods and apparatus of packaging semiconductor devices |
| US9082776B2 (en) | 2012-08-24 | 2015-07-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor package having protective layer with curved surface and method of manufacturing same |
| TWI474454B (zh) * | 2012-08-31 | 2015-02-21 | 南茂科技股份有限公司 | 微凸塊結構的製造方法 |
| US9196559B2 (en) | 2013-03-08 | 2015-11-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Directly sawing wafers covered with liquid molding compound |
| US8937009B2 (en) * | 2013-04-25 | 2015-01-20 | International Business Machines Corporation | Far back end of the line metallization method and structures |
| DE102013211634A1 (de) * | 2013-06-20 | 2014-12-24 | Osram Opto Semiconductors Gmbh | Verfahren zum Herstellen eines Konversionselements |
| US9048149B2 (en) | 2013-07-12 | 2015-06-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Self-alignment structure for wafer level chip scale package |
| US9196529B2 (en) * | 2013-09-27 | 2015-11-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Contact pad for semiconductor devices |
| TWI579963B (zh) * | 2014-01-24 | 2017-04-21 | 台灣積體電路製造股份有限公司 | 半導體元件結構及其製造方法 |
| US9472481B2 (en) * | 2014-02-07 | 2016-10-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packages with stress-reducing structures and methods of forming same |
| US9570413B2 (en) * | 2014-02-25 | 2017-02-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packages with solder ball revealed through laser |
| US9892962B2 (en) | 2015-11-30 | 2018-02-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Wafer level chip scale package interconnects and methods of manufacture thereof |
| US10903151B2 (en) * | 2018-05-23 | 2021-01-26 | Advanced Semiconductor Engineering, Inc. | Semiconductor device package and method of manufacturing the same |
| US12230539B2 (en) * | 2018-08-01 | 2025-02-18 | Texas Instruments Incorporated | Wafer chip scale packaging with ball attach before repassivation |
| US11387177B2 (en) * | 2019-06-17 | 2022-07-12 | Taiwan Semiconductor Manufacturing Company Ltd. | Package structure and method for forming the same |
| US11609391B2 (en) * | 2020-05-19 | 2023-03-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor package and manufacturing method thereof |
| CN114582745B (zh) * | 2022-03-07 | 2026-01-20 | 厦门市三安集成电路有限公司 | Hbt器件及其制备方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030119300A1 (en) * | 2001-12-21 | 2003-06-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of making a bump on a substrate using multiple photoresist layers |
| CN1630039A (zh) * | 2003-11-18 | 2005-06-22 | 国际商业机器公司 | 选择性电镀半导体器件的输入/输出焊盘的方法 |
| US6940169B2 (en) * | 2002-05-21 | 2005-09-06 | Stats Chippac Ltd. | Torch bump |
| US20070045840A1 (en) * | 2005-09-01 | 2007-03-01 | Delphi Technologies, Inc. | Method of solder bumping a circuit component and circuit component formed thereby |
| US20070176290A1 (en) * | 2005-03-22 | 2007-08-02 | Myeong-Soon Park | Wafer level chip scale package having a gap and method for manufacturing the same |
| US7749882B2 (en) * | 2006-08-23 | 2010-07-06 | Micron Technology, Inc. | Packaged microelectronic devices and methods for manufacturing packaged microelectronic devices |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5072520A (en) * | 1990-10-23 | 1991-12-17 | Rogers Corporation | Method of manufacturing an interconnect device having coplanar contact bumps |
| KR100521081B1 (ko) * | 2002-10-12 | 2005-10-14 | 삼성전자주식회사 | 플립 칩의 제조 및 실장 방법 |
| KR100744126B1 (ko) * | 2006-02-07 | 2007-08-01 | 삼성전자주식회사 | 메탈을 용융시켜서 재배선하는 웨이퍼 레벨 패키지 제조방법 |
| US8592977B2 (en) * | 2006-06-28 | 2013-11-26 | Megit Acquisition Corp. | Integrated circuit (IC) chip and method for fabricating the same |
| GB0817831D0 (en) | 2008-09-30 | 2008-11-05 | Cambridge Silicon Radio Ltd | Improved packaging technology |
| US9024431B2 (en) * | 2009-10-29 | 2015-05-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor die contact structure and method |
| US8264089B2 (en) * | 2010-03-17 | 2012-09-11 | Maxim Integrated Products, Inc. | Enhanced WLP for superior temp cycling, drop test and high current applications |
-
2011
- 2011-07-08 US US13/179,299 patent/US8735273B2/en active Active
- 2011-11-30 CN CN201110397936.9A patent/CN102867776B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030119300A1 (en) * | 2001-12-21 | 2003-06-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of making a bump on a substrate using multiple photoresist layers |
| US6940169B2 (en) * | 2002-05-21 | 2005-09-06 | Stats Chippac Ltd. | Torch bump |
| CN1630039A (zh) * | 2003-11-18 | 2005-06-22 | 国际商业机器公司 | 选择性电镀半导体器件的输入/输出焊盘的方法 |
| US20070176290A1 (en) * | 2005-03-22 | 2007-08-02 | Myeong-Soon Park | Wafer level chip scale package having a gap and method for manufacturing the same |
| US20070045840A1 (en) * | 2005-09-01 | 2007-03-01 | Delphi Technologies, Inc. | Method of solder bumping a circuit component and circuit component formed thereby |
| US7749882B2 (en) * | 2006-08-23 | 2010-07-06 | Micron Technology, Inc. | Packaged microelectronic devices and methods for manufacturing packaged microelectronic devices |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11456286B2 (en) | 2013-01-11 | 2022-09-27 | Micron Technology, Inc. | Semiconductor device assembly with through-package interconnect and associated systems, devices, and methods |
| US9978730B2 (en) | 2013-01-11 | 2018-05-22 | Micron Technology, Inc. | Method of assembly semiconductor device with through-package interconnect |
| CN105027280B (zh) * | 2013-01-11 | 2018-11-09 | 美光科技公司 | 具有穿过封装互连的半导体装置组合件及相关联系统、装置与方法 |
| CN105027280A (zh) * | 2013-01-11 | 2015-11-04 | 美光科技公司 | 具有穿过封装互连的半导体装置组合件及相关联系统、装置与方法 |
| US10615154B2 (en) | 2013-01-11 | 2020-04-07 | Micron Technology, Inc. | Semiconductor device assembly with through-package interconnect and associated systems, devices, and methods |
| CN110010544A (zh) * | 2013-06-25 | 2019-07-12 | 台湾积体电路制造股份有限公司 | 具有与凹槽相对准的焊料区的封装件 |
| US11749644B2 (en) | 2020-04-27 | 2023-09-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device with curved conductive lines and method of forming the same |
| US12100664B2 (en) | 2020-04-27 | 2024-09-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device with curved conductive lines and method of forming the same |
| US11855008B2 (en) | 2020-07-17 | 2023-12-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Stacking via structures for stress reduction |
| US12094828B2 (en) | 2020-07-17 | 2024-09-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | Eccentric via structures for stress reduction |
| US12322703B2 (en) | 2020-07-17 | 2025-06-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Eccentric via structures for stress reduction |
| CN113675161A (zh) * | 2020-07-31 | 2021-11-19 | 台湾积体电路制造股份有限公司 | 封装结构及其形成方法 |
| CN113675161B (zh) * | 2020-07-31 | 2023-12-05 | 台湾积体电路制造股份有限公司 | 封装结构及其形成方法 |
| US12148684B2 (en) | 2020-07-31 | 2024-11-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | Package structure and method |
| US12557656B2 (en) | 2023-11-22 | 2026-02-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | Stacking via structures for stress reduction |
Also Published As
| Publication number | Publication date |
|---|---|
| US8735273B2 (en) | 2014-05-27 |
| CN102867776B (zh) | 2015-02-18 |
| US20130009307A1 (en) | 2013-01-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102867776B (zh) | 晶种层数量减少的晶圆级芯片规模封装结构的形成 | |
| TWI464848B (zh) | 積體電路結構與形成積體電路結構的方法 | |
| US9754908B2 (en) | Wafer with liquid molding compound and post-passivation interconnect | |
| US10290600B2 (en) | Dummy flip chip bumps for reducing stress | |
| US10748869B2 (en) | Protective layer for contact pads in fan-out interconnect structure and method of forming same | |
| CN102820290B (zh) | 封装集成电路的连接件设计 | |
| US9349699B2 (en) | Front side copper post joint structure for temporary bond in TSV application | |
| KR101167441B1 (ko) | Ubm 에칭 방법 | |
| US9997483B2 (en) | Ball amount process in the manufacturing of integrated circuit | |
| TWI575657B (zh) | 積體電路結構及其形成方法 | |
| CN102867757B (zh) | 用于去除底切的ubm蚀刻方法 | |
| CN101877336B (zh) | 集成电路结构与形成集成电路结构的方法 | |
| US20160181219A1 (en) | Solder Joint Structure for Ball Grid Array in Wafer Level Package | |
| US8853071B2 (en) | Electrical connectors and methods for forming the same | |
| KR101758999B1 (ko) | 반도체 디바이스 및 그 제조 방법 | |
| TWI876576B (zh) | 裝置結構和形成裝置結構的方法 | |
| CN102013421B (zh) | 集成电路结构 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |