CN102823137B

CN102823137B - 弥补注入锁定的装置及方法

Info

Publication number: CN102823137B
Application number: CN201180015959.7A
Authority: CN
Inventors: 塞缪尔·G·斯蒂芬斯; 肯尼斯·R·伯奇
Original assignee: Freescale Semiconductor Inc
Current assignee: NXP USA Inc
Priority date: 2010-03-29
Filing date: 2011-02-23
Publication date: 2015-04-15
Anticipated expiration: 2031-02-23
Also published as: JP5826246B2; WO2011126614A2; US20110234277A1; US8291257B2; CN102823137A; WO2011126614A3; JP2013528011A

Abstract

电路（10、90、100）以及方法（70）具有处理单元（28）、用于提供主时钟的主时钟发生器（12）和多个锁相环（14、16、18），每个提供相应的时钟信号。多个动态变量延迟电路（30、32、34）中的每个都具有多个预设延迟量。时钟电路（20、22、24）被耦合到由相应锁相环提供的相应时钟信号。性能检测器（102）被耦合以接收所述时钟信号，用于对多个锁相环（82）中的至少一个锁相环确定安静区的中心。该锁相环被关闭以及开启（86），并且多个动态变量延迟电路中的相应动态变量延迟电路被设定为具有新的预设延迟值，其将主时钟的沿调整至允许所述数据处理系统在所述安静区的中心附近运行的位置（82、84）。

Description

弥补注入锁定的装置及方法

技术领域

本发明通常涉及数据处理系统，更具体地说本发明涉及具有弥补注入锁定的数据处理系统。

背景技术

对于某些应用，数据处理系统可能需要多个时钟信号。通常情况下，多个锁相环(PLL)可用于生成时钟信号。设计PLL以将输出时钟信号保持为与参考时钟信号的相位同相。当这些PLL的振荡器以相同的频率或谐调相关频率操作时，所述振荡器能够“注入锁定”。注入锁定可能将PLL输出时钟信号拉动为不与其相应的参考时钟信号相位对准的方式操作。PLL的固有操作以及注入锁定之间的这种冲突会导致PLL产生带有不可接受抖动等级的时钟信号。

通常情况下，这个冲突已经通过隔离PLL以将PLL之间的耦合降低到无关紧要的等级来得到解决。然而，由于两个因素，隔离所述PLL不再是有效的解决方案。首先，利用PLL的系统越来越多地以高频率操作，这可能会导致对抖动的更高灵敏度。其次，PLL之间的距离减小了，这使得隔离无效。

因此，需要用于弥补注入锁定的装置以及方法。

发明内容

根据一个方面，提供了在具有耦合到主时钟(12)的多个锁相环(14、16、18)的数据处理系统(10、90、100)中，所述多个锁相环中的每个锁相环给相应的时钟电路(20、22、24)提供相应的时钟信号，一种弥补注入锁定的方法包括：(a)开启所述多个锁相环中的至少两个锁相环(72)；(b)将在所述主时钟和所述多个锁相环中的至少两个锁相环中的一个之间的动态变量延迟电路设定为具有预设延迟值(74)，所述动态变量延迟电路具有多个延迟值；(c)通过使用所述多个延迟值来测量所述多个锁相环中的至少一个锁相环的性能，以提供多个性能值(76)；(e)确定在所述多个锁相环中的至少两个锁相环的时钟之间的相位差的安静区的中心(82)；(f)如果有必要的话，将所述多个锁相环中的所述至少两个锁相环中的一个的当前选定的临时延迟值调整至与所述安静区的所述中心基本对应的经调整的新的临时延迟值(84)；以及(g)在所述数据处理系统的运作期间，关闭所述多个锁相环中的至少两个锁相环并重复步骤(a)-(f)(86)。

根据另一个方面，提供了一种数据处理系统，包括：主时钟发生器(12)，用于提供主时钟；耦合到所述主时钟发生器的多个锁相环(14、16、18)，所述多个锁相环中的每个锁相环提供相应的时钟信号；多个动态变量延迟电路(30、32、34)，每个动态变量延迟电路耦合在所述主时钟发生器和所述多个锁相环中的相应一个锁相环之间并具有多个预设延迟量；多个时钟电路部分(20、22、24)，包括相应的时钟电路，所述相应的时钟电路耦合到所述多个锁相环中的预设锁相环的相应的时钟信号；耦合到所述多个时钟电路部分的性能检测器(102)，用于确定相位差的安静区的中心，所述相位差在所述多个锁相环中的至少两个锁相环的时钟之间；以及耦合到所述性能检测器以及所述多个动态变量延迟电路的处理单元(28)，所述处理单元选择地关闭所述多个锁相环中的至少两个锁相环，开启所述多个锁相环中的至少两个锁相环以及将所述多个动态变量延迟电路中的相应一个设定为具有新的预设延迟值，所述新的预设延迟值将延迟再调整至一个数值，所述数值将主时钟的沿调整至允许所述数据处理系统在所述安静区的所述中心附近工作的位置。

根据一个方面，提供了一种方法，包括：提供主时钟信号给至少第一锁相环和第二锁相环(12)；在所述提供所述主时钟信号给所述第二锁相环之前，向所述主时钟信号注入预设变量延迟(32)；分别从所述第一锁相环以及所述第二锁相环分别提供第一以及第二时钟信号给第一以及第二时钟电路(20、22)；响应于使用导致多个性能值的多个不同延迟值来延迟到所述第二锁相环的主时钟信号，测量所述第一和第二时钟信号的性能(92)；确定在所述第一以及第二时钟信号之间的相位差的安静区的中心(92)；如果有必要的话，将用于耦合到所述第二锁相环的主时钟信号的当前选定的临时延迟值调整至与所述安静区的所述中心基本对应的经调整的新的临时延迟值(29)；以及在所述第一以及第二时钟电路的功能操作期间，选择地重复所述测量、确定以及调整。

附图说明

本发明通过举例的方式说明并不被附图所限定。在附图中类似的参考符号表示相同的元素。附图中的元素说明是为了简便以及清晰，不一定按比例绘制。

图1是带有用于弥补注入锁定的装置的示范数据处理系统的方框图；

图2是显示在时钟抖动幅度内的变化的示意图，所述变化是基于参考时钟信号的相位/延迟的变化；

图3是显示带有用于弥补注入锁定的装置的数据处理系统的操作的流程图；

图4是带有用于弥补注入锁定的装置的另一个示范数据处理系统的方框图；以及

图5是带有用于弥补注入锁定的装置的另一个示范数据处理系统的方框图。

具体实施方式

在一方面中，提供了一种在具有耦合到主时钟的多个锁相环的数据处理系统中弥补注入锁定的方法，所述多个锁相环中的每个锁相环提供相应的时钟信号给相应的时钟电路。该方法可以包括开启多个锁相环中的至少两个锁相环。该方法可以还包括将在所述主时钟和所述多个锁相环中的至少两个锁相环中的一个之间的动态变量延迟电路设定为具有预设延迟值，该动态变量延迟电路具有多个延迟值。该方法可以还包括测量具有多个延迟值的多个锁相环中的至少一个锁相环的性能，以提供多个性能值。该方法可以还包括确定在多个锁相环中的至少两个锁相环的时钟之间的相位差的安静区的中心。该方法可以还包括：如果有必要的话，将用于多个锁相环中的至少两个锁相环中的一个的当前选定的临时延迟值调整到与所述安静区的所述中心基本对应的经调整的新的临时延迟值。所述方法可以还包括在所述数据处理系统的操作期间，关闭多个锁相环中的至少两个锁相环并重复步骤(a)-(f)。

在另一方面中，提供了一种数据处理系统。该数据处理系统可以包括主时钟发生器，用于提供主时钟。该数据处理系统可以还包括耦合到所述主时钟发生器的多个锁相环，所述多个锁相环中每个锁相环提供相应的时钟信号。该数据处理系统可以还包括多个动态变量延迟电路，每个动态变量延迟电路耦合在所述主时钟发生器和所述多个锁相环中的相应一个锁相环之间并具有多个预设延迟量。该数据处理系统可以还包括多个时钟电路部分，所述多个时钟电路部分包括耦合到所述多个锁相环中的预设锁相环的相应时钟信号的相应时钟电路。该数据处理系统可以还包括耦合到所述多个时钟电路部分的性能检测器，用于确定在所述多个锁相环中的至少两个锁相环的时钟之间的相位差的安静区的中心。该数据处理系统可以还包括耦合到所述性能检测器以及所述多个动态变量延迟电路的处理单元，该处理单元选择地关闭所述多个锁相环中的至少两个锁相环，开启所述多个锁相环中的至少两个锁相环以及将所述动态变量延迟电路中的相应一个动态变量延迟电路设定为具有新的预设延迟值，该预设延迟值将延迟再调整至一个数值，该数值将主时钟的沿调整至允许所述数据处理系统在所述安静区的所述中心附近操作的位置。

在再一方面中，一种方法可以包括提供主时钟信号给至少第一锁相环以及第二锁相环。该方法可以还包括在提供所述主时钟信号至所述第二个锁相环之前注入预设变量延迟至所述主时钟信号。该方法可以还包括分别从所述第一个锁相环以及所述第二个锁相环提供第一以及第二时钟信号分别给第一以及第二时钟电路。该方法可以还包括：响应于使用导致多个性能值的多个不同延迟值来延迟到所述第二锁相环的所述主时钟信号，测量所述第一以及第二时钟信号的性能。该方法可以还包括确定在所述第一以及第二时钟信号之间的相位差的安静区的中心。该方法可以还包括：如果有必要的话，将用于耦合到所述第二锁相环的所述主时钟信号的当前选定的临时延迟值调整至与所述安静区的所述中心基本相对应的经调整的新的临时延迟值。该方法可以还包括在所述第一以及第二时钟电路的功能操作期间选择地重复所述测量、确定以及调整。

图1是带有用于弥补注入锁定的装置的示范数据处理系统10的方框图。在一个实施例中，数据处理系统10可以包括主时钟发生器12、PLL1 14、PLL2 16以及PLLN 18。数据处理系统10可以还包括时钟电路20、22以及24。数据处理系统10可以还包括性能检测器26、处理单元28、动态变量延迟1 30、动态变量延迟2 32、以及动态变量延迟N 34。主时钟发生器12可以是能够产生与各PLL一起使用的时钟信号的振荡器。在一个实施例中，由主时钟发生器12产生的所述主时钟信号可以作为输入分别耦合到动态变量延迟1 30、动态变量延迟2 32、以及动态变量延迟N 34。通过举例的方式，每个所述动态变量延迟可以作为带有多个抽头的延迟线来实现。每个所述动态变量延迟的输出可以耦合到相应的PLL。PLL1 14可以用于给时钟电路20提供时钟信号。PLL2 16可以用于给时钟电路22提供时钟信号。PLLN 18可以用于给时钟电路24提供时钟信号。在这个实施例中，由所述PLL输出的所述时钟信号可以作为输入提供给性能检测器26。性能检测器26可以在所述时钟信号上执行抖动测量，以确定在相应的时钟信号内的抖动量。因此，抖动测量可以由性能检测器26使用，以评估各个时钟信号的性能。性能检测器26可以耦合到处理单元28，使得处理单元可以与性能检测器26交换信息。通过举例的方式，处理单元28可以存储从性能检测器26接收到的抖动测量。虽然图1显示了以某种方式排列的特定数量的元件，数据处理系统10可以包括不同排列的更多或更少的元素。在一个实施例中，数据处理系统10实现在单一的集成电路上，使得如图1所示的数据处理系统10的所有元件除主时钟12，都在同一个集成电路上。

如相对于图2以及图3随后的解释，根据需要，处理单元28可以执行一种算法来调整动态变量延迟值。所述动态变量延迟值是临时值并且可以通过处理单元28在数据处理系统10的操作期间改变。正如这里所用的，所述短语“数据处理系统10的操作”包括在终端用户产品中的测试期间以及部署期间的数据处理系统10的操作。改变与动态变量延迟值相关联的临时值的能力非常关键，因为固定的永恒的延迟值不能解决由PLL的所述固有的性质以及注入锁定之间的冲突所造成的问题。这是因为在过程、电压或温度的改变能够在时钟信号内产生足够的相移，使得PLL的固有的性质以及注入锁定之间的所述冲突导致所述时钟信号以高抖动值操作。相对于图2，对此做了进一步解释。如图2的曲线图36所示，抖动幅度(沿Y轴所示)可随输入到PLL的参考时钟信号的相位/延迟(沿X轴所示)的变化而改变。区域38以及42被显示为具有高抖动幅度以及区域40被显示为具有低抖动幅度。过程、电压以及温度的改变能够移位所述高抖动幅度区域38和42以及低幅度区域40太大，使得较早工作的临时延迟值停止操作。为了确保所述PLL在低抖动幅度区域(也被称之为安静区)40保持操作，在数据处理系统10的操作期间能够改变所述变量延迟值非常重要。通过举例的方式，处理单元28被配置为运行一个算法来调整所述变量延迟(例如，动态变量延迟1、动态变量延迟2，以及动态变量延迟N)，使得相应的PLL在安静区(例如，区域40)的中心44操作。这个过程可以包括将所述延迟调整到一个数值，该数值将所述主时钟的沿调整至允许数据处理系统10在安静区(例如，区域40)的中心44附近操作的位置。

现在参照图3，显示了弥补注入锁定的方法的流程图70。在一个实施例中，这个方法可以通过处理单元28执行。例如，在步骤72，处理单元28可以至少开启PLL1 14以及PLL2 16。接下来，在步骤74，处理单元28可以将每个动态变量延迟1以及动态变量延迟2设定为最小值。通过举例的方式，这可以包括处理单元28设定在最小延迟抽头处的延迟线。接下来，在步骤76，性能检测器26单独或结合处理单元28可以测量PLL1 14以及PLL2 16中的至少一个的性能。在一个实施例中，所述性能测量可能涉及测量抖动的幅度，所述幅度分别与由PLL114以及PLL2 16中的一个输出的时钟信号相关联。所述测量的抖动幅度值可以通过处理单元28存储在存储器内，并且可以用于调整与动态变量延迟1 30以及动态变量延迟2 32相关联的临时值。通过举例的方式，在步骤78，动态变量延迟2 32的值可以被递增。这可以包括使用所述延迟线的下一个延迟抽头，使得递增延迟的值。如相对于步骤80所示的，性能检测器26可以用于对与动态变量延迟2 32相关联的所有可能延迟值测量性能。在一个实施例中，所有可能延迟值可以涉及能够从一个延迟线获得的所有延迟抽头。一旦对所有可能延迟值的抖动幅度值进行了测量以及分析，在步骤82，可以确定所述安静区的中心(例如，区域40的中心44)。作为这个过程的一部分，处理单元28可以确定与所述安静区的中心相对应的临时延迟值。通过举例的方式，这个步骤可以包括处理单元28确定延迟值的上限以及下限。所述下限以及上限可以对应于这些延迟值，对于这些延迟值，所述抖动幅度明显低于其他延迟值。通过平均所述下限以及上限延迟值，可以计算安静区的中心44。

接下来，如步骤84所示，处理单元28可以将动态变量延迟232设定为与所述安静区的中心基本相对应的临时延迟值。在数据处理步可以被关闭，并且过程可以返回到步骤72。这样的话，由过程、电压、以及温度变化所造成的时钟信号的任何改变可以被考虑。例如，当步骤72至步骤84第二次被执行时，所述安静区的所述中心可能已移位。因此，数据处理单元10可能经历操作困难。然而，由于动态变量延迟的及时重置，数据处理系统10可以继续正常操作。在一个实施例中，涉及到步骤72至步骤84的步骤的时间可以根据检测在温度、电压、主时钟频率、锁相环频率的任何变化，或系统配置的变化。系统配置的所述变化可以涉及电源管理配置的变化。虽然图3显示了按某个顺序执行的一系列步骤，它可以包含可以按不同的顺序执行的更多或更少的步骤。例如，虽然图3显示了将动态变量延迟值设定为最小值，然后对其进行递增，它们可以被设定为最大值，然后对其进行递减。此外，如相对于图4以及5所解释的，性能检测器26可以检测与时钟信号稳定性相关联的其他特征，例如眼图(eye diagram)中心偏差以及比特误码率(BER)偏差。

图4是带有用于弥补注入锁定的装置的另一个示范数据处理系统40的方框图。与数据处理系统10类似，数据处理系统90也包括弥补注入锁定的元件。性能检测器92依靠眼睛发现技术而不是依靠抖动测量来评估各种时钟/数据信号的性能。数据处理系统90具有一些与数据处理系统10相同的元件。没有描述共同的元件，除非它们的操作不同于它们作为数据处理系统10的部分的操作。在这个实施例中，性能检测器92可以分别给时钟电路20、22以及24提供数据信号。输出的数据流可以提供回性能检测器92。作为步骤74的一部分，性能检测器92单独或结合处理单元28，可以测量眼图的偏差，该偏差分别与由时钟电路20以及时钟电路22中的至少一个输出的数据信号相关联。这可以包括对由时钟电路传输的一系列数据比特确定在高幅度和低幅度之间的每个转换的位置。测量的偏差可以通过处理单元28存储在存储器内，并且可以用于调整与动态变量延迟1 30以及动态变量延迟2 32相关联的值。在一个实施例中，处理单元28可以将测量的偏差转换为抖动幅度值。这个完成后，图4所示的实施例可以以与上面相对于图2以及图3描述的相同的方式操作。虽然图4显示了以某种方式排列的特定数量的元件，数据处理系统90可以包括不同排列的更多或更少的元素。在一个实施例中，数据处理系统90实现在单一的集成电路上，使得如图4所示的数据处理系统90的所有元件除了主时钟12外，都在相同的集成电路上。

图5是带有用于弥补注入锁定的装置的另一个示范数据处理系统的方框图。与数据处理系统10类似，数据处理系统100也包括弥补注入锁定的元件。性能检测器102依靠比特误码率(BER)而不是依靠抖动测量来评估各种时钟信号的性能。数据处理系统100具有一些与数据处理系统10相同的元件。没有描述共同的元件，除非它们的操作不同于它们作为数据处理系统10的部分的操作。在这个实施例中，性能检测器102可以分别给时钟电路20、22以及24提供数据信号。输出的数据流可以被提供回性能检测器102。作为步骤74的部分，性能检测器102单独或结合处理单元28，可以测量比特误码率，所述比特误码率与由时钟电路20传输并通过时钟电路22接收的数据信号相关联。所述测量的BER可以通过处理单元28存储在存储器内，并且可以用于调整与动态变量延迟1 30以及动态变量延迟2 32相关联的值。在一个实施例中，处理单元28可以将测量的BER转换为抖动幅度值。这个完成后，图5所示的实施例可以以与上面相对于图2以及图3描述相同的方式操作。虽然图5显示了以某种方式排列的特定数量的元件，数据处理系统100可以包括不同排列的更多或更少的元素。在一个实施例中，数据处理系统100实现在单一的集成电路上，使得如图5所示的数据处理系统100的所有元件除了主时钟12外，都在相同的集成电路上。

由于实施本发明的装置大部分是由本领域技术人员所熟知的电子元件以及电路组成，电路的细节将不会比在上面图示的认为理解以及认识本发明基本概念有必要解释的程度大的任何程度上进行解释，以不混淆或偏离本发明所教导的内容。

应理解这里所描述的电路只是示范性的。从抽象的但仍有明确意义上来说，为达到相同功能的任何元件的排列是有效的“关联”，使得实现所需功能。因此，这里被结合以实现特定功能的任意两个元件可以被看作彼此“相关联”，使得实现所需功能，与架构或中间元件无关。同样，这样相关联的任意两个元件也可以被看作是彼此“可操作地连接”或“可操作地耦合”以实现所需功能。

此外，本领域技术人员将认识到上述描述的操作功能之间的界限只是说明性的。多个操作的功能可以被组合成单一的操作，以及/或单一的操作的功能可以分布在额外操作中。而且，替选实施例可以包括特定操作的多个实例，以及操作的顺序在各种其他实施例中可以被改变。

虽然在此参照具体实施例描述了本发明，在不脱离如以下权利要求所陈述的本发明范围的情况下，可以进行各种修改以及变化。因此，说明书以及附图被认为是说明性而不是限制性的，所有这些修改意在包括在本发明范围内。这里关于具体实施例所描述的任何好处、优点或对问题的解决方案都不是旨在被解释为任何或所有权利要求的重要的、必需的、或必要的特征或元素。

这里所用的术语“耦合”不旨在被限定为直接耦合。

此外，如本文中所使用的术语“一”或“一个”被定义为一个或多于一个。而且，在权利要求中使用诸如“至少一个”和“一个或多个”的介绍性短语不应该被解释成暗示通过不定冠词“一”或“一个”的对另一权利要求元素的介绍将包含这样介绍的权利要求元素的任何特定权利要求限制到包含仅一个这样的元素的发明，即使当相同的权利要求包括介绍性短语“一个或多个”或“至少一个”和诸如“一”或“一个”的不定冠词时。

除非另有说明，使用术语诸如“第一”以及“第二”是用于任意区分这些术语描述的元素。因此，这些术语不一定表示这些元素的时间或其他优先次序。

Claims

1.在具有耦合到主时钟(12)的多个锁相环(14、16、18)的数据处理系统(10、90、100)中，所述多个锁相环中的每个锁相环给相应的时钟电路(20、22、24)提供相应的时钟信号，一种弥补注入锁定的方法包括：

(a)开启所述多个锁相环中的至少两个锁相环(72)；

(b)将在所述主时钟和所述多个锁相环中的至少两个锁相环中的一个之间的动态变量延迟电路设定为具有预设延迟值(74)，所述动态变量延迟电路具有多个延迟值；

(c)通过使用所述多个延迟值来测量所述多个锁相环中的至少一个锁相环的性能，以提供多个性能值(76)；

(e)确定在所述多个锁相环中的至少两个锁相环的时钟之间的相位差的安静区的中心(82)；

(f)如果有必要的话，将所述多个锁相环中的所述至少两个锁相环中的一个的当前选定的临时延迟值调整至与所述安静区的所述中心基本对应的经调整的新的临时延迟值(84)；以及

(g)在所述数据处理系统的运作期间，关闭所述多个锁相环中的至少两个锁相环并重复步骤(a)-(f)(86)。

2.根据权利要求1所述的方法，还包括：

在第一次开启所述多个锁相环中的至少两个锁相环之后，将所述动态变量延迟电路设定为具有作为所述预设延迟值的最小延迟值(74)；以及

按顺序增加的顺序来递增延迟值，以对所述多个延迟值中的剩余延迟值测量性能(78)。

3.根据权利要求1所述的方法，还包括：

在第一次开启所述多个锁相环中的至少两个锁相环之后，将所述动态变量延迟电路设定为具有作为所述预设延迟值的最大延迟值(78)；以及

按顺序减小的顺序来递减延迟值，以对所述多个延迟值中的剩余延迟值测量性能(78)。

4.根据权利要求1所述的方法，还包括：

通过测量数据的比特误码率(BER)，来测量所述多个锁相环中的至少一个锁相环的性能，所述数据是由通过所述多个锁相环中的至少两个锁相环中的第一个计时的第一时钟电路和通过所述多个锁相环中的至少两个锁相环中的第二个计时的第二时钟电路传输的(76)；

确定延迟值的下限以及上限，以定义相位差的安静区，在所述安静区的时钟抖动幅度低于相位差的所述安静区的外部的时钟抖动幅度(82)；以及

作为延迟值的所述下限以及上限的平均值来计算所述安静区的中心(84)。

5.根据权利要求1所述的方法，还包括：

通过对于所述多个延迟值中的每一个测量在所述多个锁相环中的至少两个锁相环中的每个的输出端的时钟抖动，来测量所述多个锁相环中的至少一个锁相环的性能(76)；

作为延迟值的所述下限以及上限的平均值来计算所述安静区的中心(82)。

6.根据权利要求1所述的方法，还包括：

通过对由第一时钟电路传输的一系列数据确定高幅度和低幅度之间的每个转变的位置，来测量所述多个锁相环中的至少一个锁相环的性能，以对所述多个锁相环中的至少两个锁相环定义时钟抖动(76)；

7.一种数据处理系统，包括：

主时钟发生器(12)，用于提供主时钟；

耦合到所述主时钟发生器的多个锁相环(14、16、18)，所述多个锁相环中的每个锁相环提供相应的时钟信号；

多个动态变量延迟电路(30、32、34)，每个动态变量延迟电路耦合在所述主时钟发生器和所述多个锁相环中的相应一个锁相环之间并具有多个预设延迟量；

多个时钟电路部分(20、22、24)，包括相应的时钟电路，所述相应的时钟电路耦合到所述多个锁相环中的预设锁相环的相应的时钟信号；

耦合到所述多个时钟电路部分的性能检测器(102)，用于确定相位差的安静区的中心，所述相位差在所述多个锁相环中的至少两个锁相环的时钟之间；以及

耦合到所述性能检测器以及所述多个动态变量延迟电路的处理单元(28)，所述处理单元选择地关闭所述多个锁相环中的至少两个锁相环，开启所述多个锁相环中的至少两个锁相环以及将所述多个动态变量延迟电路中的相应一个设定为具有新的预设延迟值，所述新的预设延迟值将延迟再调整至一个数值，所述数值将主时钟的沿调整至允许所述数据处理系统在所述安静区的所述中心附近工作的位置。

8.根据权利要求7所述的数据处理系统，其中在第一次开启所述多个锁相环中的至少两个锁相环之后，所述处理单元将所述动态变量延迟电路中的相应一个动态变量延迟电路设定为具有作为预设延迟值的最小延迟值(74)并且按顺序增加的顺序来递增延迟值，以对所述多个延迟值中的剩余延迟值测量性能(78)。

9.根据权利要求7所述的数据处理系统，其中在第一次开启所述多个锁相环中的至少两个锁相环之后，所述处理单元将所述动态变量延迟电路设定为具有作为预设延迟值的最大延迟值并且按顺序减小的顺序来递减延迟值，以对所述多个延迟值中的剩余延迟值测量性能(78)。

10.根据权利要求7所述的数据处理系统，其中所述性能检测器通过测量数据的比特误码率(BER)，来测量所述多个锁相环中的至少一个锁相环的性能，所述数据是由通过所述多个锁相环中的至少两个锁相环中的第一个计时的第一时钟电路和通过所述多个锁相环中的至少两个锁相环中的第二个计时的第二时钟电路传输的，所述性能检测器确定延迟值的下限以及上限，以定义相位差的安静区，在所述安静区的时钟抖动幅度低于相位差的所述安静区的外部的时钟抖动幅度，并且作为延迟值的所述下限以及上限的平均值来计算所述安静区的中心(76)。

11.根据权利要求7所述的数据处理系统，其中所述性能检测器通过对于所述多个延迟值中的每一个测量在所述多个锁相环中的至少一个锁相环的输出端的时钟抖动，来测量所述多个锁相环中的至少两个锁相环的性能，并且确定延迟值的下限以及上限，以定义相位差的安静区，在所述安静区的时钟抖动幅度低于相位差的所述安静区的外部的时钟抖动幅度，所述性能检测器作为延迟值的所述下限以及上限的平均值来计算所述安静区的中心(76、82)。

12.根据权利要求7所述的数据处理系统，其中所述性能检测器通过对由第一时钟电路传输的一系列数据确定高幅度和低幅度之间的每个转变的位置，来测量所述多个锁相环中的至少一个锁相环的性能，以对所述多个锁相环中的至少一个锁相环定义时钟抖动，并且确定延迟值的下限以及上限，以定义相位差的安静区，在所述安静区的时钟抖动幅度低于相位差的所述安静区的外部的时钟抖动幅度，所述性能检测器作为延迟值的所述下限以及上限的平均值来计算所述安静区的中心(76、82)。

13.一种方法，包括：

提供主时钟信号给至少第一锁相环和第二锁相环(12)；

在所述提供所述主时钟信号给所述第二锁相环之前，向所述主时钟信号注入预设变量延迟(32)；

分别从所述第一锁相环以及所述第二锁相环分别提供第一以及第二时钟信号给第一以及第二时钟电路(20、22)；

响应于使用导致多个性能值的多个不同延迟值来延迟到所述第二锁相环的主时钟信号，测量所述第一和第二时钟信号的性能(92)；

确定在所述第一以及第二时钟信号之间的相位差的安静区的中心(92)；

如果有必要的话，将用于耦合到所述第二锁相环的主时钟信号的当前选定的临时延迟值调整至与所述安静区的所述中心基本对应的经调整的新的临时延迟值(29)；以及

在所述第一以及第二时钟电路的功能操作期间，选择地重复所述测量、确定以及调整。

14.根据权利要求13所述的方法，还包括：

在第一次开启所述第一以及第二锁相环之后，将动态变量延迟设定为具有作为所述预设延迟值的最小延迟值(74)；以及

按顺序增加的顺序递增延迟值，以对所述多个延迟值中的剩余延迟值测量性能(78)。

15.根据权利要求13所述的方法，还包括：

在第一次开启所述第一以及第二锁相环之后，将动态变量延迟设定为具有作为所述预设延迟值的最大延迟值(74)；以及

按顺序减小的顺序递减延迟值，以对所述多个延迟值中的剩余延迟值测量性能(78)。

16.根据权利要求13所述的方法，还包括：

通过测量数据的比特误码率(BER)，来测量所述第一和第二锁相环的性能，所述数据是由通过所述第一锁相环计时的第一时钟电路和通过所述第二锁相环计时的第二时钟电路传输的(80)；

17.根据权利要求13所述的方法，还包括：

通过对于所述多个延迟值中的每一个测量在所述第一和第二锁相环中的每个的输出端的时钟抖动，来测量所述第一和第二锁相环的性能(76)；

18.根据权利要求13所述的方法，还包括：

通过对由第一时钟电路传输的一系列数据确定高幅度和低幅度之间的每个转变的位置，来测量所述多个锁相环中的至少两个锁相环的性能，以对所述多个锁相环中的至少两个锁相环定义时钟抖动(76)；

19.根据权利要求13所述的方法，还包括：

将附加对的锁相环(14、16、18)耦合到相同的主时钟(12)，用于对附加的时钟电路(20、22、24)计时；

响应于使用多个不同的延迟值来延迟所述主时钟信号，测量由所述附加对的锁相环提供的时钟信号的性能(92)，以提供多个性能值；

确定在由所述附加对的锁相环提供的时钟信号之间的相位差的安静区(92、82)的中心；

如果有必要的话，将用于耦合到所述附加对的锁相环中的预设锁相对的主时钟信号的当前选定的临时延迟值调整到与所述安静区的中心相对应的经调整的新的临时延迟值(78)；以及

在附加的时钟电路的功能操作期间，选择地重复所述测量、确定以及调整(86)。

20.根据权利要求13所述的方法，还包括：

在所述第一以及第二时钟电路的功能操作期间，响应于检测到在温度、电压、主时钟频率、锁相环频率中的变化或在电源管理配置中的变化中的任何一个，选择地重复所述测量、确定以及调整(86)。