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CN102800690A - 非易失性存储器件及其制造方法 - Google Patents

非易失性存储器件及其制造方法 Download PDF

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CN102800690A
CN102800690A CN2012100223250A CN201210022325A CN102800690A CN 102800690 A CN102800690 A CN 102800690A CN 2012100223250 A CN2012100223250 A CN 2012100223250A CN 201210022325 A CN201210022325 A CN 201210022325A CN 102800690 A CN102800690 A CN 102800690A
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CN
China
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layer
channel
lines
line
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2012100223250A
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English (en)
Inventor
周瀚洙
朴梄珍
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Abstract

本发明公开了一种非易失性存储器件，包括：栅结构，所述栅结构包括在衬底之上与控制栅层交替地层叠的第一绝缘层，其中，所述栅结构沿着第一方向延伸；沟道线，所述沟道线每个都沿着不同于第一方向的第二方向在栅结构之上延伸；存储层，所述存储层被形成在栅结构与沟道线之间，并被设置成通过将栅结构与沟道线电绝缘来俘获电荷；位线接触，所述位线接触形成行并与沟道线的顶表面接触，每行沿着第一方向延伸；源极线，所述源极线每个都沿着第一方向延伸并与沟道线的顶表面接触，其中，源极线与位线接触的行交替；以及位线，所述位线每个都形成在位线接触之上并沿着第二方向延伸。

Description

非易失性存储器件及其制造方法
相关申请的交叉引用
本申请要求2011年5月26日提交的申请号为10-2011-0050038的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种非易失性存储器件及其制造方法，更具体而言，涉及一种包括层叠成垂直于衬底的多个存储器单元的非易失性存储器件及其制造方法。
背景技术
非易失性存储器件是即使电源切断仍能保留其中储存的数据的存储器件。一种示例性的非易失性存储器件是NAND型快闪存储器件。
由于具有二维结构的存储器件——其中存储器单元形成在硅衬底之上的单层中——的集成将接近物理极限，开发了具有三维结构的非易失性存储器件——其中多个存储器单元被层叠成垂直于硅衬底。
具有三维结构的非易失性存储器件通过以下方法来制造：对交替地层叠在衬底之上的多个绝缘层和多个控制栅层进行刻蚀以形成垂直沟道并由此形成用于沟道的沟槽；在用于沟道的沟槽中的每个沟槽的内壁上形成存储层；以及用沟道层填充用于沟道的沟槽。
这里，在形成用于沟道的沟槽以形成垂直沟道的过程中，在执行刻蚀工艺以形成具有高的高宽比的用于沟道的沟槽时，用于沟道的沟槽中的每个沟槽的宽度越往沟槽底部就越窄，并且变化的宽度使得沟道宽度不一致。因此，存储器单元的阈值电压也变得不一致，于是控制阈值电压变得困难。
由于层叠的存储器单元的数目增加，上述特征变得更为显著。
发明内容
本发明的示例性实施例针对一种非易失性存储器件及其制造方法，所述非易失性存储器件由于多个存储器单元沿垂直方向层叠而具有提高的集成度，并且由于沟道被形成为具有一致的宽度而具有可控的阈值电压。
根据本发明的一个示例性实施例，一种非易失性存储器件，包括：栅结构，所述栅结构包括在衬底之上与控制栅层交替地层叠的第一绝缘层，其中，所述栅结构沿着第一方向延伸；沟道线，所述沟道线每个都沿着不同于第一方向的第二方向在所述栅结构之上延伸；存储层，所述存储层形成在所述栅结构与所述沟道线之间，并被设置成通过将所述栅结构与所述沟道线电绝缘来俘获电荷；位线接触，所述位线接触形成行，每行沿着第一方向延伸并与所述沟道线的顶表面接触；源极线，所述源极线每个都沿着第一方向延伸并与所述沟道线的顶表面接触，其中，所述源极线与所述位线接触的行交替；以及位线，所述位线形成在所述位线接触之上，并且所述位线每个都沿着第二方向延伸。
根据本发明的另一个示例性实施例，一种制造非易失性存储器件的方法，包括以下步骤：在衬底之上交替地层叠第一绝缘层与控制栅层；通过选择地刻蚀第一绝缘层和控制栅层来形成多个栅结构，所述多个栅结构每个都沿着第一方向延伸；沿着栅结构形成存储层；在存储层之上形成沟道层；通过选择性地刻蚀沟道层来形成沟道线，所述沟道线每个都沿着不同于第一方向的第二方向延伸；形成源极线，所述源极线每个都沿着第一方向延伸并与沟道线的顶表面接触；形成成行的位线接触，每行沿着第一方向延伸，其中，位线接触的行与沟道线的顶表面接触并与源极线交替；以及在位线接触之上形成位线，所述位线每个都沿着第二方向延伸。
根据本发明的另一个示例性实施例，一种非易失性存储器件，包括：栅结构对，所述栅结构对包括在衬底之上与控制栅层交替层叠的第一绝缘层，所述栅结构对中的每个栅结构沿着第一方向延伸；第二绝缘层，所述第二绝缘层被设置在所述栅结构对之间；沟道线，所述沟道线每个都沿着所述栅结构对和所述第二绝缘层在不同于第一方向的第二方向上延伸；存储层，所述存储层被设置在由所述栅结构对和所述第二绝缘层构成的整体与所述沟道线之间，以通过将所述栅结构与所述沟道线电绝缘来俘获电荷；位线接触，所述位线接触形成行并且与所述沟道线的顶表面接触，每行沿着第一方向延伸；源极线，所述源极线每个都沿着第一方向延伸并与所述沟道线的顶表面接触，其中，所述源极线与所述位线接触的行交替；以及位线，所述位线形成在所述位线接触之上，所述位线每个都沿着第二方向延伸。
根据本发明的另一个示例性实施例，一种制造非易失性存储器件的方法，包括以下步骤：在衬底之上交替地层叠第一绝缘层与控制栅层；通过选择性地刻蚀第一绝缘层和控制栅层来形成多个栅结构，所述多个栅结构每个都沿着第一方向延伸；用第二绝缘层填充栅结构之间的间隔；沿着栅结构和第二绝缘层形成存储层；在存储层之上形成沟道层；通过选择性地刻蚀沟道层来形成沟道线，所述沟道线每个都沿着不同于第一方向的第二方向延伸；形成源极线，所述源极线每个都沿着第一方向延伸并与沟道线的顶表面接触；形成成行的位线接触，每行沿着第一方向延伸，其中，位线接触的行与沟道线的顶表面接触并与源极线交替；以及在位线接触之上形成位线，所述位线每个都沿着第二方向延伸。
附图说明
图1到图6是说明根据本发明的第一示例性实施例的制造非易失性存储器件的方法的立体图。
图7是说明根据本发明的第二示例性实施例的非易失性存储器件的立体图。
具体实施方式
下面将参照附图更详细地描述本发明的示例性实施例。但是，本发明可以以不同的方式实施，并不应解释为限定于本文所列的实施例。确切地说，提供这些实施例是为了使本说明书是充分且完整的，并向本领域技术人员充分传达本发明的范围。在本说明书中，相同的附图标记在各个附图和实施例中表示相同的部分。
附图并非按比例绘制，并且在某些情况下，为了清楚地示出实施例的特征，可能对比例进行了夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅表示第一层直接形成在第二层或衬底上的情况，还表示在第一层与第二层或衬底之间存在第三层的情况。
图1到图6是说明根据本发明的第一示例性实施例的制造非易失性存储器件的方法的立体图。具体地，图1示出根据本发明的第一示例性实施例制造的非易失性存储器件，而图2到图6示出制造图1所示的非易失性存储器件的中间过程。
首先，描述根据本发明的第一示例性实施例的非易失性存储器件。
参见图1，非易失性存储器件包括衬底100、栅结构120、沟道线CL、存储层130、位线接触BLC、源极线SL以及位线BL。每个栅结构120包括第一绝缘层110和控制栅层115，所述第一绝缘层110和控制栅层115交替地层叠在衬底100之上并沿着第一方向I-I’延伸。沟道线CL沿着栅结构120在第二方向II-II’上延伸，所述第二方向II-II’与第一方向相交叉，例如垂直地交叉。存储层130插入在栅结构120与沟道线CL之间，并包括电荷阻挡层、电荷俘获层和隧道绝缘层。位线接触BLC沿第一方向排列，并与沟道线CL的顶表面接触。源极线SL沿着第一方向延伸，与沟道线CL的顶表面接触，并与位线接触BLC的行交替布置，其中所述位线接触BLC的行每个都沿着第一方向延伸。位线BL形成在位线接触之上，并沿着第二方向延伸。
这里，存储器单元包括控制栅层115、与控制栅层115接触的沟道线、以及插入在控制栅层115与沟道线CL之间的存储层130。换言之，存储器单元形成在每个相应的控制栅层115与耦接至所述控制栅层的沟道线之间。因而，形成多个存储器单元，所述多个存储器单元沿第一方向和第二方向排列并沿垂直方向层叠。沿第一方向排列并与同一层的控制栅层115耦接的存储器单元构成一个页，而与同一沟道线耦接的存储器单元构成一个存储串。
衬底100可以是半导体衬底，例如硅衬底。
在栅结构120中，层叠的控制栅层115的数量与层叠的存储器单元的数量相同。控制栅层115可由P型多晶硅形成。第一绝缘层110将垂直层叠的存储器单元相互电绝缘，其中，根据一个实例，第一绝缘层110可以是氧化物层。栅结构120可以相互水平地间隔开。
沟道线CL沿着第二方向延伸，并水平地相互间隔开。沟道线CL的数量可以与要形成的存储串的数量相同。沟道线CL可以是掺杂了P型或N型杂质的多晶硅层。
根据第一示例性实施例，柱型沟道并不是通过先形成用于沟道的沟槽然后用沟道层填充所述用于沟道的沟槽而形成的，而是通过以膜的形式形成沟道线而形成的，其中所形成的沟道的沟道宽度是一致的，因此，可以相对容易地控制存储器单元的阈值电压。例如，通过在不完全填充平行的栅结构120之间的沟槽的情况下在存储层130之上形成膜，在存储层130之上形成了用于形成沟道线的膜。
存储层130插入在栅结构120与沟道线CL之间。此外，存储层130可被设置在沟道线CL与衬底100之间。存储层130在将栅结构120与沟道线电绝缘的同时俘获电荷并实质上储存数据。
存储层130可以具有三层的结构，所述三层的结构为电荷阻挡层131、电荷俘获层132、以及隧道绝缘层133(见图4)。电荷阻挡层131被设置成与衬底100和栅结构120相邻，并且可以是氧化物层，例如氧化硅(SiO2)层或者氧化铝(Al2O3)层。隧道绝缘层133被设置成与沟道线CL相邻，并且可以是氧化物层。电荷俘获层132被设置在电荷阻挡层131与隧道绝缘层133之间，并且可以是氮化物层。
源极线SL可以沿着第一方向延伸，并直接与沟道线CL的顶表面接触。这里，沟道线CL的顶表面是指每个沟道线的形成在最上面的控制栅层115的顶部之上的部分。源极线SL与沿第一方向排列的位线接触BLC的行交替布置。
源极线SL可以由电阻相对较小的金属形成。当源极线SL由金属例如钨形成时，可以改善电流，其中，钨比多晶硅具有更小的电阻率。
位线接触BLC被设置在沟道线CL的未形成源极线SL的顶表面上。如上所述，沿第一方向排列的成行的位线接触BLC被称为位线接触BLC的第一方向行，其中，位线接触的第一方向行与源极线SL交替布置。
位线BL形成在位线接触BLC之上，并沿着第二方向延伸以与源极线SL相交叉。多个位线BL可以被设置成相互平行。
在下文，将描述制造所述非易失性存储器件的方法。
图2到图6示出根据本发明的第一示例性实施例的制造非易失性存储器件的过程。在图2到图6中，与图1中的元件相同的元件用相同的附图标记来表示，对这些相同元件不再赘述。
参见图2，在衬底100之上交替地层叠多个第一绝缘层110和多个控制栅层115。
参见图3，通过选择性地刻蚀第一绝缘层110和控制栅层115来形成沿着第一方向I-I’延伸的栅结构120。栅结构120可以被形成为彼此平行，彼此之间具有间隔。
参见图4，在栅结构120以及因为图3所示的刻蚀工艺而暴露出的衬底100之上形成存储层130。可以通过在衬底100和栅结构120之上顺序地层叠电荷阻挡层131、电荷俘获层132以及隧道绝缘层133来形成存储层130。
在下文中，电荷阻挡层131、电荷俘获层132以及隧道绝缘层133统称为存储层130。
参见图5，在存储层130之上形成沟道层140。
参见图6，通过选择性地刻蚀沟道层140来形成沿着第二方向II-II’延伸的沟道线CL。沟道线CL可以水平地相互间隔开。
再次参照图1，在沟道线CL之上形成源极线SL、位线接触BLC、以及位线BL。
更具体地，在随后要形成源极线SL的区域形成沟槽(未示出)，其中，沟槽的形成包括形成覆盖包括沟道线CL的衬底结构的第三绝缘层(未示出)以及选择性地刻蚀第三绝缘层。随后，通过用导电材料填充沟槽来形成源极线SL，以用于形成具有诸如钨的金属的源极线。
随后，通过形成覆盖包括源极线SL的衬底结构的第四绝缘层(未示出)并随后选择性地刻蚀第三绝缘层和第四绝缘层而在沟道线CL上的未形成源极线SL的顶表面上——即要形成位线接触BLC的地方——形成沟槽(未示出)。随后，用导电材料填充用于形成位线接触BLC的沟槽，来形成位线接触BLC。
随后，通过形成覆盖包括位线接触BLC的衬底结构的第五绝缘层(未示出)并选择性地刻蚀第五绝缘层而在将要形成位线的区域形成沟槽(未示出)。随后，用导电材料填充用于形成位线BL的沟槽，来形成位线BL。
在执行图5的工艺、图6的工艺之后，或者在形成用于源极线SL的沟槽和用于位线接触BLC的沟槽之后，可以对沟道层140或沟道线CL的顶表面执行离子注入工艺。杂质离子的注入可以在沟道线CL与源极线SL和位线接触BLC相接触之处形成结。
图7是说明根据本发明的第二示例性实施例的非易失性存储器件的立体图。参见图7，描述用于制造根据本发明的第二示例性实施例的非易失性存储器件的方法。
首先，描述根据本发明的第二示例性实施例的非易失性存储器件的结构。
参见图7，非易失性存储器件包括衬底700、栅结构对720A和720B、插入在栅结构对720A和720B之间的第二绝缘层750、沟道线CL、存储层730、位线接触BLC、源极线SL、以及位线BL。栅结构720A和720B中的每个栅结构包括第一绝缘层710和控制栅层715，所述第一绝缘层710和控制栅层715交替地层叠在衬底700之上并沿着第一方向I-I’延伸。沟道线CL沿着栅结构720A和720B以及插入在二者之间的第二绝缘层750而在第二方向II-II’上延伸。存储层730插入在栅结构720A和720B与沟道线CL之间，并包括顺序形成的电荷阻挡层、电荷俘获层和隧道绝缘层。位线接触BLC沿第一方向排列，并与沟道线CL的顶表面接触。源极线SL沿着第一方向延伸，与沟道线CL的顶表面接触，并与位线接触BLC的行交替布置，所述位线接触BLC的行每个都沿第一方向延伸。位线BL形成在位线接触BLC之上，并沿着第二方向延伸。
与在图1所示的第一示例性实施例中沿着栅结构120形成沟道线相比，在图7所示的本发明的第二示例性实施例中，沿着栅结构对(第一栅结构720A和第二栅结构720B)和形成在第一栅结构720A与第二栅结构720B之间的第二绝缘层750形成沟道线。这里，存储层730被插入在沟道线与由栅结构720A和720B和第二绝缘层750构成的整体之间。因此，与根据本发明的第一示例性实施例的非易失性存储器件相比，根据本发明的第二示例性实施例的与源极线/位线耦接的存储器单元的数量翻倍。
与源极线SL和位线接触BLC相接触的沟道线的顶表面是沟道线CL的形成在栅结构720A和720B的最上面的控制栅层715之上的顶表面。
制造根据本发明的第二示例性实施例的半导体存储器件的方法描述如下。
参见图7，根据本发明的第二示例性实施例的半导体存储器件是通过如下方法制造的：在衬底700之上交替地层叠第一绝缘层710和控制栅层715；通过选择性地刻蚀第一绝缘层710和控制栅层715来形成沿着第一方向I-I，延伸的多个栅结构；用第二绝缘层750填充被刻蚀的栅结构之间的间隔；通过沿着栅结构720A和720B以及第二绝缘层750顺序地层叠电荷阻挡层、电荷俘获层、以及隧道绝缘层(未示出)来形成存储层730；在存储层730之上形成沟道层；通过选择性地刻蚀沟道层来形成沿着第二方向II-II’延伸的沟道线CL；形成沿第一方向排列并与沟道线CL的顶表面接触的位线接触BLC，其中，位线接触BLC的阵列与源极线SL交替布置；以及在位线接触BLC之上形成沿着第二方向延伸的位线BL。
根据本发明的一个示例性实施例，通过在垂直方向层叠多个存储器单元以及通过形成具有一致宽度的沟道来控制存储器单元的阈值电压，非易失性存储器件提高了集成度。
虽然已经以具体的实施例描述了本发明，但是对于本领域技术人员来说明显的是，在不脱离所附权利要求限定的本发明的精神和范围的情况下，可以进行各种变化和修改。

Claims (20)

1.一种非易失性存储器件，包括：
栅结构，所述栅结构包括在衬底之上与控制栅层交替地层叠的第一绝缘层，其中，所述栅结构沿着第一方向延伸；
沟道线，所述沟道线每个都沿着不同于所述第一方向的第二方向在所述栅结构之上延伸；
存储层，所述存储层形成在所述栅结构与所述沟道线之间，并被设置成通过将所述栅结构与所述沟道线电绝缘来俘获电荷；
位线接触，所述位线接触形成行并与所述沟道线的顶表面接触，每行沿着所述第一方向延伸；
源极线，所述源极线每个都沿着所述第一方向延伸并与所述沟道线的顶表面接触，其中，所述源极线与所述位线接触的行交替；以及
位线，所述位线每个都形成在所述位线接触之上并且沿着所述第二方向延伸。
2.如权利要求1所述的非易失性存储器件，其中，所述控制栅层包括第一类型的多晶硅，所述第一绝缘层包括氧化物层。
3.如权利要求1所述的非易失性存储器件，其中，所述沟道线包括掺杂了第一类型杂质或者第二类型杂质的多晶硅层。
4.如权利要求1所述的非易失性存储器件，其中，所述沟道线由膜形成以具有一致的沟道宽度。
5.如权利要求1所述的非易失性存储器件，其中，所述存储层包括电荷阻挡层、电荷俘获层以及隧道绝缘层的叠层。
6.如权利要求5所述的非易失性存储器件，其中，所述电荷阻挡层包括氧化物层，所述电荷俘获层包括氮化物层，所述隧道绝缘层包括氧化物层。
7.如权利要求1所述的非易失性存储器件，其中，所述源极线包括金属。
8.一种非易失性存储器件，包括：
栅结构对，所述栅结构对包括在衬底之上与控制栅层交替地层叠的第一绝缘层，所述栅结构对中的每个栅结构沿第一方向延伸；
第二绝缘层，所述第二绝缘层被设置在所述栅结构对之间；
沟道线，所述沟道线每个都沿着所述栅结构对和所述第二绝缘层在不同于所述第一方向的第二方向上延伸；
存储层，所述存储层被设置在由所述栅结构对和所述第二绝缘层构成的整体与所述沟道线之间，以通过将所述栅结构和所述沟道线电绝缘来俘获电荷；
位线接触，所述位线接触形成行并与所述沟道线的顶表面接触，每行沿着所述第一方向延伸；
源极线，所述源极线每个都沿着所述第一方向延伸并与所述沟道线的顶表面接触，其中，所述源极线与所述位线接触的行交替；以及
位线，所述位线被形成在所述位线接触之上，且所述位线每个都沿着所述第二方向延伸。
9.如权利要求8所述的非易失性存储器件，其中，所述存储层包括电荷阻挡层、电荷俘获层以及隧道绝缘层的叠层。
10.如权利要求8所述的非易失性存储器件，其中，所述源极线包括金属。
11.一种制造非易失性存储器件的方法，包括以下步骤：
在衬底之上交替地层叠第一绝缘层与控制栅层；
通过选择性地刻蚀所述第一绝缘层和所述控制栅层来形成多个栅结构，所述多个栅结构每个都沿着第一方向延伸；
沿着所述栅结构形成存储层；
在所述存储层之上形成沟道层；
通过选择性地刻蚀所述沟道层来形成沟道线，所述沟道线每个都沿着不同于所述第一方向的第二方向延伸；
形成源极线，所述源极线每个都沿着所述第一方向延伸并与所述沟道线的顶表面接触；
形成成行的位线接触，每行沿着所述第一方向延伸，其中，所述位线接触的行与所述沟道线的顶表面接触并与所述源极线交替；以及
在所述位线接触之上形成位线，所述位线每个都沿着所述第二方向延伸。
12.如权利要求11所述的方法，其中，通过顺序地层叠电荷阻挡层、电荷俘获层和隧道绝缘层来形成所述存储层。
13.如权利要求11所述的方法，还包括以下步骤：
在形成所述沟道层或所述沟道线之后，对所述沟道线执行离子注入。
14.如权利要求11所述的方法，其中，形成所述源极线的步骤包括以下步骤：
形成第三绝缘层，所述第三绝缘层覆盖形成有所述沟道线的衬底结构；
通过选择性地刻蚀所述第三绝缘层来形成暴露所述沟道线的顶表面的沟槽；以及
用金属性材料填充所述沟槽。
15.如权利要求14所述的方法，还包括以下步骤：
在形成所述沟槽之后，对所述沟道线的暴露的顶表面执行离子注入。
16.一种用于制造非易失性存储器件的方法，包括以下步骤：
在衬底之上交替地层叠第一绝缘层与控制栅层；
通过选择性地刻蚀所述第一绝缘层和所述控制栅层来形成多个栅结构，所述多个栅结构每个都沿着第一方向延伸；
用第二绝缘层填充所述栅结构之间的间隔；
沿着所述栅结构和所述第二绝缘层形成存储层；
在所述存储层之上形成沟道层；
通过选择性地刻蚀所述沟道层来形成沟道线，所述沟道线每个都沿着不同于所述第一方向的第二方向延伸；
形成源极线，所述源极线每个都沿着所述第一方向延伸并与所述沟道线的顶表面接触；
形成成行的位线接触，每行沿着所述第一方向延伸，其中，所述位线接触的行与所述沟道线的顶表面接触并与所述源极线交替；以及
在所述位线接触之上形成位线，所述位线每个都沿着所述第二方向延伸。
17.如权利要求16所述的方法，其中，通过顺序地层叠电荷阻挡层、电荷俘获层以及隧道绝缘层来形成所述存储层。
18.如权利要求16所述的方法，还包括以下步骤：
在形成所述沟道层或所述沟道线之后，对所述沟道线执行离子注入。
19.如权利要求16所述的方法，其中，形成所述源极线的步骤包括以下步骤：
形成第三绝缘层，所述第三绝缘层覆盖形成有所述沟道线的衬底结构；
通过选择性地刻蚀所述第三绝缘层来形成暴露出所述沟道线的顶表面的沟槽；以及
用金属性材料填充所述沟槽。
20.如权利要求19所述的方法，还包括以下步骤：
在形成所述沟槽之后，对所述沟道线的暴露的顶表面执行离子注入。
CN2012100223250A 2011-05-26 2012-02-01 非易失性存储器件及其制造方法 Pending CN102800690A (zh)

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