CN102568563A - 内部电压发生电路和半导体集成电路 - Google Patents

Abstract

本发明提供一种半导体集成电路，包括：第一存储体组和第二存储体组；第一内部电压控制单元，第一内部电压控制单元被配置成产生在对第一存储体组中所包括的存储体执行第一读取操作或第一写入操作时被使能的第一使能脉冲；以及第一内部电压发生单元，所述第一内部电压发生单元被配置成响应于第一使能脉冲产生第一内部电压并将第一内部电压提供至第一存储体组，其中，第一使能脉冲的使能时间段被设置成在第一写入操作中比在第一读取操作中长。

Description

内部电压发生电路和半导体集成电路

相关申请的交叉引用

本申请要求2010年12月29日向韩国知识产权局提交的韩国专利申请No.10-2010-0137922的优先权，其全部内容通过引用合并于此。

技术领域

本发明的示例性实施例总体上涉及一种可以应用于包括多个存储体(bank)的半导体集成电路的内部电压发生电路。

背景技术

通常，从外部向半导体集成电路提供电源电压(VDD)和接地电压(VSS)，并且半导体集成电路在内部产生用于执行内部操作的内部电压。用于执行半导体集成电路的内部操作的内部电压可以包括提供给存储器核心区的核心电压(VCORE)、驱动字线时或在过驱动中使用的高电压(VPP)、提供作为核心区的NMOS晶体管的体电压的反向偏压(VBB)等等。

在此，可以通过降低从外部输入的电源电压(VDD)来提供核心电压(VCORE)。然而，高电压(VPP)比从外部输入的电源电压(VDD)具有更高的电平，而反向偏压(VBB)比从外部输入的接地电压(VSS)具有更低的电平。因此，为了提供高电压(VPP)和反向偏压(VBB)，可以使用产生诸如高电压(VPP)或反向偏压(VBB)的电源的电荷泵电路。

另外，随着半导体集成电路的集成度变高，半导体集成电路中可以包括更多的存储体。内部电压例如仅被提供给执行读取操作或写入操作的存储体。相应地，为了向相应的存储体提供内部电压，可以在半导体集成电路中设置多个内部电压发生电路。

图1是示出已知的内部电压发生电路的操作的时序图。

参见图1，示出了用于向半导体集成电路中所包括的第一存储体(未示出)和第二存储体(未示出)提供内部电压的内部电压发生电路的操作。在图1中，在顺序地对第一存储体和第二存储体执行读取操作和写入操作的情况下，内部电压发生电路通过接收与第一存储体激活信号RACT<1>同步地被使能为逻辑高电平的使能脉冲ENP而被激活，并且向第一存储体和第二存储体提供内部电压。之后，如果对第一存储体和第二存储体的读取操作和写入操作全部完成，且第一存储体激活信号RACT<1>和第二存储体激活信号RACT<2>均具有逻辑低电平，则内部电压发生电路通过接收被禁止为逻辑低电平的使能脉冲ENP而被去激活，并且中断向第一存储体和第二存储体提供内部电压。当对第一存储体执行读取操作或写入操作时，第一存储体激活信号RACT<1>被使能为逻辑高电平，当对第二存储体执行读取操作或写入操作时，第二存储体激活信号RACT<2>被使能为逻辑高电平。

由于存储体的数目随着半导体集成电路的高集成度而增加，因此用于控制内部电压发生电路的激活的控制信号的数目也增加。例如，诸如内部包括16个存储体的DDR4SDRAM的半导体集成电路中的内部电压发生电路的数目可能是内部包括8个存储体的半导体集成电路中的内部电压发生电路的数目的两倍。而且，用于控制诸如内部包括16个存储体的DDR4 SDRAM的半导体集成电路中的内部电压发生电路的控制信号的数目可能是内部包括8个存储体的半导体集成电路中的内部电压发生电路的控制信号的数目的两倍。

由于写入操作需要驱动写入驱动器和局部输入/输出线，因此写入操作可能比读取操作消耗更多的内部电压。然而，在已知的内部电压发生电路中，内部电压发生电路在写入和读取操作中在相同的时间段期间被激活，并提供内部电压。因此，在写入操作期间可能没有充分地提供内部电压，而在读取操作期间可能过度地提供内部电压。

发明内容

本发明的实施例涉及一种内部电压发生电路，其能够通过将多个存储体分组以减少控制信号的数目来可控地驱动内部电压，并且能够根据内部电压的消耗来控制提供内部电压的时间段。

在一个实施例中，一种半导体集成电路包括：第一存储体组和第二存储体组；以及第一内部电压发生电路，所述第一内部电压发生电路具有第一内部电压控制单元和第一内部电压发生单元，第一内部电压控制单元被配置成产生在对第一存储体组中所包括的存储体执行第一读取操作或第一写入操作时被使能的第一使能脉冲，第一内部电压发生单元被配置成响应于第一使能脉冲产生第一内部电压并将第一内部电压提供至第一存储体组，其中，第一使能脉冲的使能时间段被设置成在第一写入操作中比在第一读取操作中长。

在一个实施例中，一种内部电压发生电路包括：内部电压控制单元，所述内部电压控制单元被配置成产生在对第一至第四存储体执行读取操作或写入操作时被使能的使能脉冲；以及内部电压发生单元，所述内部电压发生单元被配置成响应于使能脉冲产生内部电压并将内部电压提供至第一至第四存储体，其中，使能脉冲的使能时间段被设置成在写入操作中比在读取操作中长。

附图说明

从以下结合附图的详细描述中将会更清楚地理解本发明的上述和其它方面、特征和其它优点，其中：

图1是示出已知的内部电压发生电路的操作的时序图；

图2是示出根据本发明一个实施例的半导体集成电路的示例性配置的框图；

图3是示出图2所示的半导体集成电路中所包括的第一内部电压控制单元的示例性配置的框图；

图4是示出图3所示的第一内部电压控制单元中所包括的组激活信号发生部分的示例性实施例的电路图；

图5是示出图3所示的第一内部电压控制单元中所包括的第一时间段控制部分和第二时间段控制部分的示例性实施例的电路图；

图6是示出图3所示的第一内部电压控制单元中所包括的选择性输出部分的示例性实施例的电路图；

图7是示出图3所示的第一内部电压控制单元中所包括的延迟突发信号输出部分的示例性实施例的电路图；

图8是示出图3所示的第一内部电压控制单元中所包括的使能脉冲发生部的示例性实施例的电路图；以及

图9是说明图3所示的第一内部电压控制单元的操作的时序图。

具体实施方式

以下，将结合附图来描述本发明的实施例。然而，所述实施例只用于说明的目的，而并非意图限制本发明的范围。

图2是示出根据本发明一个实施例的半导体集成电路的示例性配置的框图。

参见图2，根据本发明一个实施例的半导体集成电路包括：第一内部电压发生电路1，所述第一内部电压发生电路1被配置成将第一内部电压VCORE1提供给由第一、第二、第三和第四存储体BANK1、BANK2、BANK3和BANK4构成的第一存储体组BG1；第二内部电压发生电路2，所述第二内部电压发生电路2被配置成将第二内部电压VCORE2提供给由第五、第六、第七和第八存储体BANK5、BANK6、BANK7和BANK8构成的第二存储体组BG2；第三内部电压发生电路3，所述第三内部电压发生电路3被配置成将第三内部电压VCORE3提供给由第九、第十、第十一和第十二存储体BANK9、BANK10、BANK11和BANK12构成的第三存储体组BG3；以及第四内部电压发生电路4，所述第四内部电压发生电路4被配置成将第四内部电压VCORE4提供给由第十三、第十四、第十五和第十六存储体BANK13、BANK14、BANK15和BANK16构成的第四存储体组BG4。

第一内部电压发生电路1包括：第一内部电压控制单元11，所述第一内部电压控制单元11被配置成产生在对第一存储体组BG1执行读取操作或写入操作时被使能的第一使能脉冲ENP1；以及第一内部电压发生单元12，所述第一内部电压发生单元12被配置成在第一使能脉冲ENP1的使能时间段期间产生第一内部电压VCORE1并将第一内部电压VCORE1提供至第一存储体组BG1。第二内部电压发生电路2包括：第二内部电压控制单元21，所述第二内部电压控制单元21被配置成产生在对第二存储体组BG2执行读取操作或写入操作时被使能的第二使能脉冲ENP2；以及第二内部电压发生单元22，所述第二内部电压发生单元22被配置成在第二使能脉冲ENP2的使能时间段期间产生第二内部电压VCORE2并将第二内部电压VCORE2提供至第二存储体组BG2。第三内部电压发生电路3包括：第三内部电压控制单元31，所述第三内部电压控制单元31被配置成产生在对第三存储体组BG3执行读取操作或写入操作时被使能的第三使能脉冲ENP3；以及第三内部电压发生单元32，所述第三内部电压发生单元32被配置成在第三使能脉冲ENP3的使能时间段期间产生第三内部电压VCORE3并将第三内部电压VCORE3提供至第三存储体组BG3。第四内部电压发生电路4包括：第四内部电压控制单元41，所述第四内部电压控制单元41被配置成产生在对第四存储体组BG4执行读取操作或写入操作时被使能的第四使能脉冲ENP4；以及第四内部电压发生单元42，所述第四内部电压发生单元42被配置成在第四使能脉冲ENP4的使能时间段期间产生第四内部电压VCORE4并将第四内部电压VCORE4提供至第四存储体组BG4。除了分别将第一、第二、第三和第四内部电压VCORE1、VCORE2、VCORE3和VCORE4提供给第一、第二、第三和第四存储体组BG1、BG2、BG3和BG4之外，可以用实质上相同的方式来配置第一、第二、第三和第四内部电压发生电路1、2、3和4。因此，下面将主要描述图1所示的第一内部电压发生电路1中所包括的第一内部电压控制单元11和第一内部电压发生单元12的示例性配置和操作。

参见图3，第一内部电压控制单元11包括组信号发生部110、延迟突发信号发生部120和使能脉冲发生部130。组信号发生部110包括脉冲信号发生部分111、组脉冲信号发生部分112和组激活信号发生部分113。延迟突发信号发生部120包括第一时间段控制部分121、第二时间段控制部分122、选择性输出部分123和延迟突发信号输出部分124。

脉冲信号发生部分111被配置成根据一个例子与第一存储体激活信号RACT<1>的使能定时同步地产生第一脉冲信号PUL<1>、根据一个例子与第二存储体激活信号RACT<2>的使能定时同步地产生第二脉冲信号PUL<2>、根据一个例子与第三存储体激活信号RACT<3>的使能定时同步地产生第三脉冲信号PUL<3>、以及根据一个例子与第四存储体激活信号RACT<4>的使能定时同步地产生第四脉冲信号PUL<4>。第一存储体激活信号RACT<1>被使能为逻辑高电平以对第一存储体BANK1执行读取操作或写入操作，第二存储体激活信号RACT<2>被使能为逻辑高电平以对第二存储体BANK2执行读取操作或写入操作，第三存储体激活信号RACT<3>被使能为逻辑高电平以对第三存储体BANK3执行读取操作或写入操作，第四存储体激活信号RACT<4>被使能为逻辑高电平以对第四存储体BANK4执行读取操作或写入操作。

组脉冲信号发生部分112被配置成接收第一、第二、第三和第四脉冲信号PUL<1:4>并产生组脉冲信号PULBG。当第一、第二、第三和第四脉冲信号PUL<1:4>中的至少一个被使能为逻辑高电平时，组脉冲信号PULBG被使能为逻辑高电平，而当第一、第二、第三和第四脉冲信号PUL<1:4>全部被禁止为逻辑低电平时，组脉冲信号PULBG被禁止为逻辑低电平。

参见图4，组激活信号发生部分113包括：第一延迟级1130，所述第一延迟级1130被配置成将组脉冲信号PULBG延迟第一延迟时间段；以及或门OR11，所述或门OR11被配置成接收组脉冲信号PULBG和第一延迟级1130的输出信号、执行“或”操作并产生组激活信号ACTBG。组激活信号ACTBG被产生为具有比组脉冲信号PULBG长第一延迟时间段的使能时间段。组激活信号ACTBG的使能时间段被设置成包括第一、第二、第三和第四存储体激活信号RACT<1:4>的使能时间段。

经由上述配置，图3的组信号发生部110可以产生具有由第一、第二、第三和第四脉冲信号PUL<1:4>设置的使能时间段的组脉冲信号PULBG，以及在第一、第二、第三和第四存储体激活信号RACT<1:4>被使能的时间段期间被使能为逻辑高电平的组激活信号ACTBG。

参见图5，第一时间段控制部分121包括：第二延迟级1210，所述第二延迟级1210被配置成将突发信号YBST延迟第二延迟时间段；以及或门OR12，所述或门OR12被配置成接收突发信号YBST和第二延迟级1210的输出信号、执行“或”操作并产生第一时间段信号SECT1。第一时间段信号SECT1被产生为具有比突发信号YBST长第二延迟时间段的使能时间段。突发信号YBST是当对第一存储体组GB1中所包括的第一、第二、第三和第四存储体BANK1、BANK2、BANK3和BANK4执行读取操作或写入操作时在用于列操作的命令之间产生的具有最小时间间隔tCCD的脉冲信号。

参见图5，第二时间段控制部分122包括：第三延迟级1220，所述第三延迟级1220被配置成将第一时间段信号SECT1延迟第三延迟时间段；以及或门OR13，所述或门OR13被配置成接收第一时间段信号SECT1和第三延迟级1220的输出信号、执行“或”操作并产生第二时间段信号SECT2。第二时间段信号SECT2被产生为具有比第一时间段信号SECT1长第三延迟时间段的使能时间段。

参见图6，选择性输出部分123包括：第一传输门T11，所述第一传输门T11被配置成响应于写入信号WTS而导通，并传送第一时间段信号SECT1作为突发选择信号YBST SEL，所述写入信号WTS在对第一存储体组BG1中所包括的第一、第二、第三和第四存储体BANK1、BANK2、BANK3和BANK4执行写入操作时被使能为逻辑高电平；以及第二传输门T12，所述第二传输门T12被配置成响应于写入信号WTS而导通，并传送第二时间段信号SECT2作为突发选择信号YBST_SEL。在对第一存储体组BG1执行写入操作的情况下，第二时间段信号SECT2被传送作为突发选择信号YBST_SEL，在对第一存储体组BG1执行读取操作的情况下，第一时间段信号SECT1被传送作为突发选择信号YBST_SEL。

参见图7，延迟突发信号输出部分124包括与门AND11，所述与门AND11被配置成接收组激活信号ACTBG和突发选择信号YBST_SEL、执行“与”操作并输出延迟突发信号YBSTDLY。延迟突发信号输出部分124在组激活信号ACTBG具有逻辑高电平的时间段期间传送突发选择信号YBST_SEL作为延迟突发信号YBSTDLY。

经由上述配置，在对第一存储体组BG1执行写入操作时，图3的延迟突发信号发生部120可以输出第二时间段信号SECT2作为延迟突发信号YBSTDLY，在对第一存储体组BG1执行读取操作时，输出第一时间段信号SECT1作为延迟突发信号YBSTDLY。

参见图8，使能脉冲发生部130包括或门OR14，所述或门OR14被配置成接收组脉冲信号PULBG和延迟突发信号YBSTDLY、执行“或”操作并产生第一使能脉冲ENP1。当组脉冲信号PULBG和延迟突发信号YBSTDLY中的至少一个被使能为逻辑高电平时，第一使能脉冲ENP1被使能为逻辑高电平。

以下，假设顺序地对第一存储体组BG1中所包括的第一、第二、第三和第四存储体BANK1、BANK2、BANK3和BANK4执行读取操作和写入操作，将结合图9来描述具有上述配置的第一内部电压控制单元11的操作。

当要顺序地对第一、第二、第三和第四存储体BANK1、BANK2、BANK3和BANK4执行读取操作和写入操作时，第一、第二、第三和第四存储体激活信号RACT<1:4>被顺序地使能为逻辑高电平。

脉冲信号发生部分111与第一存储体激活信号RACT<1>的使能定时同步地产生第一脉冲信号PUL<1>、与第二存储体激活信号RACT<2>的使能定时同步地产生第二脉冲信号PUL<2>、与第三存储体激活信号RACT<3>的使能定时同步地产生第三脉冲信号PUL<3>，并与第四存储体激活信号RACT<4>的使能定时同步地产生第四脉冲信号PUL<4>。

组脉冲信号发生部分112产生这样的组脉冲信号PULBG：当第一、第二、第三和第四脉冲信号PUL<1:4>中的至少一个被使能为逻辑高电平时，所述组脉冲信号PULBG被使能为逻辑高电平，而当第一、第二、第三和第四脉冲信号PUL<1:4>全部被禁止为逻辑低电平时，所述组脉冲信号PULBG被禁止为逻辑低电平。

组激活信号发生部分113产生组激活信号ACTBG，所述组激活信号ACTBG的使能时间段被设置成比组脉冲信号PULBG的使能时间段长第一延迟级1130的第一延迟时间段TD1。

延迟突发信号输出部分124接收突发选择信号YBST SEL和组激活信号ACTBG，并产生延迟突发信号YBSTDLY。延迟突发信号YBSTDLY的使能时间段被设置成在对第一存储体组BG1中所包括的第一、第二、第三和第四存储体BANK1、BANK2、BANK3和BANK4执行写入操作时比在对第一存储体组BG1中所包括的第一、第二、第三和第四存储体BANK1、BANK2、BANK3和BANK4执行读取操作时长。以下，通过将情况分成对第一存储体组BG1中所包括的第一、第二、第三和第四存储体BANK1、BANK2、BANK3和BANK4执行写入操作的情况、和对第一存储体组BG1中所包括的第一、第二、第三和第四存储体BANK1、BANK2、BANK3和BANK4执行读取操作的情况，来描述用于产生延迟突发信号YBSTDLY的操作。

在对第一存储体组BG1执行读取操作的情况下，延迟突发信号YBSTDLY的使能时间段被设置成比突发信号YBST的脉冲宽度PW长第二延迟级1210的第二延迟时间段TD2。这是因为响应于在读取操作期间被禁止的写入信号WTS，第一时间段信号SECT1被传送作为突发选择信号YBST_SEL，并且在组激活信号ACTBG具有逻辑高电平的时间段期间，突发选择信号YBST_SEL被传送作为延迟突发信号YBSTDLY。

在对第一存储体组BG1执行写入操作的情况下，延迟突发信号YBSTDLY的使能时间段被设置成比突发信号YBST的脉冲宽度PW长第二延迟级1210的第二延迟时间段TD2与第三延迟级1220的第三延迟时间段TD3的总和。这是因为响应于在写入操作期间被使能的写入信号WTS，第二时间段信号SECT2被传送作为突发选择信号YBST_SEL，并且在组激活信号ACTBG具有逻辑高电平的时间段期间，突发选择信号YBST_SEL被传送作为延迟突发信号YBSTDLY。

使能脉冲发生部130产生当组脉冲信号PULBG和延迟突发信号YBSTDLY中的至少一个被使能为逻辑高电平时而被使能为逻辑高电平的第一使能脉冲ENP1。因此，第一使能脉冲ENP1的使能时间段被限定为是从组脉冲信号PULBG被使能为逻辑高电平的时刻到延迟突发信号YBSTDLY被禁止为逻辑低电平的时刻。

上述第一内部电压控制单元11产生在对第一存储体组BG1执行读取操作或写入操作时被使能的第一使能脉冲ENP1。第一使能脉冲ENP1的使能时间段被设置成在对第一存储体组BG1执行写入操作时比在对第一存储体组BG1执行读取操作时长。因此，相比于对第一存储体组BG1执行读取操作，在对第一存储体组BG1执行写入操作时，第一内部电压发生单元12向第一存储体组BG1提供第一内部电压VCORE1更长的时间段。

从上面描述明显可知的是，在根据本发明实施例的内部电压发生电路中，由于将半导体集成电路中所包括的4个存储体分为一组，因此可以减少为提供内部电压所需的控制信号的数目。并且，在根据本发明实施例的内部电压发生电路中，因为提供内部电压的时间段被设置成在写入操作中比在读取操作中长，所以可以在电流消耗增加的写入操作中充分地提供内部电压，并且可以避免在电流消耗减少的读取操作中过度地提供内部电压。

以上出于说明的目的描述了本发明的实施例。本领域技术人员应理解的是，在不脱离所附权利要求所公开的本发明的范围和主旨的情况下，可以进行各种修改、增加和替换。

Claims (18)

1.一种半导体集成电路，包括：

第一存储体组和第二存储体组；

第一内部电压控制单元，所述第一内部电压控制单元被配置成产生在对所述第一存储体组中所包括的存储体执行第一读取操作或第一写入操作时被使能的第一使能脉冲；以及

第一内部电压发生单元，所述第一内部电压发生单元被配置成响应于所述第一使能脉冲来产生第一内部电压并将所述第一内部电压提供至所述第一存储体组，

其中，所述第一使能脉冲的使能时间段被设置成在所述第一写入操作中比在所述第一读取操作中长。

2.如权利要求1所述的半导体集成电路，其中，所述第一内部电压控制单元包括：

组信号发生部，所述组信号发生部被配置成产生与存储体激活信号同步地被使能的组脉冲信号和组激活信号；

延迟突发信号发生部，所述延迟突发信号发生部被配置成接收突发信号，产生在所述第一写入操作中比在所述第一读取操作中具有更长的使能时间段的突发选择信号，以及产生具有由所述组激活信号和所述突发选择信号设置的使能时间段的延迟突发信号；以及

使能脉冲发生部，所述使能脉冲发生部被配置成产生响应于所述组脉冲信号被使能且响应于所述延迟突发信号被禁止的所述第一使能脉冲。

3.如权利要求2所述的半导体集成电路，其中，所述组信号发生部包括：

脉冲信号发生部分，所述脉冲信号发生部分被配置成与第一、第二、第三和第四存储体激活信号同步地产生第一、第二、第三和第四脉冲信号；

组脉冲信号发生部分，所述组脉冲信号发生部分被配置成接收所述第一、第二、第三和第四脉冲信号并产生所述组脉冲信号；以及

组激活信号发生部分，所述组激活信号发生部分被配置成产生比所述组脉冲信号具有更长的使能时间段的所述组激活信号。

4.如权利要求2所述的半导体集成电路，其中，所述延迟突发信号发生部包括：

第一时间段控制部分，所述第一时间段控制部分被配置成控制所述突发信号的脉冲宽度并产生第一时间段信号；

第二时间段控制部分，所述第二时间段控制部分被配置成控制所述第一时间段信号的使能时间段并产生第二时间段信号；

选择性输出部分，所述选择性输出部分被配置成响应于写入信号而选择性地输出所述第一时间段信号或所述第二时间段信号作为所述突发选择信号；以及

延迟突发信号输出部分，所述延迟突发信号输出部分被配置成响应于所述组激活信号将所述突发选择信号传送作为所述延迟突发信号。

5.如权利要求4所述的半导体集成电路，其中，所述第一时间段信号的使能时间段被设置成比所述突发信号的使能时间段长，且所述第二时间段信号的使能时间段被设置成比所述第一时间段信号的使能时间段长。

6.如权利要求5所述的半导体集成电路，其中，当执行所述第一写入操作时，所述选择性输出部分输出所述第二时间段信号作为所述突发选择信号。

7.如权利要求1所述的半导体集成电路，还包括：

第二内部电压控制单元，所述第二内部电压控制单元被配置成产生在对所述第二存储体组中所包括的存储体执行第二读取操作或第二写入操作时被使能的第二使能脉冲；以及

第二内部电压发生单元，所述第二内部电压发生单元被配置成响应于所述第二使能脉冲而产生第二内部电压并将所述第二内部电压提供至所述第二存储体组，

其中，所述第二使能脉冲的使能时间段被设置成在所述第二写入操作中比在所述第二读取操作中长。

8.如权利要求7所述的半导体集成电路，其中，所述第二内部电压控制单元包括：

组信号发生部，所述组信号发生部被配置成产生与存储体激活信号同步地被使能的组脉冲信号和组激活信号；

延迟突发信号发生部，所述延迟突发信号发生部被配置成接收突发信号，产生在所述第二写入操作中比在所述第二读取操作中具有更长的使能时间段的突发选择信号，以及产生具有由所述组激活信号和所述突发选择信号设置的使能时间段的延迟突发信号；以及

使能脉冲发生部，所述使能脉冲发生部被配置成产生响应于所述组脉冲信号被使能且响应于所述延迟突发信号被禁止的所述第二使能脉冲。

9.如权利要求8所述的半导体集成电路，其中，所述组信号发生部包括：

脉冲信号发生部分，所述脉冲信号发生部分被配置成与第一、第二、第三和第四存储体激活信号同步地产生第一、第二、第三和第四脉冲信号；

组脉冲信号发生部分，所述组脉冲信号发生部分被配置成接收所述第一、第二、第三和第四脉冲信号并产生所述组脉冲信号；以及

组激活信号发生部分，所述组激活信号发生部分被配置成产生比所述组脉冲信号具有更长的使能时间段的所述组激活信号。

10.如权利要求8所述的半导体集成电路，其中，所述延迟突发信号发生部包括：

第一脉冲宽度控制部分，所述第一脉冲宽度控制部分被配置成控制所述突发信号的脉冲宽度并产生第一时间段信号；

第二脉冲宽度控制部分，所述第二脉冲宽度控制部分被配置成控制所述第一时间段信号的使能时间段并产生第二时间段信号；

选择性输出部分，所述选择性输出部分被配置成响应于写入信号而选择性地输出所述第一时间段信号或所述第二时间段信号作为所述突发选择信号；以及

延迟突发信号输出部分，所述延迟突发信号输出部分被配置成响应于所述组激活信号而将所述突发选择信号传送作为所述延迟突发信号。

11.如权利要求10所述的半导体集成电路，其中，所述第一时间段信号的使能时间段被设置成比所述突发信号的使能时间段长，且所述第二时间段信号的使能时间段被设置成比所述第一时间段信号的使能时间段长。

12.如权利要求11所述的半导体集成电路，其中，当执行所述第二写入操作时，所述选择性输出部分输出所述第二时间段信号作为所述突发选择信号。

13.一种内部电压发生电路，包括：

内部电压控制单元，所述内部电压控制单元被配置成产生在对第一、第二、第三和第四存储体执行读取操作或写入操作时被使能的使能脉冲；以及

内部电压发生单元，所述内部电压发生单元被配置成响应于所述使能脉冲来产生内部电压并将所述内部电压提供至所述第一、第二、第三和第四存储体，

其中，所述使能脉冲的使能时间段被设置成在所述写入操作中比在所述读取操作中长。

14.如权利要求13所述的内部电压发生电路，其中，所述内部电压控制单元包括：

组信号发生部，所述组信号发生部被配置成产生与第一、第二、第三和第四存储体激活信号同步地被使能的组脉冲信号和组激活信号；

延迟突发信号发生部，所述延迟突发信号发生部被配置成接收突发信号，产生在所述写入操作中比在所述读取操作中具有更长的使能时间段的突发选择信号，以及产生具有由所述组激活信号和所述突发选择信号设置的使能时间段的延迟突发信号；以及

使能脉冲发生部，所述使能脉冲发生部被配置成产生响应于所述组脉冲信号被使能且响应于所述延迟突发信号被禁止的所述使能脉冲。

15.如权利要求14所述的内部电压发生电路，其中，所述组信号发生部包括：

脉冲信号发生部分，所述脉冲信号发生部分被配置成与所述第一、第二、第三和第四存储体激活信号同步地产生第一、第二、第三和第四脉冲信号；

组脉冲信号发生部分，所述组脉冲信号发生部分被配置成接收所述第一、第二、第三和第四脉冲信号，并产生在所述第一、第二、第三和第四存储体激活信号的使能时间段期间被使能的所述组脉冲信号；以及

组激活信号发生部分，所述组激活信号发生部分被配置成产生比所述组脉冲信号具有更长的使能时间段的所述组激活信号。

16.如权利要求14所述的内部电压发生电路，其中，所述延迟突发信号发生部包括：

第一时间段控制部分，所述第一时间段控制部分被配置成控制所述突发信号的脉冲宽度并产生第一时间段信号；

第二时间段控制部分，所述第二时间段控制部分被配置成控制所述第一时间段信号的使能时间段并产生第二时间段信号；

选择性输出部分，所述选择性输出部分被配置成响应于写入信号而选择性输出所述第一时间段信号或所述第二时间段信号作为所述突发选择信号；以及

延迟突发信号输出部分，所述延迟突发信号输出部分被配置成响应于所述组激活信号而将所述突发选择信号传送作为所述延迟突发信号。

17.如权利要求16所述的内部电压发生电路，其中，所述第一时间段信号的使能时间段被设置成比所述突发信号的使能时间段长，且所述第二时间段信号的使能时间段被设置成比所述第一时间段信号的使能时间段长。

18.如权利要求17所述的内部电压发生电路，其中，当执行所述写入操作时，所述选择性输出部分输出所述第二时间段信号作为所述突发选择信号。

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