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CN102436846B - 存储设备和半导体设备 - Google Patents

存储设备和半导体设备 Download PDF

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CN102436846B
CN102436846B CN201110284005.8A CN201110284005A CN102436846B CN 102436846 B CN102436846 B CN 102436846B CN 201110284005 A CN201110284005 A CN 201110284005A CN 102436846 B CN102436846 B CN 102436846B
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Abstract

本发明实施例的一个目的是提出一种存储设备，在其中确保了数据保持的时间段，且每单位面积的存储容量得以增加。在根据本发明实施例的存储设备中，位线被分为多组，字线也被分为多组。分配给一组的字线被连接到存储单元，该存储单元连接到分配给一组的位线。此外，每组位线的驱动是由多个位线驱动电路中的专用位线驱动电路来控制的。此外，在驱动电路上形成单元阵列，所述驱动电路包括上述多个位线驱动电路和一个字线驱动电路。驱动电路和单元阵列彼此交叠。

Description

存储设备和半导体设备
技术领域
本发明涉及存储设备。进一步地，本发明涉及包括存储设备的半导体设备。
背景技术
近年来，具有半导体特性的金属氧化物，即具有高迁移率和均一元件特性的氧化物半导体，作为晶体管的活性层的材料而受到关注。各种金属氧化物被用于广泛的应用中。例如，氧化铟被用于液晶显示设备的像素电极的材料。这类有半导体特性的金属氧化物的示例包括氧化钨、氧化锡、氧化铟、和氧化锌。已知某种晶体管，在每个晶体管中使用这种具有半导体特性的金属氧化物来形成沟道形成区(专利文献1和2)。
[参考文献]
[专利文献1]日本公开专利申请No.2007-123861
[专利文献2]日本公开专利申请No.2007-096055
发明内容
半导体存储设备(此处也简称为存储设备)的示例包括归类为易失性存储器的DRAM和SRAM；归类为非易失性存储器的掩模ROM、EPROM、EEPROM、闪存存储器、和铁电存储器；诸如此类。这些使用单晶半导体衬底形成的存储器的绝大部分已经被投入实际应用中。在这些存储设备中，DRMA具有简单的结构，此结构中一个存储单元(memory cell)具有一个晶体管和一个电容器，且比诸如SRAM的其它存储设备需要更少的半导体元件来形成存储单元。因此，和其它存储设备相比，每单位面积的存储容量得以增加，从而实现了成本降低。
如上所述，DRAM适用于大储存容量，但是其它存储设备中的每单位面积存储容量需要进一步增加，以实现具有更高集成度的集成电路，同时抑制芯片尺寸的增加。为此目的，设置于每个存储单元内的用于保持电荷的电容器的面积必须减小，且每个存储单元的面积必须减小。
然而，随着电容值因电容器面积的减小而降低，对应于不同数字值的电荷量间的差别变小。因此，如果晶体管的截止态电流值是高的，则难以维持数据的精确度，且保持时间趋于变短。因此，刷新操作的频率增加且功耗增加。
此外，当增加存储单元数量以期获得大储存容量时，连接到一条位线的存储单元的数量增加，或者致使一条位线的距离变长。因此，位线的寄生电容和寄生电阻增加；因此，由于电容器的面积减少，数字值之间的电荷量之间的差别变小。结果是，难以读取上述电荷量之间的差别；换言之，难以通过位线精确读取数据；因此，错误发生率增加。
此外，当存储单元的数量增加时，和位线的情况一样，连接到一条字线的存储单元的数量增加，或致使一条字线的距离变长。因此，字线的寄生电容和寄生电阻增加；因此，输入字线的信号脉冲被延迟，或者字线的电位降变大。结果，当通过字线将用于控制晶体管开关的信号提供给存储单元时，存储单元在系列操作，例如数据写、保持、和读取中发生故障；例如，数据未写入、因数据未被充分保持而导致数据丢失、或因读取数据用时过多导致数据未准确读取；因此，错误的发生率增加。
鉴于上述问题，本发明实施例的一个目的是提出一种存储设备，在其中确保了数据保持的时间段，且每单位面积的存储容量得以增加。另外，本发明实施例的另一个目的是提出一种存储设备，在其中减少了错误发生率，且每单位面积的存储容量得以增加。另外，本发明实施例的又一个目的是使用上述存储设备实现高度集成的半导体设备。另外，本发明实施例的又一个目的是使用上述存储设备实现高度可靠的半导体设备。
发明者考虑到，当连接到一条位线的存储单元数量减少时，替之以位线数量的增加，即使当存储单元数量增加时，也可减少位线的寄生电容和寄生电阻。然而，当位线数量增加时，多个单元阵列(每个单元阵列包括多个存储单元)的形状是：存储单元的布局在此形状中沿着一个方向延展伸长，长宽比远远超过1。
当单元阵列的长宽比远远超过1时，存储设备的通用性(versatility)变低。此外，当设计使用该存储设备的集成电路时，对于布局的限制增大。因此，在根据本发明实施例的存储设备中，多个位线被分成几个组，多个字线也被分成几个组。分配到一组的字线被连接到存储单元，该存储单元连接到分配到一组的位线。此外，对以上多个位线的驱动是在各组内由多个位线驱动电路来控制的。
采用以上结构，设计单元阵列的布局变得更为容易，因此长宽比接近于1。
此外，在本发明的一个实施例中，在驱动电路上形成单元阵列，所述驱动电路包括上述多个位线驱动电路和一个字线驱动电路。驱动电路和单元阵列以三维方式彼此交叠，从而即使当设置多个位线驱动电路时，亦可使存储设备的占用面积小。
特别地，本发明的一个实施例是存储设备，其包括用于驱动多个第一位线的第一位线驱动电路；用于驱动多个第二位线的第二位线驱动电路；用于驱动多个第一字线和多个第二字线的字线驱动电路；以及具有多个第一存储单元的第一单元阵列和具有多个第二存储单元的第二单元阵列。在此存储设备中，第一存储单元包括第一晶体管，在第一晶体管中栅电极电连接到所述多个第一字线中的一个，源电极和漏电极中的一个电连接到所述多个第一位线中的一个；以及第一电容器，在第一电容器中一个电极电连接到第一晶体管的源电极和漏电极中的另一个。在此存储设备中，第二存储单元包括第二晶体管，在第二晶体管中栅电极电连接到所述多个第二字线中的一个，源电极和漏电极中的一个电连接到所述多个第二位线中的一个；以及第二电容器，在第二电容器中一个电极电连接到第二晶体管的源电极和漏电极中的另一个。第一单元阵列被设置在第一位线驱动电路上方，从而和第一位线驱动电路交叠，而第二单元阵列被设置在第二位线驱动电路上方，从而和第二位线驱动电路交叠。
此外，在本发明的一个实施例中，诸如硅或锗的半导体被用于用于驱动电路的晶体管等半导体元件。此外，带隙比上述硅或锗宽的，诸如氧化物半导体的半导体，被用于每个单元阵列的每个存储单元中所含的晶体管。
和具有诸如硅或锗的半导体的晶体管的截止态电流相比，具有宽带隙的半导体(诸如氧化物半导体的)在其内被用于活性层的晶体管的截止态电流非常低。因此，通过使用上述截止态电流极低的晶体管，可为存储单元避免电荷从电容器漏泄。因此，即便当电容器的尺寸因存储单元的小型化而减小，仍可避免刷新操作频率的升高。
换言之，一种存储设备，其中第一晶体管和第二晶体管各自是将氧化物半导体用于活性层的晶体管，该存储设备也是本发明的一个实施例。
另一方面，诸如多晶硅、单晶硅、多晶锗、或单晶锗的半导体被用于活性层的晶体管的迁移率要高于具有宽带隙的半导体被用于活性层的晶体管的迁移率。因此，可通过为驱动电路使用具有高迁移率的晶体管来高速驱动存储设备。
换言之，一种存储设备，其中第一位线驱动电路、第二位线驱动电路、及字线驱动电路各自具有多晶硅、单晶硅、多晶锗、或单晶锗被用于活性层的晶体管，该存储设备也是本发明的实施例。
根据本发明一个实施例的存储设备可减少电连接到位线的元件数量。换言之，位线的寄生电容可被减小。此外，根据电连接至位线的元件数量的减少，该位线可被缩短。换言之，位线的寄生电容可被减小。因此，即便当设置在存储单元中的电容器的电容(尺寸)被减小时，数据仍可被保持在存储单元中。因此，每单位面积的存储容量可增加。根据本发明一个实施例的存储设备可减小错误发生率并增加每单位面积的存储容量。此外，根据本发明一个实施例的半导体设备可通过上述存储设备的使用来提高密度，因此可被小型化。此外，根据本发明一个实施例的半导体设备可通过上述存储设备的使用来改进可靠性。
附图说明
图1是示出存储设备的结构示例的概念图。
图2是示出单元阵列的结构示例的电路图。
图3是示出驱动电路的结构示例的框图。
图4是示出读取电路的结构示例的电路图。
图5是示出存储设备的结构示例的截面图。
图6A和6B是示出晶体管的变型示例的截面图。
图7A到7D是示出晶体管的变型示例的截面图。
图8A到8D是各自示出用于制造半导体的方法的一个示例的截面图。
图9是示出微处理器的配置示例的框图。
图10是示出RF标签的配置示例的框图。
图11A到11C是示出半导体设备的特定示例的图。
图12A到12E例示根据本发明一个实施例的氧化物材料的结构。
图13A到13C例示根据本发明一个实施例的氧化物材料的结构。
图14A到14C例示根据本发明一个实施例的氧化物材料的结构。
图15示出通过计算得到的栅极电压对迁移率的依赖性。
图16A到16C示出通过计算得到的栅极电压对漏极电流和迁移率的依赖性。
图17A到17C示出通过计算得到的栅极电压对漏极电流和迁移率的依赖性。
图18A到18C示出通过计算得到的栅极电压对漏极电流和迁移率的依赖性。
图19A和19B例示用于计算中的晶体管的横截面结构。
图20A到20C各自示出包含氧化物半导体薄膜的晶体管的特性。
图21A和21B示出在样本1的晶体管BT测试后的Vgs-Ids特性。
图22A和22B示出在样本2的晶体管BT测试后的Vgs-Ids特性。
图23是示出Vgs对Ids和场效应迁移率的依赖性的图表。
图24A和24B分别是示出衬底温度和阈值电压之间关系的图表，以及衬底温度和场效应迁移率之间关系的图表。
图25是示出样本A和样本B的XRD谱的图表。
图26是示出晶体管的截止态电流和衬底温度之间关系的图表。
图27A和27B示出根据本发明一个实施例的晶体管的结构。
图28A和28B示出根据本发明一个实施例的晶体管的结构。
具体实施方式
下文中将参考附图详细描述本发明的各个实施例和示例。要注意，本发明不限于以下描述，且本领域技术人员将容易理解，可在不背离本发明精神与范围的情况下进行各种变化和修改。因此，本发明不应被解释为受限于以下实施例和示例中的描述。
注意，本发明在其范畴内包括所有内部可使用存储设备的半导体设备：例如，诸如微处理器和图像处理电路的集成电路、RF标签、存储媒介、和半导体显示设备。并且，半导体显示设备在其范畴内包括在像素部分或驱动电路部分中含有使用半导体薄膜的电路元件的半导体显示设备，例如液晶显示设备、发光设备(其中为每个像素设置以有机发光元件(OLED)为代表的发光元件)、电子报纸、数字微镜像设备(DMD)、等离子显示平板(PDP)和场发射显示器(FED)。
实施例1
首先，将参照图1、图2、图3、图4和图5来描述本发明一实施例的存储设备。
存储设备的结构示例
图1是示出本发明一个实施例的存储设备的结构示例的概念图。图1中所例示的存储设备通过使用半导体衬底100而包括：字线驱动电路101；第一位线驱动电路102a、第二位线驱动电路102b和第三位线驱动电路102c；以及设置在第一位线驱动电路102a上以与第一位线驱动电路102a相交叠的第一单元阵列103a，设置在第二位线驱动电路102b上以与第二位线驱动电路102b相交叠的第二单元阵列103b，和设置在第三位线驱动电路102c上以与第三位线驱动电路102c相交叠的第三单元阵列103c。注意在图1中，包括字线驱动电路101，以及第一位线驱动电路102a至第三位线驱动电路102c的部分与包括第一单元阵列103a至第三单元阵列103c的部分是分开示出的；然而，两个部分都被设置为在存储设备中堆叠。
作为半导体衬底100，可使用：使用属于元素周期表14族的元素(例如硅、锗、硅锗、或碳化硅)所形成的半导体衬底；复合物半导体衬底，例如砷化镓衬底或磷化铟衬底；SOI衬底；或其它。注意，通常，术语“SOI衬底”指的是硅层设置在绝缘表面上的一种衬底。在本文说明书等中，术语“SOI衬底”还表示一种衬底，其中含除硅以外材料的半导体层设置在绝缘表面上。此外，SOI衬底可以是一种具如此结构的衬底：其中半导体层设置在诸如玻璃衬底的绝缘衬底上，其中间夹有绝缘层。
注意，在图1中，在存储设备中有三个位线驱动电路和三个单元阵列；然而，该存储设备可具有k(k为2或更大的自然数)个位线驱动电路，以及k个单元阵列，该k个单元阵列设置在位线驱动电路上，各自对应k个位线驱动电路中的一个，从而与k个位线驱动电路中的对应一个相交叠。
单元阵列的结构示例
图2是示出单元阵列(第一单元阵列103a到第三单元阵列103c)的结构示例的电路图。图2中所例示的第一单元阵列103a包括多个第一字线104a、多个第一位线105a、和设置在矩阵中的多个第一存储单元106a。注意，多个第一存储单元106a的每一个包括一个晶体管107a，该晶体管107a中，栅电极电连接到多个第一字线104a中的一个，源电极和漏电极中的一个电连接到多个第一位线105a中的一个；以及一个电容器108a，在该电容器108a中，电极中的一个电连接到晶体管107a的源电极和漏电极中的另一个，且电极中的另一个电连接到电容器线。此外，多个第一字线104a的每一个的电势由字线驱动电路101所控制。换言之，字线驱动电路101是用于控制在第一存储单元106a中所含的晶体管的切换的电路。此外，多个第一位线105a的每一个的电势是由第一位线驱动电路102a所控制和判定的。具体地，当在特定第一存储单元106a中写入数据时，电连接到特定第一存储单元106a的第一位线105a的电势由第一位线驱动电路102a所控制，从而得到对应于数据的电势；当从特定第一存储单元106a中读取数据时，电连接到特定第一存储单元106a的第一位线105a的电势被判定从而数据被读取。换言之，第一位线驱动电路102a是用于写入数据到第一存储单元106a并用于从中读取数据的电路。
图2中所例示的第二单元阵列103b和第三单元阵列103c具有和图2中的第一单元阵列103a类似的结构。特别地，第二单元阵列103b包括多个第二字线104b，多个第二位线105b，和设置在矩阵中的多个第二存储单元106b。注意，第二存储单元106b具有和第一存储单元106a类似的电路配置。特别地，多个第二存储单元106b的每一个包括一个晶体管107b，该晶体管107b中，栅电极电连接到多个第二字线104b中的一个，源电极和漏电极中的一个电连接到多个第二位线105b中的一个；以及一个电容器108b，在该电容器108b中，电极中的一个电连接到晶体管107b的源电极和漏电极中的另一个，且电极中的另一个电连接到电容器线。此外，多个第二字线104b的每一个的电势由字线驱动电路101所控制。此外，多个第二位线105b的每一个的电势是由第二位线驱动电路102b所控制和判定的。
类似地，第三单元阵列103c包括多个第三字线104c，多个第三位线105c，和设置在矩阵中的多个第三存储单元106c。注意，第三存储单元106c具有和第一存储单元106a以及第二存储单元106b类似的电路配置。特别地，多个第三存储单元106b的每一个包括一个晶体管107c，该晶体管107c中，栅电极电连接到多个第三字线104c中的一个，源电极和漏电极中的一个电连接到多个第三位线105c中的一个；以及一个电容器108c，在该电容器108c中，电极中的一个电连接到晶体管107c的源电极和漏电极中的另一个，且电极中的另一个电连接到电容器线。此外，多个第三字线104c的每一个的电势由字线驱动电路101所控制。此外，多个第三位线105c的每一个的电势是由第三位线驱动电路102c所控制和判定的。
驱动电路的结构示例
图3是示出驱动电路(字线驱动电路101、第一位线驱动电路102a至第三位线驱动电路102c，等等)的结构示例的框图。注意在图3中，根据功能分类的电路被例示为单独的方框。然而，完全根据实际电路的功能来分类实际电路是困难的，有可能一个电路要有多个功能。
图3中例示的存储设备包括第一单元阵列103a、第二单元阵列103b、和第三单元阵列103c；以及驱动电路120。驱动电路120包括字线驱动电路101，以及第一位线驱动电路102a至第三位线驱动电路102c。此外，驱动电路120包括控制电路110，用于控制字线驱动电路101，以及第一位线驱动电路102a至第三位线驱动电路102c的操作。
此外，图3中所例示的第一位线驱动电路102a包括写入电路810，用于将数据写入第一单元阵列103a的选定存储单元，以及读取电路811，用于生成包括从第一单元阵列103a所读取的数据的信号。写入电路810包括解码器812、电平转移器813、和选择器814。
注意，第二位线驱动电路102b和第三位线驱动电路102c具有和第一位线驱动电路102a相类似的电路配置。因此，对于第二位线驱动电路102b和第三位线驱动电路102c的特定电路配置，可参考第一位线驱动电路102a的上述配置。
此外，图3中例示的字线驱动电路101具有解码器815、电平转移器816、和缓冲器817。
接下来，将示出图3中例示的驱动电路的操作的特定示例。
当包括地址(Ax，Ay)的信号AD输入到图3中例示的控制电路110时，控制电路110在第一单元阵列103a、第二单元阵列103b、和第三单元阵列103c之间判定上述地址的存储单元属于多个单元阵列中的哪一个。当上述存储单元例如属于第一单元阵列103a时，地址Ax，即所述地址的列方向上的数据，被发送给与第一单元阵列103a相对应的第一位线驱动电路102a。此外，控制电路110发送包括数据的信号DATA到上述的第一位线驱动电路102a。此外，地址Ay，即所述地址的行方向上的数据，被发送给字线驱动电路101。
根据信号RE(读使能)、信号WE(写使能)、或其它提供给控制电路110的信号来选择在第一单元阵列103a至第三单元阵列103c中的写入数据操作和读取数据操作。
例如，在第一存储单元阵列103a中，当根据信号WE选择了写入操作，响应于来自控制电路110的指令，在字线驱动电路101中所含的解码器815中生成用于选中对应于地址Ay的存储单元的信号。由电平转移器816来调整该信号的幅度，然后在缓冲器817中处理信号的波形，经处理的信号经第一字线输入给第一单元阵列103a。
在第一位线驱动电路102a中，响应于来自控制电路110的指令，生成用于在解码器812中选中的存储单元中选中对应地址Ax的一个存储单元的信号。由电平转移器813来调整信号的幅度，然后经处理的信号输入到选择器814。在选择器814中，根据输入信号来采样信号DATA，且被采样的信号被输入对应于地址(Ax，Ay)的存储单元。
当根据信号RE选择了读取操作，响应于来自控制电路110的指令，在字线驱动电路101中所含的解码器815中生成用于选中对应于地址Ay的存储单元的信号。由电平转移器816来调整该信号的幅度，然后在缓冲器817中处理信号的波形，经处理的信号输入给第一单元阵列103a。在第一位线驱动电路102a内所含的读取电路811中，响应于来自控制电路110的指令，在解码器815中所选中的存储单元中选择对应于地址Ax的存储单元。在读取电路811中，读取存储在对应于地址(Ax，Ay)的存储单元中的数据，并生成具有该数据的信号。
注意，根据本发明一个实施例的存储设备可被设置为带有连接端子，该连接端子可安装在印刷线路板或其它上，并可用树脂或其它来保护，即可被封装。
此外，控制电路110可与其它包括在存储设备中的电路(字线驱动电路101、第一位线驱动电路102a至第三位线驱动电路102c、以及第一单元阵列103a至第三单元阵列103c)一起使用一个衬底来形成，或者控制电路110和其它电路可使用不同衬底来形成。
在使用不同衬底的情况中，可通过FPC(柔性印刷电路)或其它的使用来确保电连接。在此情况下，控制电路110的部分可通过COF(薄膜上芯片)方法而被连接至FPC。此外，可通过COG(玻璃上芯片)方法来确保电连接。
读取电路的结构示例
接下来，将描述读取电路的特定结构示例。
根据写至存储单元的数据来确定从单元阵列读取的电势水平。因此，理想地，当相同数字值被存储在多个存储单元中时，应从这多个存储单元中读取出具有相同水平的电势。然而，实际情况是，作为电容器的晶体管或作为开关元件的晶体管的特性在多个存储单元之间是变化的。在此情况中，即便当所有要读取的数据具有相同数字值时，实际读取的电势仍会变化，因此电势的水平可能是广泛分布的。然而，一个读取电路，其中，即使当读取自单元阵列的电势轻微地变化时，所生成的信号仍具有更精确的数据，并具有根据期望的规定来处理的幅度和波形。
图4是示出读取电路的结构示例的电路图。图4中例示的读取电路包括晶体管260，其用作开关元件，用于控制读取电路从单元阵列中读取的电势Vdata(V数据)的输入。图4中例示的读取电路还包括可操作的放大器262。
用作为开关元件的晶体管260根据施加到晶体管260的栅电极的信号Sig的电势来控制对可操作放大器262的正相输入端子(+)的电势Vdata的供应。例如，当晶体管260导通时，电势Vdata被施加到可操作放大器262的正相输入端子(+)。相反，参考电势Vref被提供给可操作放大器262的反相输入端子(-)。可根据施加到正相输入端子(+)的电势相对于参考电势Vref的水平来改变输出端子的电势Vout的水平。因此，可获得间接包括数据的信号。
注意，即使具有相同值的数据存储在存储单元中，由于存储单元的特性的变化而会发生读取电势Vdata的水平的波动，因此电势的水平可能是广泛分布的。因此，考虑电势Vdata中的波动来确定参考电势Vref的水平，从而精确地读取数据的值。
由于图4示出了使用二进制数字值时的读取电路的示例，一个用于读取数据的可操作放大器被用于电势Vdata所施加至的一个节点。然而，可操作放大器的数量并不被限制于此。当使用n值的数据(n是2或更大的自然数)时，用于电势Vdata所施加至的一个节点的可操作放大器的数量是(n-1)。
存储设备的截面结构示例
图5是示出存储设备的结构示例的截面图。图5中例示的存储设备包括单元阵列201，该单元阵列201设置有在上部中的多个存储单元670，和在下部中的驱动电路210。上部中的单元阵列201包括含有氧化物半导体的晶体管662，下部中的驱动电路210包括含有诸如多晶硅、单晶硅、多晶锗、或单晶锗的半导体的晶体管660。
n沟道晶体管或p沟道晶体管都可用于晶体管660和晶体管662。本文中，作为示例，将描述晶体管660和晶体管662均为n沟道晶体管的情况。
晶体管660包括设置在含有诸如硅或锗的半导体的衬底600中的沟道形成区616，沟道形成区616设置在其之间的掺杂区620，与掺杂区620接触的金属化合物区624，设置在沟道形成区616上方的栅绝缘薄膜608，设置在栅绝缘薄膜608上方的栅电极610，以及和金属化合物区624电连接的源或漏电极630a和源或漏电极630b。此外，设置了绝缘薄膜628以覆盖晶体管660。源或漏电极630a和源或漏电极630b通过在绝缘薄膜628中形成的开口电连接到金属化合物区624。此外，电极636a和电极636b被设置在绝缘薄膜628上，分别和源或漏电极630a和源或漏电极630b相接触。
在衬底600上方，设置元件隔离绝缘层606以围绕晶体管660。为了高度集成，如图5所例示的，优选的，晶体管660不包括侧壁(sidewall)绝缘薄膜。另一方面，当重要点在于晶体管660的特性时，可在栅电极610的侧表面上设置侧壁绝缘薄膜，且掺杂区620可包括具有不同掺杂浓度的掺杂区，其设置在和侧壁绝缘薄膜交叠的区域中。
晶体管662包括在覆盖电极636a和电极636b的绝缘薄膜640上方的氧化物半导体薄膜644；电连接至所述氧化物半导体薄膜644的源或漏电极642a和源或漏电极642b；覆盖氧化物半导体薄膜644、源或漏电极642a、源或漏电极642b的栅绝缘薄膜646；以及设置在栅绝缘薄膜646上方以与氧化物半导体薄膜644交叠的栅电极648a。
以二次离子质谱仪(SIMS)测得的氧化物半导体薄膜644中的氢浓度低于或等于5×1019/cm3，优选为低于或等于5×1018/cm3，更优选为低于或等于5×1017/cm3或更低，或再更优选为低于或等于1×1016/cm3或更低。此外，可由霍尔效应测量法测得的氧化物半导体薄膜的载流子密度为低于1×1014/cm3，优选为低于1×1012/cm3，或更优选为低于1×1011/cm3。此外，氧化物半导体的带隙为大于或等于2eV，优选为大于或等于2.5eV，或更优选为大于或等于3eV。通过使用被高度纯净化的，诸如水分或氢的掺杂物浓度充分减少的氧化物半导体薄膜，晶体管662的截止态电流得以降低。
在此描述氧化物半导体薄膜中氢浓度的分析。用二次离子质谱仪(SIMS)来测量氧化物半导体薄膜和导电薄膜中的氢浓度。已知理论上难以用SIMS分析精确地获得样本表面附近或使用不同材料形成的堆叠薄膜之间的界面附近的数据。因此，在用SIMS分析薄膜中厚度方向的氢浓度分布的情况下，取一个薄膜区域中的平均值作为氢浓度，在该区域中，值不显著变化，且基本可获得相同值。此外，在薄膜的厚度小的情况下，由于彼此邻近的薄膜中的氢浓度的影响，在某些情况下不能找到可获得几乎相同值的区域。在此情况中，薄膜区域的氢浓度的最大值或最小值被用作薄膜的氢浓度。此外，在薄膜区域中不存在具有最大值的山状峰或具有最小值的谷状峰的情况下，在拐点处的值被用作氢浓度。
特别地，各种实验可证明含有高度纯化的氧化物半导体薄膜作为活性层的晶体管的低截止态电流。例如，即便当一元件具有1×106μm的沟道宽度和10μm的沟道长度，源电极和漏电极间电压(漏电压)为1至10V时，截止态电流可低于或等于半导体参数分析仪的测量限值，即低于或等于1×10-13A。在此情况下，可见截止态电流密度(对应于截止态电流除以晶体管沟道宽度所得值)低于或等于100zA/μm。此外，电容器和晶体管彼此连接，且使用电路来测量截止态电流密度，在该电路中，流向或流自电容器的电荷受到晶体管的控制。在测量中，使用高度纯化的氧化物半导体薄膜作为晶体管中的沟道形成区，并由电容器每单位时间的电荷数量变化来测量该晶体管的截止态电流密度。结果是，发现在晶体管的源极和漏极间电压为3V的情况下，获得了更低的，数十幺安培每微米(yA/μm)的截止态电流密度。因此，在根据本发明一个实施例的半导体设备中，含有高度纯化的氧化物半导体薄膜作为活性层的晶体管的截止态电流密度可低于或等于100yA/μm，优选为低于或等于10yA/μm，或更优选为低于或等于1yA/μm，取决于源极和漏极间的电压。因此，含有高度纯化的氧化物半导体薄膜作为活性层的晶体管比含有多晶硅的晶体管具有低得多的截止态电流。
注意，尽管晶体管662具有为抑制由小型化引起的元件间漏泄电流而被处理为岛状的氧化物半导体薄膜，但也可以采用没有被处理成岛状的氧化物半导体薄膜。在氧化物半导体薄膜没有被处理为岛状的情况中，掩模的数量可减少。
电容器664包括源或漏电极642a，栅绝缘薄膜646，和导电薄膜648b。换言之，源或漏极642a用作电容器664的其中一个电极，导电薄膜648b用作电容器664的另一个电极。采取这种结构，可确保充分的电容。
注意在晶体管662和电容器664中，源或漏电极642a和源或漏电极642b的端部优选为楔形的。当源或漏电极642a和源或漏电极642b的端部是楔形的，可改进与栅绝缘薄膜646的覆盖率，并可避免在上述端部中的栅绝缘薄膜646的断开。此处，楔形角度为，例如，大于或等于30°并小于或等于60°。注意，当从垂直于截面(垂直于衬底表面的一平面)的方向观察薄膜时，楔形角度是由具有楔形形状的薄膜(例如，源或漏电极642a)的侧表面和底表面所形成的倾角。
在晶体管662和电容器664上方设置有绝缘薄膜650和绝缘薄膜652。在栅绝缘薄膜646、绝缘薄膜650、绝缘薄膜652等中形成的开口内设置电极654a和电极654b，并在绝缘薄膜652上方形成布线656，用于连接至电极654a和电极654b。布线656是用于连接一个存储单元和另一个存储单元的布线。布线656通过电极654b、电极642c、和电极626连接至电极636c。采用上述结构，下部中的驱动电路210和上部中的单元阵列201可相连接。注意，尽管在图5中，电极642c是通过电极626而电连接至电极636c的，但电极642c和电极636c可以通过在绝缘薄膜640中形成开口而彼此直接接触。
注意，尽管在图5中示出的是单元阵列201的一个层堆叠在驱动电路210上的示例，本发明一个实施例并不被限制与此，可堆叠单元阵列的两个或更多层。换言之，可使用多个单元阵列层来形成单元阵列201。注意，第二单元阵列层被设置在第一单元阵列层上方。这同样适用于三层或更多层的单元阵列层。此外，类似于第一单元阵列层的结构可适用于两层或更多层的单元阵列层。注意，不同于第一单元阵列层的结构也可适用于两层或更多层的单元阵列层。采用这种堆叠的结构，可获得存储设备的更高集成度。
说明书中揭示的存储设备
在本说明书所揭示的存储设备中，通过增加位线数量，即便存储单元的数量增加，连接至一条位线的存储单元的数量也可减少。由此，位线的寄生电容和寄生电阻可降低；因此，即便当数字值之间的电荷量的不同由于电容器的面积减小而变小，通过位线读取的数据可更为准确。因此，可减少错误的发生率。
此外，在说明书中所揭示的存储设备中，多个位线被分入几个组中，且位线的驱动由多个位线驱动电路在各组内控制。采用上述结构，即便当位线的数量增加，仍可避免单元阵列的长宽比远远超过1。因此，存储设备的通用性增加。此外，当设计使用该存储设备的集成电路时，可缓解对于布局的限制。
此外，在说明书中揭示的存储设备中，多个字线被分入几个组中，分配给一个组的字线连接至存储单元，该存储单元连接至分配给一个组的位线。采用上述结构，即便当存储单元的数量增加，连接至一个字线的存储单元的数量仍可减少。由此，字线的寄生电容和寄生电阻被减少；因此，可避免输入到字线的信号的脉冲延迟或字线的电势降的增加；因此，存储设备中的错误发生率可减少。
此外，在说明书所揭示的存储设备中，使用其截止态电流极低的晶体管作为开关元件以保持聚集在电容器中的电荷，从而避免来自电容器的电荷漏泄。因此，数据可被长时间保持，且即便当电容器的电容值由于存储单元的小型化而变小，仍可避免刷新操作的频率增加。
此外，在说明书中揭示的存储设备中，驱动电路和单元阵列以三维方式彼此交叠，从而即使当设置多个位线驱动电路时，亦可使存储设备的占用面积小。
晶体管的变型
将在图6A和6B以及图7A至7D中示出不同于图5中所例示的晶体管662的晶体管的结构示例。
在图6A中所例示的晶体管312中，分别作为源区或漏区的氧化物导电薄膜643a和氧化物导电薄膜643b被设置于氧化物半导体薄膜644、和源或漏电极642a和源或漏电极642b之间。当分别作为源区或漏区的氧化物导电薄膜643a和氧化物导电薄膜643b被设置于氧化物半导体薄膜644、和源或漏电极642a和源或漏电极642b之间时，源区和漏区可具有更低电阻，且晶体管312可高速工作。此外，当氧化物半导体薄膜644、氧化物导电薄膜643a、氧化物导电薄膜643b、源或漏电极642a、源或漏电极642b堆叠时，可改进晶体管312的耐受电压。此外，电容器314包括氧化物导电薄膜643b、源或漏电极642b、栅绝缘薄膜646、和导电薄膜648b。
图6B中所例示的晶体管322和图6A中的晶体管312的相同之处在于，分别作为源区或漏区的氧化物导电薄膜643a和氧化物导电薄膜643b被设置于氧化物半导体薄膜644、和源或漏电极642a和源或漏电极642b之间。在图6A中例示的晶体管312中，氧化物导电薄膜643a和氧化物导电薄膜643b与氧化物半导体薄膜644的顶表面和侧表面相接触，而图6B中例示的晶体管322中，氧化物导电薄膜643a和氧化物导电薄膜643b与氧化物半导体薄膜644的顶表面相接触。即便采取这样的结构，源区和漏区仍可具有更低的电阻，且晶体管322可高速工作。此外，当氧化物半导体薄膜644、氧化物导电薄膜643a、氧化物导电薄膜643b、源或漏电极642a、源或漏电极642b堆叠时，可改进晶体管322的耐受电压。注意，对于电容器324的结构，可参考图5的描述。
图7A中所例示的晶体管332和图5中例示的晶体管662的相同之处在于，源或漏电极642a、源或漏电极642b、氧化物半导体薄膜644、栅绝缘薄膜646以及栅电极648a形成在绝缘薄膜640之上。图7A中例示的晶体管332和图5中例示的晶体管662的区别在于氧化物半导体薄膜644、源或漏电极642a和源或漏电极642b所连接的位置。换言之，在晶体管662中，通过在氧化物半导体薄膜644形成之后形成源或漏电极642a和源或漏电极642b，氧化物半导体薄膜644的顶表面至少部分地与源或漏电极642a和源或漏电极642b相接触。另一方面，在晶体管332中，源或漏电极642a和源或漏电极642b的顶表面部分地与氧化物半导体薄膜644相接触。注意，对于电容器334的结构，可参考图5的描述。
尽管在图5、图6A和6B，及图7A中例示的是顶栅晶体管，但也可使用底栅晶体管。底栅晶体管被例示于图7B和7C中。
在图7B中例示的晶体管342中，在绝缘薄膜640上方设置栅电极648a；在栅电极648a上方设置栅绝缘薄膜646；在栅绝缘薄膜646上方设置源或漏电极642a和源或漏电极642b；在栅绝缘薄膜646、源或漏电极642a、及源或漏电极642b上方设置氧化物半导体薄膜644从而与栅电极648a相交叠。此外，电容器344包括设置在绝缘薄膜640、栅绝缘薄膜646、及源或漏电极642b上方的导电薄膜648b。
此外，在晶体管342和电容器344上方设置有绝缘薄膜650和绝缘薄膜652。
图7C中例示的晶体管352和图7B中例示的晶体管342的相同之处在于：在绝缘薄膜640上方形成栅电极648a、栅绝缘薄膜646、源或漏电极642a、源或漏电极642b、以及氧化物半导体薄膜644。图7C中例示的晶体管352和图7B中例示的晶体管342的区别在于氧化物半导体薄膜644、源或漏电极642a、以及源或漏电极642b彼此相接触的位置。换言之，在晶体管342中，通过在源或漏电极642a和源或漏电极642b形成之后形成氧化物半导体薄膜644，氧化物半导体薄膜644的底表面至少部分地与源或漏电极642a和源或漏电极642b相接触。另一方面，在晶体管352中，源或漏电极642a和源或漏电极642b的底表面部分地与氧化物半导体薄膜644相接触。注意，对于电容器354的结构，可参考图7B的描述。
此外，晶体管可具有双栅结构，其包括位于沟道形成区上方和下方的两个栅电极，栅绝缘薄膜被夹在其中。在图7D中例示了双栅晶体管。
图7D中例示的晶体管362和图7B中例示的晶体管342的相同之处在于：在绝缘薄膜640上方形成栅电极648a、栅绝缘薄膜646、源或漏电极642a、源或漏电极642b以及氧化物半导体薄膜644。此外，在图7D中，绝缘薄膜650被设置为覆盖源或漏电极642a、源或漏电极642b、及氧化物半导体薄膜644；且导电薄膜659被设置在绝缘薄膜650之上以与氧化物半导体薄膜644相交叠。绝缘薄膜650作为第二栅绝缘薄膜，而导电薄膜659作为第二栅电极。采用这一结构，在用于检查晶体管可靠性的偏置温度压力测试(下文中称为BT测试)中，BT测试前后晶体管阈值电压的改变量可减小。注意，导电薄膜659的电势可与栅电极648a相同或不同。另选地，导电薄膜659的电势可为GND或0V，或者导电薄膜659可为浮动状态。
制造晶体管的方法的示例
接下来，将参考图8A至8D描述图5中例示的晶体管662的制造方法的示例。
首先，在绝缘薄膜640上方形成氧化物半导体薄膜，该氧化物半导体薄膜被处理成氧化物半导体薄膜644(见图8A)。
使用含无机绝缘材料(例如氧化硅、氧氮化硅、硅氮氧化物、氮化硅、或氧化铝等)的材料来形成绝缘薄膜640。优选地，采用低介电常数(低k)材料用于绝缘薄膜640，因为由于电极或布线交叠引起的电容可充分减少。注意，可采用使用这一材料形成的多孔绝缘层作为绝缘薄膜640。由于多孔绝缘层相比致密绝缘层具有低的介电常数，可进一步减少由于电极或布线引起的电容。另选地，绝缘薄膜640可使用例如聚酰亚胺或丙烯酸的有机绝缘材料来形成。绝缘薄膜640可被形成为具有单层结构或使用任何上述材料的叠层结构。此处，描述使用氧化硅用于绝缘薄膜640的情况。
注意，所用的氧化物半导体优选包含至少铟(In)或锌(Zn)。具体而言，优选包含In和Zn。作为用于减少含氧化物半导体的晶体管的电特性的变化的稳定剂，优选另外包含镓(Ga)。优选包含锡(Sn)作为稳定剂。优选包含铪(Hf)作为稳定剂。优选包含铝(Al)作为稳定剂。
作为另一种稳定剂，可包含一种或多种镧系元素，诸如，镧(La)、铈(Ce)、镨(Pr)、钕(Nd)、钐(Sm)、铕(Eu)、钆(Gd)、铽(Tb)、镝(Dy)、钬(Ho)、铒(Er)、铥(Tm)、镱(Yb)、或镥(Lu)。
作为氧化物半导体(例如，氧化铟、氧化锡、氧化锌)，可使用具有两组分的金属氧化物(诸如，基于In-Zn的氧化物、基于Sn-Zn的氧化物、基于Al-Zn的氧化物、基于Zn-Mg的氧化物、基于Sn-Mg的氧化物、基于In-Mg的氧化物、或基于In-Ga的氧化物)，具有三组分的金属氧化物(诸如，基于In-Ga-Zn的氧化物(还称作IGZO)、基于In-Al-Zn的氧化物、基于In-Sn-Zn的氧化物、基于Sn-Ga-Zn的氧化物、基于Al-Ga-Zn的氧化物、基于Sn-Al-Zn的氧化物、基于In-Hf-Zn的氧化物、基于In-La-Zn的氧化物、基于In-Ce-Zn的氧化物、基于In-Pr-Zn的氧化物、基于In-Nd-Zn的氧化物、基于In-Sm-Zn的氧化物、基于In-Eu-Zn的氧化物、基于In-Gd-Zn的氧化物、基于In-Tb-Zn的氧化物、基于In-Dy-Zn的氧化物、基于In-Ho-Zn的氧化物、基于In-Er-Zn的氧化物、基于In-Tm-Zn的氧化物、基于In-Yb-Zn的氧化物、或基于In-Lu-Zn的氧化物)，或具有四组分的金属氧化物(诸如，基于In-Sn-Ga-Zn的氧化物、基于In-Hf-Ga-Zn的氧化物、基于In-Al-Ga-Zn的氧化物、基于In-Sn-Al-Zn的氧化物、基于In-Sn-Hf-Zn的氧化物、或基于In-Hf-Al-Zn的氧化物)。
此处要注意，例如，“基于In-Ga-Zn的氧化物”意味着包含In、Ga和Zn作为主要成分的氧化物，并且对In∶Ga∶Zn的比率没有具体限制。基于In-Ga-Zn的氧化物可包含除In、Ga和Zn之外的金属元素。
另选地，由InMO3(ZnO)m(满足m＞0，且m不是整数)表示的材料可被用作氧化物半导体。要注意，M表示选自Ga、Fe、Mn和Co的一种或多种金属元素。另选地，由化学式In3SnO5(ZnO)n(n＞0，且n是整数)表示的材料可被用作氧化物半导体。
例如，可使用原子比为In∶Ga∶Zn＝1∶1∶1(＝1/3∶1/3∶1/3)或In∶Ga∶Zn＝2∶2∶1(＝2/5∶2/5∶1/5)的基于In-Ga-Zn的氧化物，或者其组分接近以上组分的任何氧化物。另选地，优选地使用原子比为In∶Sn∶Zn＝1∶1∶1(＝1/3∶1/3∶1/3)、In∶Sn∶Zn＝2∶1∶3(＝1/3∶1/6∶1/2)、或In∶Sn∶Zn＝2∶1∶5(＝1/4∶1/8∶5/8)的基于In-Sn-Zn的氧化物，或者其组分接近以上组分的任何氧化物。
然而，组分不限于以上描述的那些组分，并且可取决于所需的半导体特性(例如，迁移率、阈值电压、变化等)使用具有适当组分的材料。为了获得所需的半导体特性，优选载流子浓度、杂质浓度、缺陷密度、金属元素与氧的原子比、原子间的距离、密度等被设置为适当值。
例如，在使用基于In-Sn-Zn的氧化物的情况中，可相对容易地获得高迁移率。但是，在使用基于In-Ga-Zn氧化物的情形下，通过减小批量缺陷密度也可提高迁移率。
注意例如，“包括原子比为In∶Ga∶Zn＝a∶b∶c(a+b+c＝1)的In、Ga和Zn的氧化物的组分在包括原子比为In∶Ga∶Zn＝A∶B∶C(A+B+C＝1)的In、Ga和Zn的氧化物的组分的附近”这一表述意味着a，b和c满足以下关系：(a-A)2+(b-B)2+(c-C)2≤r2，r可以是例如0.05。相同的关系适用于其他氧化物。
氧化物半导体可以是单晶的或者是非单晶的。在后者的情况下，氧化物半导体可以是非晶的或者是多晶的。此外，氧化物半导体可具有非晶结构(其包括具有结晶性的部分)、或具有非-非晶结构。
在非晶状态中的氧化物半导体中，可相对容易地获得平坦表面，从而当用氧化物半导体制造晶体管时，可减少界面散布，且可相对容易地获得相对高的迁移率。
在结晶氧化物半导体中，可进一步减小批量缺陷，并且在改进了表面平坦度时，可获得高于非晶状态的氧化物半导体的迁移率。为了改进表面平坦度，氧化物半导体优选形成在平坦表面上。具体而言，氧化物半导体可形成在平均表面粗糙度(Ra)小于或等于1nm的表面上，优选地小于或等于0.3nm，更优选地小于或等于0.1nm。
应注意的是，通过向三个维度扩展由JIS B 0601所定义的中心线平均粗糙度以使其可适用于测量表面，从而得到平均表面粗糙度(Ra)。Ra可表达为“从参考表面到指定表面的偏差的绝对值的平均值”，并用以下公式定义。
[公式1]
Ra = 1 S 0 ∫ y 1 y 2 ∫ x 1 x 2 | f ( x , y ) - Z 0 | dxdy - - - ( 1 )
在以上公式中，S0表示测量表面的面积(由坐标(x1，y1)，(x1，y2)，(x2，y1)和(x2，y2)表示的四点定义的矩形区域)，Z0表示测量表面的平均高度。Ra可使用原子力显微镜(AFM)测量。
优选地使用一种方法来形成氧化物半导体薄膜，在该方法中，例如氢、水、羟基或氢化物之类的杂质不能容易地进入氧化物半导体薄膜。例如，氧化物半导体薄膜可使用溅射方法等来形成。
此处，通过使用基于In-Ga-Zn的氧化物靶的溅射方法来形成氧化物半导体薄膜。
例如，具有组分比In2O3∶Ga2O3∶ZnO＝1∶1∶1(摩尔比率)的氧化物靶可用作基于In-Ga-Zn的氧化物靶。注意，靶的材料和组分并不一定限制为以上所述。例如，也可以使用具有组分比In2O3∶Ga2O3∶ZnO＝1∶1∶2(摩尔比率)的氧化物靶。
氧化物靶的填充率高于或等于90％且低于或等于100％，优选高于或等于95％且低于或等于99.9％。在使用具有高填充率的金属氧化物靶的情况下，可形成致密氧化物半导体膜。
薄膜形成气氛可以是稀有气体(通常是氩气)气氛、氧气气氛、或含稀有气体和氧气的混合气氛。此外，优选采用使用高纯度气体的气氛，从该高纯度气体中充分地去除了诸如氢、水、羟基或氢化物之类的杂质，因为可防止氢、水、羟基和氢化物进入氧化物半导体薄膜中。
例如，氧化物半导体薄膜可如下形成。
首先，衬底被保持在维持于减压的薄膜形成腔中，然后被加热从而衬底温度达到高于200℃且低于或等于500℃的温度，优选为高于300℃且低于或等于500℃，或更优选为高于或等于350℃且低于或等于450℃。
然后，从中充分去除了诸如氢、水、羟基、或氢化物的杂质的高纯度气体被引入，而残留在薄膜形成腔中的水分被去除，且使用上述的靶在衬底上形成氧化物半导体薄膜。为了去除残留在薄膜形成腔中的水分，优选使用诸如低温泵、离子泵、或钛升华泵的截留真空泵作为排气单元。另外，排气单元可以是设置有冷槽的涡轮泵。在使用例如低温泵抽空的薄膜形成腔中，诸如氢、水、羟基、或氢化物(优选地，还有含碳原子的化合物)等的杂质被移除，从而在薄膜形成腔中形成的氧化物半导体薄膜中诸如氢、水、羟基、或氢化物的杂质的浓度可被降低。
在薄膜形成期间衬底温度低(例如，100℃或更低)的情况下，含有氢原子的物质可能进入氧化物半导体；因此，优选地，衬底在上述范围的温度下加热。当衬底在上述温度下加热的情况下形成氧化物半导体薄膜，衬底温度增加；因此，氢键由于加热而断开，含氢原子的物质不太可能被带入氧化物半导体薄膜。因此，通过让衬底在上述温度下加热以形成氧化物半导体薄膜，氧化物半导体薄膜中诸如氢、水分、羟基、或氢化物的杂质的浓度可充分减少。此外，可减少由于溅射造成的破坏。
作为薄膜形成条件的一个示例，可采用以下条件：衬底和靶之间的距离为60mm；压力是0.4Pa；直流(DC)电源是0.5kW；衬底温度是400℃；薄膜形成气氛是氧气气氛(氧气流动率的比率是100％)。要注意，优选使用脉冲直流电源，因为可减少在薄膜形成中产生的粉末物质(也称作颗粒或灰尘)并且膜厚可以是均匀的。
要注意，在通过溅射法形成氧化物半导体膜之前，优选通过其中引入氩气并产生等离子体的反溅射去除粘附在氧化物半导体薄膜的形成表面上的粉末物质(还称作颗粒或灰尘)。反溅射指的是一种方法，其中电压施加到衬底侧以在衬底邻近生成等离子体以修改表面。应注意，并非氩气，而可使用例如氮气、氦气、氧气等气体。
接下来，处理氧化物半导体薄膜，从而形成氧化物半导体薄膜644。可通过在氧化物半导体薄膜上形成期望形状的掩模后进行蚀刻，从而处理氧化物半导体薄膜。掩模可以通过例如光刻法的方法来形成。另选地，可使用例如喷墨法的方法来形成掩模。对于蚀刻氧化物半导体薄膜，可使用湿刻或干刻。并不需要组合使用二者。
在那之后，可在氧化物半导体薄膜644上进行热处理(第一热处理)。该热处理移除氧化物半导体薄膜644中所含的含氢原子的物质；因此，可改进氧化物半导体薄膜644的结构，并且可减少能隙中的缺陷程度。在惰性气体气氛中，在高于或等于250℃，低于或等于700℃的温度下进行热处理，该温度优选为高于或等于450℃且低于或等于600℃，或是低于衬底的应变点。惰性气体气氛优选为包含氮气或稀有气体(例如，氦气、氖气、或氩气)作为其主要成分并且不包含水、氢气等的气氛。例如，被引入热处理装置的氮气或诸如氦气、氖气、或氩气之类的稀有气体的纯度大于或等于6N(99.9999％)、优选大于或等于7N(99.99999％)(即，杂质的浓度低于或等于1ppm、优选低于或等于0.1ppm)。
热处理可用以下这种方式进行：例如，将要加热的物体引入电炉中，在该电炉中，电阻加热元件等在氮气气氛中450℃下使用并加热一小时。在热处理期间，氧化物半导体薄膜644不暴露于空气以防止水或氢的进入。
热处理减少了杂质，得到i型氧化物半导体薄膜(本征氧化物半导体薄膜)或基本i型氧化物半导体薄膜。因此，可实现具有极优秀特性的晶体管。
注意，上述热处理具有移除氢、水等的有利效果，因此可称为去水处理，去氢处理等。该热处理可在例如氧化物半导体薄膜被处理以具有岛状之前的时刻进行，或在栅绝缘薄膜被处理后的时刻进行。这一去水处理或去氢处理可执行一次或多次。
要注意，已经指出氧化物半导体对杂质是不敏感的，并且甚至当薄膜中包含大量金属杂质时也没有问题，因此也可使用包含大量诸如钠的碱金属且廉价的碱石灰玻璃(Kamiya，Nomura和Hosono，“固态物理的工程应用：非晶氧化物半导体的载流子传输性质和电子结构：当前状态(Engineering application of solid state physics：CarrierTransport Properties and Electronic Structures of Amorphous OxideSemiconductors：The present status)”，KOTAI BUTSURI(固态物理(SOLID STATEPHYSICS))，2009，第44卷，第621-633页)。然而，这种考虑是不适当的。碱金属不是氧化物半导体中所含的元素，因此是一种杂质。当碱土金属并不包括在氧化物半导体中时，碱土金属也是杂质。碱金属，特别是Na，当与氧化物半导体薄膜接触的绝缘薄膜是氧化物且Na扩散进入绝缘薄膜时，Na变成了Na+。此外，在氧化物半导体薄膜中，Na切断或进入包括在氧化物半导体中的金属和氧之间的键。结果，例如，发生晶体管的特性劣化，例如由于负方向阈值电压的漂移或迁移率的减少导致晶体管的常态导通状态。此外，特性的变化也会发生。当氧化物半导体薄膜内的氢浓度非常低时，这种由于杂质引起的晶体管特性的劣化和特性的变化显著地出现。因此，当氧化物半导体薄膜内的氢浓度小于或等于5×1019cm-3，特别是小于或等于5×1018cm-3时，优选地，减少上述杂质的浓度。具体而言，由次级离子质谱法得到的Na浓度的测量值优选为小于或等于5×1016/cm3，更优选为小于或等于1×1016/cm3，尤其更优选为小于或等于1×1015/cm3。以类似的方式，Li浓度的测量值优选为小于或等于5×1015/cm3，更优选为小于或等于1×1015/cm3。以类似的方式，K浓度的测量值优选为小于或等于5×1015/cm3，更优选为小于或等于1×1015/cm3。
此外，给予p型导电性的杂质元素，例如锡(Sn)，可添加至氧化物半导体薄膜644，从而氧化物半导体薄膜644具有低的p型导电性。通过将Sn包含在氧化物半导体靶中作为SnOx，可将Sn添加至氧化物半导体薄膜644作为p型杂质元素。由于高度纯化的氧化物半导体薄膜644如上所述是本征或基本本征的，可通过添加用于控制价电子的微量杂质来获得具有低p型导电性的氧化物半导体薄膜。结果，使用氧化物半导体薄膜644形成的晶体管可避免常态导通(一种即便无电压施加到栅电极时漏极电流仍然流动的状态)。此外，为了避免常态导通的发生，可将第二栅电极设置在朝向栅电极的一侧，氧化物半导体薄膜644夹在其中，从而阈值电压可被控制。
应注意，尽管氧化物半导体薄膜644可为非晶的，优选将晶体氧化物半导体薄膜用于晶体管的沟道形成区。这是因为：通过使用晶体氧化物半导体薄膜，可改进晶体管的可靠性(栅极偏置压力的耐受性)。
尽管晶体氧化物半导体薄膜优选是单晶态，含有c-轴取向(也称为c轴对准晶体(CAAC))的晶体的氧化物也是优选的。
在此，将描述包括c-轴对准的晶体(也称为c-轴对准晶体(CAAC))的氧化物，当从a-b平面、表面或界面的方向观看时，此c-轴对准晶体具有三角形或六边形原子排列。在此晶体中，金属原子以层状方式排列，或者金属原子和氧原子沿c-轴以层状方式排列，并且a-轴或b-轴方向在a-b平面变化(晶体绕c-轴旋转)。
在广义上，包括CAAC的氧化物意味着非单晶氧化物，它包括在从垂直于a-b平面的方向观看时具有三角形、六边形、正三角形或正六边形原子排列的晶相，并且其中当从垂直于c-轴方向的方向观看时金属原子以层状方式排列，或者金属原子和氧原子以层状方式排列。
CAAC不是单晶体，但是这并不意味着CAAC只包括非晶成分。虽然CAAC包括结晶部分(晶体部分)，但是一个晶体部分和另一个晶体部分之间的边界在某些情况下不清晰。
在CAAC中包括氧的情况下，CAAC中所含的氧可部分由氮取代。CAAC中包括的各个晶体部分的c-轴可在一个方向(如，垂直于CAAC在其上形成的基板的表面或垂直于CAAC的表面的方向)对准。另选地，CAAC中包括的各个晶体部分的a-b平面的法线可在一个方向(如，垂直于CAAC在其上形成的基板的表面或垂直于CAAC的表面的方向)对准。
CAAC取决于其组分等成为导体、半导体或绝缘体。CAAC取决于其组分等发射或不发射可见光。
作为这种CAAC的示例，存在形成为膜状并在从垂直于膜的表面或垂直于支承基板的表面的方向观看时具有三角形或六边形原子排列的晶体，其中在观看膜的截面时金属原子以层状方式排列，或者金属原子和氧原子(或氮原子)以层状方式排列。
将参考图12A至12E，图13A至13C，及图14A至14C来详细描述CAAC。在图12A至12E，图13A至13C，及图14A至14C中，除非另外加以说明，垂直方向对应于c轴方向，垂直于c轴方向的平面对应于a-b平面。当仅使用“上半部”和“下半部”的表述时，其指的是a-b平面以上的上半部和a-b平面以下的下半部(相对于a-b平面的上半部和下半部)。
图12A例示的结构包括1个六坐标(hexacoordinate)的In原子和邻近In原子的6个四坐标(tetracoordinate)氧(下文中称为四坐标O)原子。此处，包括一个金属原子和与其邻近的氧原子的结构被称为一个小基团(small group)。图12A中的结构实际上是八面体结构，但为了简化被示为平面结构。注意，在图12A中的上半部和下半部的每一个中有三个四坐标O原子。在图12A中所示的小基团中，电荷为0。
图12B例示的结构包括一个五坐标(pentacoordinate)Ga原子、邻近Ga原子的三个三坐标(tricoordinate)氧(下文中称为三坐标O)原子和邻近Ga原子的两个四坐标O原子。所有的三坐标O原子存在于a-b平面上。在图12B中的上半部和下半部的每一个中存在一个四坐标O原子。一个In原子也可有图12B中所示的结构，因为一个In原子可有五个配基。在图12B中所示的小基团中，电荷为0。
图12C例示了一种结构，其具有一个四坐标Zn原子和邻近Zn原子的四个四坐标O原子。在图12C中，一个四坐标O原子存在于上半部中，三个四坐标O原子存在于下半部中。或者，在图12C中，三个四坐标O原子存在于上半部中，一个四坐标O原子存在于下半部中。在图12C中所示的小基团中，电荷为0。
图12D例示了一种结构，其具有一个六坐标Sn原子和邻近Sn原子的六个四坐标O原子。在图12D中，上半部和下半部的每一个中有三个四坐标O原子。在图12D中所示的小基团中，电荷为+1。
图12E示出了包括两个Zn原子的小基团。在图12E中，上半部和下半部的每一个中有一个四坐标O原子。在图12E中所示的小基团中，电荷为-1。
此处，多个小基团形成一个中基团，而多个中基团形成一个大基团(也称为晶胞(unit cell))。
现在，将描述小基团之间的键合规则。上半部中的三个O原子的每一个相对于图12A中的六坐标In原子在向下方向有三个邻近的In原子，而下半部中的三个O原子的每一个在向上方向有三个邻近的In原子。在上半部中的一个O原子相对于五坐标的Ga原子，在向下方向有一个邻近Ga原子，而在下半部中的一个O原子在向上方向上有一个邻近Ga原子。在上半部中的一个O原子相对于四坐标的Zn原子，在向下方向有一个邻近Zn原子，而在下半部中的三个O原子在向上方向上有三个邻近Zn原子。以这种方式，在金属原子上方的四坐标O原子的数量等于邻近于每个四坐标O原子且在每个四坐标O原子下方的金属原子的数量。类似地，在金属原子下方的四坐标O原子的数量等于邻近于每个四坐标O原子且在每个四坐标O原子上方的金属原子的数量。由于四坐标O原子的配位数(coordination number)为4，邻近O原子并在O原子下方的金属原子的数量与邻近O原子并在O原子上方的金属原子的数量之和为4。因此，当金属原子上方的四坐标O原子的数量与另一个金属原子下方的四坐标O原子的数量之和为4时，这两种包括金属原子的小基团可键合。例如，在六坐标金属(In或Sn)原子通过下半部三个四坐标O原子键合时，其键合至五坐标金属(Ga或In)原子或四坐标金属(Zn)原子。
配位数为4、5、或6的金属原子通过c轴方向上的四坐标O原子而键合至另一个金属原子。除此之外，通过组合多个小基团以使得分层结构的总电荷为0，可以不同的方式形成中基团。
图13A例示了基于工n-Sn-Zn-O材料的分层结构中所含的中基团的模型。图13B例示了包括三个中基团的大基团。注意，图13C示出了从c轴方向观察图13B中的分层结构的情况下的原子排列。
在图13A中，为简化目的省略了一个三坐标O原子，一个四坐标O原子由圆圈来表示；圆圈中的数显示了四坐标O原子的数量。例如，存在于相对于Sn原子的上半部和下半部的每一个中的三个四坐标O原子被标注为有圆圈的3。类似地，在图13A中，在相对于In原子的上半部和下半部的每一个中存在的一个四坐标O原子被标注为有圆圈的1。图13A还例示了在下半部中邻近一个四坐标O原子的Zn原子，和在上半部中的三个四坐标O原子，以及在上半部中邻近一个四坐标O原子的Zn原子，和在下半部中的三个四坐标O原子。
在图13A中的基于In-Sn-Zn-O材料的分层结构中所含的中基团中，以自顶部开始的顺序，一个与上半部和下半部的每一个中的三个四坐标O原子邻近的Sn原子被键合到一个In原子，该In原子与上半部和下半部的每一个中的一个四坐标O原子邻近，该In原子键合到一个Zn原子，该Zn原子与上半部中的三个四坐标的O原子邻近，该Zn原子通过在相对Zn原子的下半部中的一个四坐标O原子而键合到一个In原子，该In原子与上半部和下半部的每一个中的三个四坐标O原子邻近，该In原子键合到一个小基团，该小基团包括两个Zn原子，并邻近于上半部中的一个四坐标O原子，且该小基团通过在相对该小基团的下半部中的一个四坐标O原子而键合到一个Sn原子，该Sn原子邻近于上半部和下半部的每一个中的三个四坐标O原子。多个这样的中基团被键合，从而形成一个大基团。
此处，三坐标O原子的一个键的电荷及四坐标O原子的一个键的电荷可分别被假定为-0.667和-0.5。例如，一个(六坐标或五坐标)In原子的电荷，一个(四坐标)Zn原子的电荷，及一个(五坐标或六坐标)Sn原子的电荷分别为+3，+2，和+4。因此，在包括Sn原子的小基团中的电荷是+1。因此，需要消去+1的-1电荷来形成包括Sn原子的分层结构。作为一个具有-1电荷的结构，可给出图12E中所例示的包括两个Zn原子的小基团。例如，用包括两个Zn原子的一个小基团，可消去一个包括一个Sn原子的小基团的电荷，从而分层结构的总电荷可为0。
当图13B中所示的大基团被重复，可得到基于In-Sn-Zn-O的晶体(In2SnZn3O8)。注意，所得到的基于In-Sn-Zn-O的晶体的分层结构可被表示为一个组合式，In2SnZn2O7(ZnO)m(m为0或自然数)。
以上描述的规则也适用于以下氧化物：具有四组分的金属氧化物，例如，基于In-Sn-Ga-Zn的氧化物；具有三组分的金属氧化物，例如，基于In-Ga-Zn的氧化物)，(还称作IGZO)、基于In-Al-Zn的氧化物、基于Sn-Ga-Zn的氧化物、基于Al-Ga-Zn的氧化物、基于Sn-Al-Zn的氧化物、基于In-Hf-Zn的氧化物、基于In-La-Zn的氧化物、基于In-Ce-Zn的氧化物、基于In-Pr-Zn的氧化物、基于In-Nd-Zn的氧化物、基于In-Sm-Zn的氧化物、基于In-Eu-Zn的氧化物、基于In-Gd-Zn的氧化物、基于In-Tb-Zn的氧化物、基于In-Dy-Zn的氧化物、基于In-Ho-Zn的氧化物、基于In-Er-Zn的氧化物、基于In-Tm-Zn的氧化物、基于In-Yb-Zn的氧化物、或基于In-Lu-Zn的氧化物；具有两组分的金属氧化物，例如，基于In-Zn的氧化物、基于Sn-Zn的氧化物、基于Al-Zn的氧化物、基于Zn-Mg的氧化物、基于Sn-Mg的氧化物、基于In-Mg的氧化物、或基于In-Ga的氧化物等。
例如，图14A例示了基于In-Sn-Zn-O材料的分层结构中所含的中基团的模型。
在图14A中的基于In-Ga-Zn-O材料的分层结构中所含的中基团中，以自顶部开始的顺序，一个邻近于上半部和下半部的每一个中的三个四坐标O原子的In原子键合到一个Zn原子，该Zn原子邻近于上半部中的一个四坐标O原子，该Zn原子通过在相对Zn原子的下半部中的三个四坐标O原子而键合到一个Ga原子，该Ga原子邻近于上半部和下半部的每一个中的一个四坐标O原子，该Ga原子通过相对于Ga原子的下半部中的一个四坐标O原子键合到一个In原子，该In原子邻近于下半部和上半部的每一个中的三个四坐标O原子。多个这样的中基团被键合，从而形成一个大基团。
图14B例示了包括三个中基团的大基团。注意，图14C示出了在从c轴方向观察图14B中分层结构的情况下的原子排列。
此处，因为(六坐标或五坐标)In原子的电荷、(四坐标)Zn原子的电荷、以及(五坐标)Ga原子的电荷分别是+3、+2、及+3，包括In原子、Zn原子、和Ga原子中任何的小基团的电荷是0。结果，具有这种小基团的组合的一个中基团的总电荷总为0。
为了形成基于In-Ga-Zn-O材料的分层结构，可不仅使用图14A中例示的中基团来形成大基团，而是也可使用其中In原子、Ga原子、和Zn原子的排列不同于图14A中排列的中基团。
可执行溅射以形成包括CAAC的氧化物半导体薄膜。为了通过溅射获得包括CAAC的氧化物半导体薄膜，重要的是，在氧化物半导体薄膜的初始淀积阶段形成六边形晶体，并使从作为核心的六边形晶体进行晶体生长。为了实现这一点，优选的是，使靶和衬底之间的距离更长(例如，大约150mm到200mm)，并使衬底加热温度为100℃到500℃，更优选为200℃到400℃，尤为更优选为250℃到300℃。除此之外，在比薄膜形成中的衬底加热温度更高的温度下对淀积后的氧化物半导体薄膜进行热处理。因此，可补偿薄膜中的微缺陷及堆叠层的界面处的缺陷。
被高度纯化的包括CAAC的氧化物半导体薄膜，其中很少包含由于氧不足导致的缺陷，且包括c-轴取向的晶体，其变得对用于控制价电子的杂质元素敏感，藉此价电子可被容易地控制以具有低p型导电性。
接下来，在氧化物半导体薄膜644等上方形成并处理用于形成源电极和漏电极的导电层(包括与源电极和漏电极形成在同一层内的布线)，从而形成源或漏电极642a和源或漏电极642b(见图8B)。
可通过PVD方法或CVD方法形成导电层。作为导电层的材料，可使用：从铝、铬、铜、钽、钛、钼、及钨中选出的元素；含有任何这些元素作为组分的合金等。此外，可使用从锰、镁、锆、铍、钕、及钪中选出的一种或多种材料。
导电层可具有单层结构或包含两层或更多层的叠层结构。例如，导电层可具有钛薄膜或氮化钛薄膜的单层结构、含硅的铝薄膜的单层结构、钛薄膜层叠在铝薄膜上的双层结构、钛薄膜层叠在氮化钛薄膜上的双层结构、或钛薄膜、铝薄膜及钛薄膜依序层叠的三层结构。注意，在导电层具有钛薄膜或氮化钛薄膜的单层结构的情况下，其有一项优势，即源或漏电极642a和源或漏电极642b可被容易地处理成楔形。
另选地，可使用导电金属氧化物形成导电层。作为导电金属氧化物，可使用氧化铟(In2O3)、氧化锡(SnO2)、氧化锌(ZnO)、氧化铟-氧化锡合金(In2O3-SnO2，在一些情况下缩写为ITO)、氧化铟-氧化锌合金(In2O3-ZnO)、或者包含硅或氧化硅的这些金属氧化物材料中的任一种。
导电层优选地被蚀刻成使源或漏电极642a和源或漏电极642b的端部是楔形的。此处，楔形角度为，例如，优选大于或等于30°并小于或等于60°。当进行蚀刻以使得源或漏电极642a和源或漏电极642b的边缘部分为楔形时，可改进与稍后要形成的栅绝缘薄膜646的覆盖率，并避免断开。
注意，晶体管的上部的沟道长度(L)是由源或漏电极642a的下端部和源或漏电极642b的下端部之间的距离来确定的。注意，在形成沟道长度(L)小于25nm的晶体管的情况下，对于用于形成所使用掩模的曝光，优选使用短至数个纳米到数十个纳米波长的远紫外射线。在使用远紫外光的曝光中，分辨率高且聚焦深度大。因为这些原因，稍后要形成的晶体管的沟道长度(L)可在大于或等于10nm且小于或等于1000nm(1um)的范围内，而电路可更高速地工作。此外，可通过小型化减少存储设备的功耗。
接下来，形成栅绝缘薄膜646以覆盖源或漏电极642a和源或漏电极642b，并与氧化物半导体薄膜644的部分相接触(见图8C)。
栅绝缘薄膜646可通过CVD法、溅射法等形成。栅绝缘薄膜646优选地被形成为包含氧化硅、氮化硅、氧氮化硅、氧化镓、氧化铝、氧化钽、氧化铪、氧化钇、硅酸铪(HfSixOy(x＞0，y＞0))、添加了氮的硅酸铪(HfSixOy(x＞0，y＞0))、增加了氮的铝酸铪(HfAlxOy(x＞0，y＞0))、等等。栅绝缘薄膜646可使用任何以上材料而具有单层结构或叠层结构。对于厚度没有特别的限制；不过，在存储设备被小型化的情况下，厚度优选为小以确保晶体管的操作。例如，在使用氧化硅的情况下，厚度可被设为大于或等于1nm且小于或等于100nm，优选为大于或等于10nm且小于或等于50nm。
当栅绝缘薄膜646如以上所述那么薄时，由于隧道效应等导致的栅漏泄成为问题。为了解决栅漏泄的问题，栅绝缘薄膜646可使用高介电常数(高k)材料来形成，例如氧化铪、氧化钽、氧化钇、硅酸铪(HfSixOy(x＞0，y＞0))、添加了氮的硅酸铪(HfSixOy(x＞0，y＞0))、增加了氮的铝酸铪(HfAlxOy(x＞0，y＞0))。高k材料用于栅绝缘薄膜646使得可能增加厚度以抑制栅漏泄并且确保电特性。注意，可使用含有高k材料的薄膜，和含有氧化硅、氮化硅、氧氮化硅、氮氧化硅、氧化铝等中的任一种的薄膜的叠层结构。
此外，与氧化物半导体薄膜644接触的绝缘薄膜(图8C中的栅绝缘薄膜646)可为含有13族元素和氧的绝缘材料。很多氧化物半导体材料包含13族元素，并且含有13族元素的绝缘材料和氧化物半导体一起时效果良好。通过使用这种含有13族元素的绝缘材料用于与氧化物半导体薄膜接触的绝缘薄膜，与氧化物半导体薄膜的界面的状态可良好地保持。
此处，含13族元素的绝缘材料指的是含有一种或多种13族元素的绝缘材料。可给出氧化镓、氧化铝、氧化铝镓、氧化镓铝等作为含有13族元素的绝缘材料。此处，氧化铝镓指的是一种材料，其中以原子百分比计，铝的量比镓的量大，而氧化镓铝指的是一种材料，其中以原子百分比计，镓的量大于或等于铝的量。
例如，在形成与含镓的氧化物半导体薄膜相接触的栅绝缘薄膜的情况下，当含氧化镓的材料被用于栅绝缘薄膜，可在氧化物半导体薄膜和栅绝缘薄膜间的界面处保持令人满意的特性。此外，当氧化物半导体薄膜和含氧化镓的绝缘薄膜被设置为彼此接触时，在氧化物半导体薄膜和绝缘薄膜间界面处的氢累积可减少。应注意，在氧化物半导体的构成元素的同族元素被用于绝缘薄膜的情况下，可获得类似的有益效果。例如，通过使用含氧化铝的材料来形成绝缘薄膜是有效的。注意，氧化铝具有不易透水(transmitting water)的属性。因此，在防止水进入氧化物半导体薄膜方面，优选使用含氧化铝的材料。
与氧化物半导体薄膜644接触的绝缘薄膜优选地通过氧气气氛下的热处理、氧掺杂等而含有比理想配比成分中的比例更高比例的氧。“氧掺杂”指的是将氧加入一个大块(bulk)中。要注意，术语“大块”用于阐明氧不仅添加到薄膜的表面，还添加到薄膜的内部。此外，“氧掺杂”包括“氧等离子体掺杂”，其中将成为等离子体的氧被添加到大块。可使用离子注入法或离子掺杂法来进行氧掺杂。
例如，在与氧化物半导体薄膜644接触的绝缘薄膜是由氧化镓形成的情况下，氧化镓的合成物可通过在氧气气氛下的热处理或氧掺杂而被设为 在与氧化物半导体薄膜644接触的绝缘薄膜是由氧化铝形成的情况下，氧化铝的合成物可通过在氧气气氛下的热处理或氧掺杂而被设为在与氧化物半导体薄膜644接触的绝缘薄膜是由氧化镓铝(或氧化铝镓)形成的情况下，氧化镓铝(或氧化铝镓)的合成物可通过在氧气气氛下的热处理或氧掺杂而被设为GaxAl2-xO3α(0＜x＜2，0＜α＜1)。
通过氧掺杂等，可形成一绝缘薄膜，其所包括一区域中氧的比例高于理想配比成分中的比例。当包括这一区域的绝缘薄膜与氧化物半导体薄膜接触时，过量存在于绝缘薄膜中的氧被提供给氧化物半导体薄膜，而在氧化物半导体薄膜中或在氧化物半导体薄膜和绝缘薄膜间界面处的氧不足被减少。因此，氧化物半导体薄膜可被形成为本征(i型)或基本本征的氧化物半导体。
注意，所包括一区域中氧的比例高于理想配比成分中的比例的绝缘薄膜可被用于氧化物半导体薄膜644的基础薄膜，而不是栅绝缘薄膜646，或者，所包括一区域中氧的比例高于理想配比成分中的比例的绝缘薄膜可被用于栅绝缘薄膜646和所述基础绝缘薄膜二者。
在栅绝缘薄膜646形成后，优选地在惰性气体气氛或氧气气氛下执行第二热处理。该热处理的温度被设为在高于或等于200℃且低于或等于450℃的范围内，优选为高于或等于250℃且低于或等于350℃。例如，在氮气气氛下在250℃下执行热处理一小时。第二热处理可减少晶体管的电特性的变化。此外，在栅绝缘薄膜646包括氧的情况下，氧被提供给氧化物半导体薄膜644以补偿氧化物半导体薄膜644中的氧不足，从而可形成i型(本征)或基本i型的氧化物半导体薄膜。
注意，尽管在该实施例中是在栅绝缘薄膜646形成后执行第二热处理，但第二热处理的时机并不受限于此。例如，可在栅电极形成后执行第二热处理。另选地，第一热处理和第二热处理可接连着执行，第一热处理也可用作第二热处理，或第二热处理也可用作第一热处理。
如上所述，第一热处理和第二热处理的至少其中之一被采用，从而可尽可能地排除含氢原子的物质，且氧化物半导体薄膜644可被高度纯化。
接下去，形成并处理用于形成栅电极的导电层(包括使用和栅电极同一层形成的布线)，从而形成栅电极648a和导电薄膜648b(见图8D)。
栅电极648a和导电薄膜648b可使用金属材料形成，例如钼、钛、钽、钨、铝、铜、钕、或钪；或者是含有任何这些材料作为其主要成分的合金。注意，栅电极648a和导电薄膜648b可具有单层结构或叠层结构。
通过上述步骤，含有高度纯化的氧化物半导体薄膜644的晶体管662和电容器664完成(见图8D)。
注意，在图7A中例示的晶体管332和电容器334形成的情况下，在绝缘薄膜640上形成源或漏电极642a和源或漏电极642b；在绝缘薄膜640、源或漏电极642a、及源或漏电极642b上方形成氧化物半导体薄膜644。接下来，在源或漏电极642a、源或漏电极642b、及氧化物半导体薄膜644上方形成栅绝缘薄膜646。在那之后，在栅绝缘薄膜646上方形成栅电极648a以与氧化物半导体薄膜644相交叠；并在栅绝缘薄膜646上方形成导电薄膜648b以与源或漏电极642b相交叠。
在图7B中例示的晶体管342和电容器344形成的情况下，在绝缘薄膜640上方形成栅电极648a和导电薄膜648b；并在绝缘薄膜640、栅电极648a、及导电薄膜648b上方形成栅绝缘薄膜646。接下来，在栅绝缘薄膜646上方形成源或漏电极642a和源或漏电极642b。在那之后，在栅绝缘薄膜646上方形成氧化物半导体薄膜644以与栅电极648a相交叠，从而完成晶体管342和电容器344。注意，绝缘薄膜650和绝缘薄膜652可被形成为覆盖晶体管342和电容器344。例如，优选的，通过在氧气气氛下热处理或氧掺杂，绝缘薄膜650的绝缘材料含有比理想配比成分中的比例更高比例的氧，且绝缘薄膜652不容易透过水或氢。当绝缘薄膜652不允许水或氢轻易透过时，避免了水或氢进入氧化物半导体薄膜644；且当绝缘薄膜650含有比理想配比成分中的比例更高比例的氧时，氧化物半导体薄膜644中的氧不足可被填补；由此，可形成i型(本征)或基本i型的氧化物半导体薄膜644。
在图7C中例示的晶体管352和电容器354形成的情况下，在绝缘薄膜640上方形成栅电极648a和导电薄膜648b；并在绝缘薄膜640、栅电极648a、及导电薄膜648b上方形成栅绝缘薄膜646。接下去，在栅绝缘薄膜646上方形成氧化物半导体薄膜644以与栅电极648a相交叠。在那之后，在氧化物半导体薄膜644上方形成源或漏电极642a和源或漏电极642b，从而完成晶体管352和电容器354。注意，对于绝缘薄膜650和绝缘薄膜652，可参考图7B的描述。
在图7D中例示的晶体管362和电容器364形成的情况下，在绝缘薄膜640上方形成栅电极648a和导电薄膜648b；并在绝缘薄膜640、栅电极648a(图7D中的第一栅电极)、及导电薄膜648b上方形成栅绝缘薄膜646(图7D中的第一栅绝缘薄膜)。接下来，在栅绝缘薄膜646上形成氧化物半导体薄膜644以与栅电极648a相交叠，并在氧化物半导体薄膜644上方形成源或漏电极642a和源或漏电极642b。在那之后，在氧化物半导体薄膜644、源或漏电极642a、及源或漏电极642b上方形成绝缘薄膜650(图7D中的第二栅绝缘薄膜)；并形成导电薄膜659(图7D中的第二栅电极)以与氧化物半导体薄膜644相交叠，从而完成晶体管362和电容器364。注意，对于导电薄膜659，可参考栅电极648a的描述。
接下来，将描述用于制造图6A和6B中例示的晶体管和电容器的方法。
将描述图6A中例示的晶体管312和电容器314的制造方法。
首先，在绝缘薄膜640上方形成氧化物半导体薄膜644，并且氧化物导电薄膜和导电层层叠在绝缘薄膜640和氧化物半导体薄膜644上方。
作为氧化导电薄膜的薄膜形成方法，使用溅射法、真空蒸发法(例如，电子束蒸发法)、电弧放电离子电镀法、或喷雾法。作为氧化物导电薄膜的材料，可使用氧化锌、氧化锌铝、氧氮化锌铝、氧化锌镓、氧化铟鍚、等等。此外，任何上述材料可包含氧化硅。注意，对于导电层的形成方法和材料，可参考用于形成源或漏电极642a和源或漏电极642b的导电层的描述。
接下来，在导电层上方形成掩模，导电层和氧化物半导体薄膜被选择性地蚀刻，由此形成源或漏电极642a、源或漏电极642b、氧化物导电薄膜643a和氧化物导电薄膜643b。
为了避免在导电层和氧化物导电薄膜上进行的蚀刻处理中发生氧化物半导体薄膜的过渡蚀刻，适当地调整蚀刻条件(例如，蚀刻剂的种类、浓度、以及蚀刻时间)。
接下来，在源或漏电极642a、源或漏电极642b、及氧化物半导体薄膜644上方形成栅绝缘薄膜646。在那之后，在栅绝缘薄膜646上方形成栅电极648a以与氧化物半导体薄膜644相交叠；并在栅绝缘薄膜646上方形成导电薄膜648b以与源或漏电极642b相交叠。
通过上述步骤，晶体管312和电容器314完成(见图6A)。
在制造图6B中所例示的晶体管322和电容器324的情况下，形成氧化物半导体薄膜和氧化物导电薄膜的叠层，且该氧化物半导体薄膜和氧化物导电薄膜的叠层通过相同的光刻步骤而被处理成岛状氧化物半导体薄膜和岛状氧化物导电薄膜。接下去，在源或漏电极642a和源或漏电极642b形成在岛状氧化物导电薄膜上之后，利用源或漏电极642a和源或漏电极642b作为掩模，岛状氧化物导电薄膜被蚀刻，从而形成要作为源区和漏区的氧化物导电薄膜643a和氧化物导电薄膜643b。
接下来，在源或漏电极642a、源或漏电极642b、及氧化物半导体薄膜644上方形成栅绝缘薄膜646。在那之后，在栅绝缘薄膜646上方形成栅电极648a以与氧化物半导体薄膜644相交叠；并在栅绝缘薄膜646上方形成导电薄膜648b以与源或漏电极642b相交叠。
通过上述步骤，晶体管322和电容器324完成(见图6B)。
在每个上述的晶体管中，氧化物半导体薄膜644被高度纯化。因此，氢浓度低于或等于5×1019/cm3，优选为低于或等于5×1018/cm3，或更为优选为低于或等于5×1017/cm3。与具有大约1×1014/cm3的载流子密度的普通硅晶片相比，氧化物半导体薄膜644具有充分低的载流子密度(例如，低于1×1012/cm3，更优选为低于1.45×1010/cm3)。此外，晶体管的截止态电流充分地小。例如，在室温(25℃)下晶体管的截止态电流(此处为每单位沟道宽度(1μm)的电流)低于或等于100zA/μm(1zA(zeptoampere)是1×10-21A)，优选为低于或等于10zA/μm。
此外，在氧化物半导体薄膜644中，碱金属和碱土金属的浓度被充分地减少；例如，在Na的情况下，其浓度低于或等于5×1016cm-3，优选是低于或等于1×1016cm-3，更优选是低于或等于1×1015cm-3；在Li的情况下，其浓度低于或等于5×1015cm-3，优选是低于或等于1×1015cm-3；在K的情况下，其浓度低于或等于5×1015cm-3，优选是低于或等于1×1015cm-3。
以这种方式，通过使用被纯化为本征的氧化物半导体薄膜644，充分减少晶体管的截止态电流变得更为容易。此外，采用这种晶体管，可获得能以极长时间保持所存储数据的存储设备。
存储设备的应用示例
以下将结合附图9和10来描述上述存储设备的应用示例。
图9是示出微处理器的配置示例的框图。图9中例示的微处理器包括CPU401、主存储器402、时钟控制器403、高速缓存控制器404、串行接口405、I/O端口406、端子407、接口408、高速缓存存储器409、等等。无需说明，图9中例示的微处理器仅是简化结构的一个示例，而实际的微处理器根据使用情况有多种结构。
为了使CPU401高速工作，需要适用于该速度的高速存储器。然而，使用访问时间适于CPU401的工作速度的高速大容量存储器通常涉及高成本。因此，除了具有大容量的主存储器402，还有位于CPU401和主存储器402之间的高速缓存存储器(cache memory)409，其为容量比主存储器402小的高速存储器，例如SRAM。CPU401可通过访问高速缓存存储器409而高速工作，而不用管主存储器402的速度如何。
在图9中例示的微处理器中，上述存储设备可用于主存储器402。采用上述结构，可实现高度集成的微处理器和高度可靠的微处理器。
注意，要在CPU401中执行的程序被存储在主存储器402中。例如，在初始执行中，存储在主存储器402中的程序被下载到高速缓存存储器409中。不仅是存储在主存储器402中的程序，在其它外部存储器中的程序也可被下载。高速缓存存储器409不仅存储在CPU中执行的程序，还用作工作区，并临时存储CPU401的计算结果等。
注意，CPU不限为一个，可设置多个CPU。当设置了多个CPU时，并行地进行处理，可改进工作速度。在此情况下，当CPU的处理速度不均时，在某些作为整体处理的情况下可能发生故障；因此，作为从机的CPU的处理速度会被作为主机的CPU所平衡。
注意，尽管此处举的是微处理器的例子，上述存储设备的用途不限于微处理器的主存储器。例如，上述存储设备优选地用作用于显示设备的驱动电路中的视频RAM，或用作图像处理电路所必需的大容量存储器。此外，在具有多种系统的LSI中，上述存储设备可用作大容量存储器或小尺寸存储器。
图10是示出RFID标签的配置示例的框图。在图10中，RF标签550包括天线电路551和集成电路552。集成电路552包括电源电路553、解调电路554、调制电路555、调节器556、算术电路557、存储设备558和加压电路559。注意，前述存储设备被用于存储设备558。
现描述RF标签550的操作的示例。当无线电波自询问器发射，该无线电波被转化为天线电路551中的AC电压。在电源电路553中，来自天线电路551的AC电压被整形以生成用于电源的电压。在电源电路553中生成的用于电源的电压被馈送到算术电路557和调节器556中。在来自电源电路553的用于电源的电压稳定后，或在其电平被调整后，调节器556提供该电压至集成电路552中的多个电路，例如解调电路554、调制电路555、算术电路557、存储设备558、或加压电路559。
解调电路554解调被天线电路551所接收的AC信号，并输出该信号至下一级的算术电路557。算术电路557根据来自解调电路554的信号输入来执行算术处理并生成另一信号。在上述算术处理中，存储设备558可被用于主要高速缓存存储器或次要高速缓存存储器。另外，算术电路557分析来自解调电路554的信号输入，且存储设备558中的数据被输出或存储设备558中的指令被执行，以响应于自询问器发射的指令。来自算术电路557的信号输出被编码并传送给调制电路555。调制电路555根据该信号调制被天线电路551所接收的无线电波。天线电路551中所调制的无线电波被询问器所接收。
以这种方式，通过调制被用作载波(载体波)的无线电波来进行RF标签550和询问器之间的通信。作为载波，有频率为125kHz、13.56MHz、950MHz等等的无线电波，依标准而不同。根据标准，调制方法包括多种方法，例如幅度调制、频率调制和相位调制；然而，任何调制，只要是基于标准的，均可被使用。
根据载波的波长，信号的发射方法可被归类为多种，例如电磁耦合方法、电磁感应方法、微波方法等等。
加压电路559增大来自调节器556的电压输出，并提供该电压给存储设备558。
在图10中例示的RF标签550中，通过使用前述存储设备作为存储设备558，可实现高度集成和高度可靠性。
注意，尽管此处描述的是包括天线电路551的RF标签550的结构，但图10中例示的RF标签并不必须要包括天线电路。此外，图10中所例示的RF标签可设置有振荡电路或二次电池。
实施例2
由于多种原因，绝缘栅晶体管的实际测量的场效应迁移率会比其原有迁移率低；这种现象不仅在使用氧化物半导体的情况下发生。降低迁移率的原因之一是半导体内存在缺陷，或在半导体和绝缘薄膜之间的界面处存在缺陷。当使用Levinson模型时，假定没有缺陷存在于半导体内，则可理论上计算场效应迁移率。因此，在该实施例中，使用氧化物半导体制造的微小晶体管的特性的计算结果和半导体中无缺陷的理想氧化物半导体的场效应迁移率的理论计算一起显示。
假定半导体的原迁移率和测得的场效应迁移率分别是μ0和μ，并假定半导体中存在势垒(例如晶界)，则测得的场效应迁移率可表达为以下公式。
[公式2]
μ = μ 0 exp ( - E kT ) - - - ( 2 )
此处，E表示势垒的高度，k表示玻尔兹曼(Boltzmann)常数，T表示绝对温度。当势垒被假定为对缺陷有所贡献时，势垒高度可根据Levinson模型而表达为如下公式。
[公式3]
E = e 2 N 2 8 ϵn = e 3 N 2 t 8 ϵ C ox V g - - - ( 3 )
此处，e表示基本电荷，N表示沟道中每单位面积的平均缺陷密度，ε表示半导体的介电常数、n表示沟道中每单位面积的载流子数量，Cox表示每单位面积的电容，Vg表示栅电压，t表示沟道厚度。当半导体层的厚度小于或等于30nm时，沟道的厚度可被视为和半导体层的厚度一样。线性区内的漏电流Id可被表达为以下公式。
[公式4]
I d = W μ V g V d C ox L exp ( - E kT ) - - - ( 4 )
此处，L表示沟道长度，W表示沟道宽度，L和W各自为10μm。此外，Vd表示漏电压。当将上述等式两边都除以Vg，然后对两边都取对数时，可获得以下公式。
[公式5]
ln ( I d V g ) = ln ( W μ V d C ox L ) - E kT = ln ( W μ V d C ox L ) - e 3 N 2 t 8 kTϵ C ox V g - - - ( 5 )
公式5的右侧是Vg的函数。从该公式，可发现缺陷密度N可由一条线的斜率而得到，该线以ln(Id/Vg)为纵坐标，以1/Vg为横坐标。就是说，可从晶体管的Id-Vg特性而估算缺陷密度。铟(In)、鍚(Sn)、和锌(Zn)的比例为1∶1∶1的氧化物半导体的缺陷密度N大约是1×1012/cm2。
基于以此方式获得的缺陷密度等，可从公式2和公式3计算得到μ0为120cm2/Vs。含缺陷的In-Sn-Zn氧化物的所测得迁移率大约是35cm2/Vs。然而，假定在半导体中以及在半导体和绝缘薄膜之间的界面处没有缺陷存在，氧化物半导体的迁移率μ0预计为120cm2/Vs。
注意，即使半导体中没有缺陷存在，在沟道和栅绝缘薄膜间的界面处的散射也会影响晶体管的传输特性。换言之，在与沟道和栅绝缘薄膜间的界面处相距x的位置，迁移率μ1可被表达为以下公式。
[公式6]
1 μ 1 = 1 μ 0 + D B exp ( - x l ) - - - ( 6 )
此处，D表示栅方向的电场，B和G是常数。B和G可从实际测量结果中获得，根据上述测量结果，B为4.75×107cm/s，G为10nm(界面散射的影响所及的深度)。当D增加时(即，当栅电压增加时)，公式6的右侧第二项增加，因此迁移率μ1减少。
在图15中示出其沟道包括理想氧化物半导体而无缺陷在半导体内的晶体管的迁移率μ2的计算结果。为进行计算，使用了Synopsys公司生产的设备模拟软件SentaurusDevice，并且氧化物半导体的带隙、电子亲和势、相对介电常数、以及厚度分别被假定为2.8eV、4.7eV、15、和15nm。这些值由通过溅射法形成的薄膜的测量而得到。
此外，栅、源和漏的功函数被分别假定为5.5eV、4.6eV、和4.6eV。栅绝缘薄膜的厚度假定为100nm，其相对介电常数假定为4.1。沟道长度和沟道宽度各自假定为10μm，漏电压Vd假定为0.1V。
如图15中所示，迁移率在略超过1V的栅电压处有大于100cm2/Vs的峰值，且随着栅电压的增高而降低，栅电压的增高是由于界面散射影响的增加。注意，为了减少界面散射，优选的，半导体层的表面是原子级别的平坦(原子层平坦)。
在图16A至16C，图17A至17C和图18A至18C中，示出了使用具有这种迁移率的氧化物半导体制造的微小晶体管的特性的计算结果。图19A和19B例示用于计算的晶体管的横截面结构。图19A和19B中例示的晶体管各自包括在氧化物半导体层中具有n+型导电性的半导体区8103a和半导体区8103c。半导体区8103a和半导体区8103c的电阻系数各自为
图19A中例示的晶体管形成在基础绝缘层8101以及嵌入在基础绝缘层8101并由氧化铝形成的嵌入绝缘层8102上。该晶体管包括半导体区8103a、半导体区8103c、用作它们之间的沟道形成区的本征半导体区8103b、和栅8105。
在栅8105和半导体区8103b之间形成栅绝缘薄膜8104。此外，在栅8105的两侧表面上形成侧壁绝缘物8106a和侧壁绝缘物8106b，在栅8105上方形成绝缘物8107以避免栅8105和其它布线之间的短路。侧壁绝缘物的宽度为5nm。设置源8108a和漏8108b以与半导体区8103a和半导体区8103c分别接触。注意，该晶体管的沟道宽度是40nm。
图19B中例示的晶体管和图19A中例示的晶体管的相同之处在于，其形成在基础绝缘层8101和由氧化铝形成的嵌入绝缘层8102上方，并且其包括半导体区8103a、半导体区8103c、设置在它们之间的本征半导体区8103b、具有33nm宽度的栅8105、栅绝缘薄膜8104、侧壁绝缘物8106a、侧壁绝缘物8106b、绝缘物8107、源8108a、及漏8108b。
图19A中例示的晶体管与图19B中例示的晶体管的不同之处在于，在侧壁绝缘物8106a和侧壁绝缘物8106b下方的半导体区的导电性类型。在图19A中例示的晶体管中，在侧壁绝缘物8106a和侧壁绝缘物8106b下方的半导体区是n+型导电性的半导体区8103a的部分，及n+型导电性的半导体区8103c的部分，而在图19B中例示的晶体管中，在侧壁绝缘物8106a和侧壁绝缘物8106b下方的半导体区是本征半导体区8103b的部分。换言之，设置了一个宽度为Loff的区，该区既不与半导体区8103a(半导体区8103c)相交叠，又不与栅8105相交叠。该区被称作错位(offset)区，宽度Loff被称作错位长度。如从图中所看到的，错位长度等于侧壁绝缘物8106a(侧壁绝缘物8106b)的宽度。
其它用于计算的参数如前描述。为了进行模拟，使用了Synopsys公司制造的设备模拟软件Sentaurus Device。图16A至16C示出了具有图19A中所例示结构的晶体管的栅电压(Vg：栅和源之间的电势差)对于漏电流(Id，实线)和迁移率(μ，虚线)的依赖关系。假定漏电压(漏和源之间的电势差)为+1V而计算得到漏电流Id，假定漏电压为+0.1V而计算得到迁移率μ。
图16A示出了在栅绝缘薄膜厚度t为15nm的情况下晶体管的栅电压依赖性，图16B示出了在栅绝缘层厚度t为10nm的情况下的晶体管的栅电压依赖性，而图16C示出了在栅绝缘层厚度t为5nm的情况下的晶体管的栅电压依赖性。随着栅绝缘薄膜变薄，漏电流Id(截止态电流)，特别是在截止态中，显著地减少。相反，迁移率μ和在导通态中的漏电流Id(导通态电流)的峰值没有值得注意的变化。该曲线图示出，在1V左右的栅电压处，漏电流超过了10μA，这是在存储单元等中所要求具备的。
图17A至17C示出了具有图19B中例示的结构(其中错位长度Loff为5nm)的晶体管的栅电压Vg对于漏电流Id(实线)和迁移率μ(虚线)的依赖关系。假定漏电压为+1V而计算得到漏电流Id，假定漏电压为+0.1V而计算得到迁移率μ。图17A示出了在栅绝缘薄膜厚度为15nm的情况下晶体管的栅电压依赖性，图17B示出了在栅绝缘薄膜厚度为10nm的情况下的晶体管的栅电压依赖性，而图17C示出了在栅绝缘薄膜厚度为5nm的情况下的晶体管的栅电压依赖性。
此外，图18A至18C示出了具有图19B中例示的结构(其中错位长度Loff为15nm)的晶体管的栅电压对于漏电流Id(实线)和迁移率μ(虚线)的依赖关系。假定漏电压为+1V而计算得到漏电流Id，假定漏电压为+0.1V而计算得到迁移率μ。图18A示出了在栅绝缘薄膜厚度为15nm的情况下晶体管的栅电压依赖性，图18B示出了在栅绝缘薄膜厚度为10nm的情况下的晶体管的栅电压依赖性，而图18C示出了在栅绝缘薄膜厚度为5nm的情况下的晶体管的栅电压依赖性。
在这些结构的任一种中，随着栅绝缘层变薄，截止态电流显著地减少，而迁移率μ和导通态电流的峰值没有值得注意的变化出现。
注意，迁移率μ的峰值在图16A至16C中大约为80cm2/Vs，在图17A至17C中大约为60cm2/Vs，在图18A至18C中大约为40cm2/Vs；因此，迁移率μ的峰值随着错位长度Loff的增加而减少。此外，同样的情况适用于截止态电流。导通态电流也是随着错位长度Loff的增加而减少；不过，导通态电流的减少要比截止态电流的减少更为渐进。此外，该曲线图示出，在所述多种结构的无论哪种结构中，在1V左右的栅电压处，漏电流超过了10μA，这是在存储单元等中所要求具备的。
可通过适当地结合前述实施例的任一个来实现本实施例。
实施例3
可通过在加热衬底时淀积氧化物半导体或通过在氧化物半导体薄膜形成后执行热处理，而使得其内使用包括In、Sn、和Zn为主要成分的氧化物半导体作为沟道形成区的晶体管具有令人满意的特性。注意，主要成分指的是在成分物中所含的等于或大于5原子％的元素。因此，在该实施例中，将参考附图20A至20C、附图21A和21B、附图22A和22B、附图23、附图24A和24B、附图25和附图26来描述通过在氧化物半导体薄膜形成后有意地加热衬底从而改善晶体管的场效应迁移率的情况。
通过在含有In、Sn和Zn作为主要成分的氧化物半导体薄膜形成后有意地加热衬底，晶体管的场效应迁移率可得到改善。另外，晶体管的阈值电压可被正向偏移以使得晶体管常态截止。
例如，图20A至20C分别示出晶体管的特性，在该晶体管中，使用了含In、Sn和Zn作为主要成分的、沟道长度L为3μm、沟道宽度W为10μm的氧化物半导体薄膜以及厚度为100nm的栅绝缘薄膜。注意，Vd被设为10V。
图20A示出了一晶体管的特性，该晶体管的含有In、Sn和Zn作为主要成分的氧化物半导体薄膜是通过溅射法在未有意加热衬底的情况下形成的。该晶体管的场效应迁移率是18.8cm2/Vsec。另一方面，当在有意地加热衬底的同时形成含有In、Sn和Zn作为主要成分的氧化物半导体薄膜时，场效应迁移率可得到改善。图20B示出了一晶体管的特性，该晶体管的含有In、Sn和Zn作为主要成分的氧化物半导体薄膜是当以200℃加热衬底时形成的。该晶体管的场效应迁移率是32.2cm2/Vsec。
通过在含有In、Sn和Zn作为主要成分的氧化物半导体薄膜形成后进行热处理，可进一步改善场效应迁移率。图20C示出了一晶体管的特性，该晶体管的含有In、Sn和Zn作为主要成分的氧化物半导体薄膜在200℃下通过溅射形成，然后经受650℃的热处理。该晶体管的场效应迁移率是34.5cm2/Vsec。
对衬底的有意加热预期具有减少水分的有利效果，该水分在通过溅射的形成期间被加入氧化物半导体薄膜。此外，薄膜形成后的热处理使得氢、羟基、或水分得以从氧化物半导体薄膜中排出和移除。以这种方式，场效应迁移率可被改善。这种场效应迁移率的改善被认为不只是通过以去水或去氢而去除杂质得到的，亦是通过因密度增加导致的原子间距离的减少而得到的。通过从氧化物半导体中去除杂质而纯化氧化物半导体，该氧化物半导体可被结晶化。在使用这种被纯化的非单晶氧化物半导体的情况下，理想地，预计实现超过100cm2/Vsec的场效应迁移率。
含有In、Sn和Zn作为主要成分的氧化物半导体可以以下方式结晶化：将氧离子注入到氧化物半导体；通过热处理排出氧化物半导体中所含的氢、羟基、或水分；通过该热处理或另一个稍后进行的热处理而结晶化氧化物半导体。通过这样的结晶化处理或再结晶化处理，可获得具有令人满意的结晶性的非单晶氧化物半导体。
在薄膜形成区间有意加热衬底和/或在薄膜形成后的热处理不仅对改进场效应迁移率有所贡献，也对使得晶体管常态截止有所贡献。在其氧化物半导体薄膜含有In、Sn和Zn作为主要成分的晶体管中，未有意加热衬底而形成的所述氧化物半导体薄膜被用作沟道形成区域，阈值电压趋向于负向偏移。然而，当使用了在有意加热衬底的同时所形成的氧化物半导体薄膜时，阈值电压的负向偏移的问题可被解决。就是说，阈值电压被偏移以使得晶体管变为常态截止；该趋势可通过图20A和图20B的比较来确认。
注意，也可通过改变In、Sn和Zn的比例来控制阈值电压；当In、Sn和Zn的成分比例是2∶1∶3时，预期可形成常态截止的晶体管。此外，可通过将靶的成分比例设为In∶Sn∶Zn＝2∶1∶3来获得高度结晶氧化物半导体薄膜。
对衬底进行有意加热的温度或热处理的温度高于或等于150℃，优选高于或等于200℃，更为优选是高于或等于400℃。当在高温下进行薄膜形成或热处理时，晶体管可为常态截止。
通过在薄膜形成期间有意加热衬底和/或在薄膜形成后进行热处理，应对栅偏压(gate-bias)压力的稳定性可增强。例如，当以2MV/cm的强度在150℃温度下施加栅偏压1小时，阈值电压的漂移可小于±1.5V，优选为小于±1.0V。
在以下两个晶体管上执行BT测试：样本1，在氧化物半导体薄膜形成后没有在其上进行热处理；以及样本2，在氧化物半导体薄膜形成后在其上进行了650℃下的热处理。
首先，在衬底温度25℃、Vds为10V的条件下测量晶体管的Vgs-Ids特性。然后，衬底温度被设为150℃，Vds被设为0.1V。在那之后，施加20V的Vgs，从而施加到栅绝缘薄膜608的电场强度是2MV/cm，保持该情况1小时。接下来，Vgs设为0V。然后，在衬底温度25℃、Vds为10V的条件下测量晶体管的Vgs-Ids特性。该过程被称之为正向BT测试。
以类似的方式，首先，在衬底温度25℃、Vds为10V的条件下测量晶体管的Vgs-Ids特性。然后，衬底温度被设为150℃，Vds被设为0.1V。在那之后，施加20V的Vgs，从而施加到栅绝缘薄膜608的电场强度是2MV/cm，保持该情况1小时。接下来，Vgs设为0V。然后，在衬底温度25℃、Vds为10V的条件下测量晶体管的Vgs-Ids特性。该过程被称之为反向BT测试。
图21A和21B分别示出了样本1的正向BT测试结果和样本1的反向BT测试结果。图22A和22B分别示出了样本2的正向BT测试结果和样本2的反向BT测试结果。
样本1由于正向BT测试所致的阈值电压偏移量和由于反向BT测试所致的阈值电压偏移量分别是1.80V和-0.42V。样本2由于正向BT测试所致的阈值电压偏移量和由于反向BT测试所致的阈值电压偏移量分别是0.79V和0.76V。由此发现，在样本1和样本2的每一个中，BT测试前后间的阈值电压偏移量小，且可靠性高。
可在氧的气氛中执行热处理；另选地，可首先在氮的气氛中、或惰性气体中、或低压下执行热处理，然后在含氧的气氛中进行热处理。在去水或去氢后提供氧给氧化物半导体，从而该热处理的有利效果可进一步增加。作为一种在去水或去氢后提供氧的办法，可使用一种氧离子被电场加速并注入到氧化物半导体薄膜的办法。
容易在氧化物半导体中或在氧化物半导体和堆叠薄膜的界面处引起由于氧不足所致的缺陷；然而，当通过热处理使氧化物半导体中含有过量氧时，不断引起的氧不足可被过量氧所补偿。过量的氧是存在于晶格间的氧。当过量氧的浓度设为大于或等于1×1016/cm3且小于或等于2×1020/cm3时，过量的氧可包含在氧化物半导体中，而不会引起晶体变形等。
当执行热处理以使得至少部分氧化物半导体包括晶体，可得到更为稳定的氧化物半导体薄膜。例如，当用X射线衍射(XRD)来分析通过未有意加热衬底而使用成分比为In∶Sn∶Zn＝1∶1∶1的靶溅射而形成的氧化物半导体薄膜时，可观察到光晕图案。所形成的氧化物半导体薄膜通过进行热处理可被结晶化。热处理的温度可适当地设置；例如，当热处理在650℃下进行时，可在X射线衍射分析中观察到清晰的衍射峰。
进行了In-Sn-Zn-O薄膜的XRD分析。使用Bruker AXS制造的X射线衍射计D8ADVANCE来进行XRD分析，且以平面外(out-of-plane)方法来进行测量。
准备样本A和样本B，并在其上进行XRD分析。以下将描述用于制造样本A和样本B的方法。
在已经历去氢处理的石英衬底上形成厚度100nm的In-Sn-Zn-O薄膜。
在氧的气氛中，用溅射装置以100W(DC)的功率形成In-Sn-Zn-O薄膜。具有原子比例In∶Sn∶Zn＝1∶1∶1的In-Sn-Zn-O靶被用作靶。注意，在薄膜形成中的衬底加热温度被设为200℃。以此方式制作的样本被用作样本A。
接下来，由类似于样本A方法的方法所制作的样本在650℃下进行热处理。作为热处理，首先在氮的气氛中进行热处理1小时，然后在不降低温度的情况下在氧的气氛中进一步进行热处理1小时。以此方式制作的样本被用作样本B。
图25示出样本A和样本B的XRD谱。在样本A中没有观察到源自于晶体的峰，然而在样本B中，当2θ在35度附近，和在37度至38度时，观察到了源自于晶体的峰。
如上所述，通过在含有In、Sn和Zn作为主要成分的氧化物半导体的淀积期间有意地加热衬底，和/或通过在淀积后进行热处理，晶体管的特性可得到改善。
这些衬底加热和热处理具有避免氢和羟基(氢和羟基对于氧化物半导体而言是有害杂质)包含在薄膜中的效果，或是将氢和羟基从薄膜中移除的效果。就是说，通过将作为施主杂质的氢从氧化物半导体中移除，氧化物半导体可被高度纯化，从而可得到常态截止的晶体管。氧化物半导体的高度纯化使得晶体管的截止态电流低于或等于1aA/μm。此处，截止态电流的单位表示每微米沟道宽度的电流。
图26示出晶体管的截止态电流和测量的衬底温度(绝对温度)的倒数之间的关系。此处，为了简化，水平轴表示通过将测量的衬底温度的倒数乘以1000所得的值(1000/T)。
特别地，如图26中所示，当衬底温度分别是125℃、85℃、和室温(27℃)时，截止态电流可分别为低于或等于1aA/μm(1×10-18A/μm)、低于或等于100zA/μm(1×10-19A/μm)、及低于或等于1zA/μm(1×10-21A/μm)。优选地，在125℃、85℃、和室温时，截止态电流可分别为低于或等于0.1aA/μm(1μ10×-19A/μm)、低于或等于10zA/μm(1μ10×-20A/μm)、及低于或等于0.1zA/μm(1×10-22A/μm)。
注意，为了避免在氧化物半导体薄膜的形成期间氢和水分被包含在其中，优选地，通过充分地抑制来自薄膜形成室外的泄露和经过薄膜形成室内壁的除气(degasification)，来增加溅射气体的纯度。例如，优选地使用一种露点(dew point)小于或等于-70℃的气体作为溅射气，以防止水分被包含在薄膜中。此外，优选地使用被高度纯化以不含诸如氢和水分的杂质的靶。尽管有可能通过热处理从含有In、Sn和Zn作为主要成分的氧化物半导体的薄膜中移除水分，但优选地形成原本就不含有水分的薄膜，因为水分从含有In、Sn和Zn作为主要成分的氧化物半导体中排出所处的温度高于从含有In、Ga和Zn作为主要成分的氧化物半导体中排出所处的温度。
样本B(氧化物半导体薄膜形成后在其上进行了650℃下的热处理)的衬底温度和晶体管电特性之间的关系被加以评估。
用于测量的晶体管具有3μm的沟道长度L，10μm的沟道宽度W，0μm的Lov，和0μm的dW。注意，Vd被设为10V。注意，衬底温度是-40℃、-25℃、25℃、75℃、125℃、和150℃。此处，在晶体管中，栅电极与一对电极中的一个相交叠的部分的宽度称作Lov，而该对电极不与氧化物半导体薄膜相交叠的部分的宽度称作dW。
图23示出了Vgs对于Ids(实线)以及场效应迁移率(虚线)的依赖关系。图24A示出了衬底温度和阈值电压之间的关系，图24B示出了衬底温度和场效应迁移率之间的关系。
从图24A可发现，阈值电压随衬底温度的增加而变低。注意，在-40℃到150℃的范围内，阈值电压从1.09V减少到-0.23V。
从图24B可发现，场效应迁移率随衬底温度的增加而变低。注意，在-40℃到150℃的范围内，场效应迁移率从36cm2/Vs减少到32cm2/Vs。因此，发现在上述温度范围内，电特性的变化小。
在一个这种含有In、Sn和Zn作为主要成分的氧化物半导体被用于沟道形成区的晶体管中，可在截止态电流维持在低于或等于1aA/μm(这可实现LSI所需要的导通态电流)的情况下获得高于或等于30cm2/Vsec，优选高于或等于40cm2/Vsec，或更为优选高于或等于60cm2/Vsec的场效应迁移率。例如，在L/W为33nm/40nm的FET中，当栅电极是2.7V且漏电压是1.0V时，可流动高于或等于12μA的导通态电流。此外，可在晶体管操作所需的温度范围内确保充分的电特性。有了这些特性，即便当含有氧化物半导体的晶体管也被设置在用Si半导体形成的集成电路中时，仍可实现具有新颖功能的集成电路而无需降低工作速度。
可通过适当地结合前述实施例的任一个来实现本实施例。
示例1
在此示例中，将参考图27A和27B来描述其内In-Sn-Zn-O薄膜被用作氧化物半导体薄膜的晶体管的示例。
图27A和27B是具有顶栅顶触点(top-gate top-contact)结构的共面晶体管的截面图。图27A是晶体管的顶视图。图27B沿图27A中的点划线A1-A2显示截面A1-A2。
图27B中例示的晶体管包括衬底1101；设置在衬底1101上的基础绝缘层1102；设置在基础绝缘层1102的外围中的保护绝缘薄膜1104；设置在基础绝缘层1102和保护绝缘薄膜1104上方、并包括高阻区1106a和低阻区1106b的氧化物半导体薄膜1106；设置在氧化物半导体薄膜1106上方的栅绝缘薄膜1108；栅电极1110，其设置为与氧化物半导体薄膜1106交叠，栅绝缘薄膜1108夹在其之间；设置为与栅电极1110的侧表面相接触的侧壁绝缘薄膜1112；设置为与至少低阻区1106b相接触的一对电极1114；层间绝缘薄膜1116，其被设置为覆盖至少氧化物半导体薄膜1106、栅电极1110、和电极对1114；以及布线1118，其设置为通过形成在层间绝缘薄膜1116中的开口而被连接至电极对1114中的至少一个电极。
尽管没有例示出，保护薄膜可被设置为覆盖层间绝缘薄膜1116和布线1118。利用该保护薄膜，可降低层间绝缘薄膜1116的表面传导所产生的微量漏泄电流，因此可降低晶体管的截止态电流。
可通过适当地结合前述实施例的任一个来实现本示例。
示例2
在此示例中，将描述其内In-Sn-Zn-O薄膜被用作氧化物半导体薄膜的晶体管的另一示例。
图28A和28B是例示在此示例中制造的晶体管结构的顶视图和截面图。图28A是晶体管的顶视图。图28B沿图28A中的点划线B1-B2显示截面B1-B2。
图28B中例示的晶体管包括衬底1600；设置在衬底1600上的基础绝缘层1602；设置在基础绝缘层1602上方的氧化物半导体薄膜1606；设置为与氧化物半导体薄膜1606相接触的一对电极1614；设置在氧化物半导体薄膜1606和电极对1614上方的栅绝缘薄膜1608；栅电极1610，其设置为与氧化物半导体薄膜1606相交叠，栅绝缘薄膜1608夹在其中间；层间绝缘薄膜1616，其被设置为覆盖栅绝缘薄膜1608和栅电极1610；布线1618，通过在层间绝缘薄膜1616中形成的开口而连接到电极对1614；及保护薄膜1620，其设置为覆盖层间绝缘薄膜1616和布线1618。
作为衬底1600，可使用玻璃衬底。作为基础绝缘层1602，可使用氧化硅薄膜。作为氧化物半导体薄膜1606，可使用In-Sn-Zn-O薄膜。作为电极对1614，可使用钨薄膜。作为栅绝缘薄膜1608，可使用氧化硅薄膜。栅电极1610可具有氮化钽薄膜和钨薄膜的层叠结构。层间绝缘薄膜1616可具有氧氮化硅和聚酰亚胺薄膜的层叠结构。布线1618可各自有层叠结构，其中依次形成钛薄膜、铝薄膜和钛薄膜。作为保护薄膜1620，可使用聚酰亚胺薄膜。
注意，在具有图28A中例示的结构的晶体管中，栅电极1610与电极对1614中的一个相交叠的部分的宽度被称作Lov。类似的，电极对1614不与氧化物半导体薄膜1606相交叠的部分的宽度被称作dW。
可通过适当地结合前述实施例的任一个来实现本示例。
示例3
该示例给出具有上述存储设备的半导体设备的示例。该半导体设备可具有更高的可靠性，并可使用根据本发明一实施例的存储设备而被小型化。具体地，在使用便携式半导体设备的情况下，只要可通过使用根据本发明实施例的存储设备来小型化半导体设备，就可获得用户便利性方面得到改进的优势。
根据本发明实施例的存储设备可用于显示设备、膝上型个人计算机、或配备有记录媒体的图像再现设备(典型地，再现例如数字多用碟(DVD)的记录媒体的内容并具有用于显示所再现图像的显示器的设备)。除此之外，作为可使用根据本发明实施例的存储设备的半导体设备，可给出：移动电话、便携式游戏机、便携式信息终端、电子书(e-book)阅读器、视频摄像机、数字静态摄像机、护目镜型显示器(头戴显示器)、导航系统、音频再现设备(例如，汽车音频系统和数字音频播放器)、复印机、传真机、打印机、多功能打印机、自动出纳机(ATM)、自动售卖机等等。图11A至11C例示了这些半导体设备的具体示例。
图11A例示了一种便携式游戏机，其包括外壳7031、外壳7032、显示部分7033、显示部分7034、麦克风7035、扬声器7036、操作键7037、触笔7038等等。根据本发明实施例的存储设备可被用于控制便携式游戏机的驱动的集成电路。将根据本发明实施例的存储设备用于控制便携式游戏机的驱动的集成电路，可提供高度可靠的便携式游戏机和紧凑的便携式游戏机。尽管在图11A中例示的便携式游戏机包括两个显示部分，显示部分7033和显示部分7034，但在便携式游戏机中所含的显示部分的数量不限于两个。
图11B例示了一个移动电话，其包括外壳7041、显示部分7042、音频输入部分7043、音频输出部分7044、操作键7045、光接收部分7046等。在光接收部分7046中接收的光被转换成电信号，从而可载入外部图像。根据本发明实施例的存储设备可被用于控制移动电话的驱动的集成电路。将根据本发明实施例的存储设备用于控制移动电话的驱动的集成电路，可提供高度可靠的移动电话和紧凑的移动电话。
图11C例示了一个便携式信息终端，其包括外壳7051、显示部分7052、操作键7053等。可在图11C中例示的便携式信息终端的外壳7051中加入调制解调器。根据本发明实施例的存储设备可被用于控制便携式信息终端的驱动的集成电路。将根据本发明实施例的存储设备用于控制便携式信息终端的驱动的集成电路，可提供高度可靠的便携式信息终端和紧凑的便携式信息终端。
本申请基于2010年9月14日向日本专利局提交的日本专利申请2010-205253，和2011年5月19日向日本专利局提交的2011-112791，这些申请的全部内容通过引用结合于此。

Claims (16)

1.一种存储设备，包括：
包括第一存储单元的第一单元阵列，每个第一存储单元包括第一晶体管和第一电容器；
包括第二存储单元的第二单元阵列，每个第二存储单元包括第二晶体管和第二电容器；
多个第一字线，其仅电连接至所述第一单元阵列和第二单元阵列中的第一单元阵列；
多个第二字线，其仅电连接至所述第一单元阵列和第二单元阵列中的第二单元阵列；
字线驱动电路，其电连接至所述第一字线和第二字线；
多个第一位线，其仅电连接至所述第一单元阵列和第二单元阵列中的第一单元阵列；
多个第二位线，其仅电连接至所述第一单元阵列和第二单元阵列中的第二单元阵列；
第一位线驱动电路，其电连接至所述第一位线；以及
第二位线驱动电路，其电连接至所述第二位线；
其中在每个第一存储单元中：
第一晶体管的栅极电连接至第一字线中的一个；
第一晶体管的源极和漏极中的一个电连接至第一位线中的一个；以及
第一晶体管的源极和漏极中的另一个电连接至第一电容器；并且
其中在每个第二存储单元中：
第二晶体管的栅极电连接至第二字线中的一个；
第二晶体管的源极和漏极中的一个电连接至第二位线中的一个；以及
第二晶体管的源极和漏极中的另一个电连接至第二电容器。
2.如权利要求1所述的存储设备，其特征在于，
第一晶体管和第二晶体管各自具有在氧化物半导体薄膜中的沟道形成区。
3.如权利要求2所述的存储设备，其特征在于，
所述氧化物半导体薄膜包括以下项中的至少一种：单晶材料、多晶材料、带有c－轴取向的晶体、以及非晶材料。
4.如权利要求1所述的存储设备，其特征在于，
所述字线驱动电路、第一位线驱动电路、及第二位线驱动电路中的任一个包括晶体管，该晶体管具有在多晶硅、单晶硅、多晶锗、或单晶锗中的沟道形成区。
5.如权利要求1所述的存储设备，其特征在于，
第一单元阵列和第二单元阵列各自包括多个单元阵列层。
6.一种半导体设备，其包括根据权利要求1所述的存储设备。
7.一种存储设备，包括：
包括半导体材料的衬底；
包括第一存储单元的第一单元阵列，每个第一存储单元包括形成在所述衬底上方的第一晶体管；
包括第二存储单元的第二单元阵列，每个存储单元包括形成在所述衬底上方的第二晶体管；
多个第一字线，其仅电连接至所述第一单元阵列和第二单元阵列中的第一单元阵列；
多个第二字线，其仅电连接至所述第一单元阵列和第二单元阵列中的第二单元阵列；
多个第一位线，其仅电连接至所述第一单元阵列和第二单元阵列中的第一单元阵列；
多个第二位线，其仅电连接至所述第一单元阵列和第二单元阵列中的第二单元阵列；以及
驱动电路，包括：
第三晶体管；
字线驱动电路，其电连接至所述第一字线和第二字线；
第一位线驱动电路，其电连接至所述第一位线，所述第一位线驱动电路和所述第一单元阵列相交叠；以及
第二位线驱动电路，其电连接至所述第二位线，所述第二位线驱动电路和所述第一单元阵列相交叠，
其中所述第三晶体管具有在衬底的半导体材料内的沟道形成区；以及
其中所述第一晶体管和第二晶体管各自具有沟道形成区，该沟道形成区在包括半导体材料的衬底上形成的氧化物半导体薄膜内。
8.如权利要求7所述的存储设备，其特征在于，
所述氧化物半导体薄膜包括以下项中的至少一种：单晶材料、多晶材料、带有c－轴取向的晶体、以及非晶材料。
9.如权利要求7所述的存储设备，其特征在于，
所述字线驱动电路、第一位线驱动电路、及第二位线驱动电路中的任一个包括晶体管，该晶体管具有在多晶硅、单晶硅、多晶锗、或单晶锗中的沟道形成区。
10.如权利要求7所述的存储设备，其特征在于，
第一单元阵列和第二单元阵列各自包括多个单元阵列层。
11.一种半导体设备，其包括根据权利要求7所述的存储设备。
12.一种存储设备，包括：
包括半导体材料的衬底；
包括第一存储单元的第一单元阵列，每个第一存储单元包括第一晶体管和第一电容器；
包括第二存储单元的第二单元阵列，每个第二存储单元包括第二晶体管和第二电容器；
多个第一字线，其仅电连接至所述第一单元阵列和第二单元阵列中的第一单元阵列；
多个第二字线，其仅电连接至所述第一单元阵列和第二单元阵列中的第二单元阵列；
多个第一位线，其仅电连接至所述第一单元阵列和第二单元阵列中的第一单元阵列；
多个第二位线，其仅电连接至所述第一单元阵列和第二单元阵列中的第二单元阵列；
驱动电路，包括：
多个第三晶体管；
字线驱动电路，其电连接至所述第一字线和第二字线；
第一位线驱动电路，其电连接至所述第一位线；以及
第二位线驱动电路，其电连接至所述第二位线；
其中在每个第一存储单元中：
第一晶体管的栅极电连接至第一字线中的一个；
第一晶体管的源极和漏极中的一个电连接至第一位线中的一个；以及
第一晶体管的源极和漏极中的另一个电连接至第一电容器；
其中在每个第二存储单元中：
第二晶体管的栅极电连接至第二字线中的一个；
第二晶体管的源极和漏极中的一个电连接至第二位线中的一个；以及
第二晶体管的源极和漏极中的另一个电连接至第二电容器，
其中每个所述第三晶体管具有在衬底的半导体材料内的沟道形成区；以及
其中所述第一晶体管和第二晶体管各自具有沟道形成区，该沟道形成区在包括半导体材料的衬底上形成的氧化物半导体薄膜内。
13.如权利要求12所述的存储设备，其特征在于，
所述氧化物半导体薄膜包括以下项中的至少一种：单晶材料、多晶材料、带有c－轴取向的晶体、以及非晶材料。
14.如权利要求12所述的存储设备，其特征在于，
所述字线驱动电路、第一位线驱动电路、及第二位线驱动电路中的任一个包括晶体管，该晶体管具有在多晶硅、单晶硅、多晶锗、或单晶锗中的沟道形成区。
15.如权利要求12所述的存储设备，其特征在于，
第一单元阵列和第二单元阵列各自包括多个单元阵列层。
16.一种半导体设备，其包括根据权利要求12所述的存储设备。
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Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012029638A1 (en) * 2010-09-03 2012-03-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2012256821A (ja) 2010-09-13 2012-12-27 Semiconductor Energy Lab Co Ltd 記憶装置
TWI539453B (zh) 2010-09-14 2016-06-21 半導體能源研究所股份有限公司 記憶體裝置和半導體裝置
TWI574259B (zh) 2010-09-29 2017-03-11 半導體能源研究所股份有限公司 半導體記憶體裝置和其驅動方法
KR101763052B1 (ko) 2010-12-03 2017-07-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI572009B (zh) 2011-01-14 2017-02-21 半導體能源研究所股份有限公司 半導體記憶裝置
US9601178B2 (en) 2011-01-26 2017-03-21 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device
TWI520273B (zh) 2011-02-02 2016-02-01 半導體能源研究所股份有限公司 半導體儲存裝置
US8780614B2 (en) 2011-02-02 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
JP5794879B2 (ja) 2011-09-29 2015-10-14 ルネサスエレクトロニクス株式会社 半導体装置及びそれを用いたＳｉＰデバイス
US9076505B2 (en) 2011-12-09 2015-07-07 Semiconductor Energy Laboratory Co., Ltd. Memory device
US9029863B2 (en) * 2012-04-20 2015-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102119914B1 (ko) * 2012-05-31 2020-06-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP6406926B2 (ja) * 2013-09-04 2018-10-17 株式会社半導体エネルギー研究所 半導体装置
JP6580863B2 (ja) * 2014-05-22 2019-09-25 株式会社半導体エネルギー研究所 半導体装置、健康管理システム
TWI718125B (zh) 2015-03-03 2021-02-11 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
CN108475699B (zh) * 2015-12-28 2021-11-16 株式会社半导体能源研究所 半导体装置、包括该半导体装置的显示装置
CN113113055B (zh) * 2016-01-13 2024-06-11 铠侠股份有限公司 半导体存储装置
KR102458660B1 (ko) 2016-08-03 2022-10-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
JP2018117102A (ja) * 2017-01-20 2018-07-26 ソニーセミコンダクタソリューションズ株式会社 半導体装置
US9792958B1 (en) * 2017-02-16 2017-10-17 Micron Technology, Inc. Active boundary quilt architecture memory
US10347333B2 (en) * 2017-02-16 2019-07-09 Micron Technology, Inc. Efficient utilization of memory die area
JP6887307B2 (ja) * 2017-05-19 2021-06-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP7328146B2 (ja) 2017-09-06 2023-08-16 株式会社半導体エネルギー研究所 記憶装置及び電子機器
US11031405B2 (en) * 2017-11-02 2021-06-08 Micron Technology, Inc. Peripheral logic circuits under DRAM memory arrays
FR3089678B1 (fr) * 2018-12-11 2021-09-17 Commissariat Energie Atomique Memoire ram realisee sous la forme d’un circuit integre 3d
TW202537448A (zh) 2019-01-25 2025-09-16 日商半導體能源研究所股份有限公司 半導體裝置及包括該半導體裝置的電子裝置
CN113424310A (zh) 2019-02-22 2021-09-21 株式会社半导体能源研究所 具有错误检测功能的存储装置、半导体装置以及电子设备
WO2020203301A1 (ja) 2019-03-29 2020-10-08 株式会社大阪ソーダ アクリルゴムの製造方法
WO2020222068A1 (ja) * 2019-04-30 2020-11-05 株式会社半導体エネルギー研究所 冗長メモリセルを有する記憶装置、半導体装置、および、電子機器
KR102634614B1 (ko) * 2019-07-12 2024-02-08 에스케이하이닉스 주식회사 수직형 메모리 장치
JP7581209B2 (ja) * 2019-08-08 2024-11-12 株式会社半導体エネルギー研究所 半導体装置
US12211584B2 (en) 2020-03-18 2025-01-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN113470711B (zh) * 2020-03-30 2023-06-16 长鑫存储技术有限公司 存储块以及存储器
CN111758164B (zh) 2020-04-14 2021-08-31 长江存储科技有限责任公司 三维存储器件和用于形成其的方法
TWI779318B (zh) * 2020-05-27 2022-10-01 大陸商長江存儲科技有限責任公司 三維記憶體元件及其製作方法
JP2022035852A (ja) 2020-08-21 2022-03-04 キオクシア株式会社 半導体記憶装置
CN114420180A (zh) * 2022-01-17 2022-04-29 芯盟科技有限公司 动态随机存取存储器及其形成方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1574063A (zh) * 2003-05-29 2005-02-02 三星电子株式会社 具有可选择连接的分段位线元件的存储器件及其驱动方法
WO2006080478A1 (en) * 2005-01-28 2006-08-03 Semiconductor Energy Laboratory Co., Ltd. Memory device, semiconductor device, and driving method thereof

Family Cites Families (196)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPS62274773A (ja) 1986-05-23 1987-11-28 Hitachi Ltd 半導体記憶装置
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH01308070A (ja) 1988-06-07 1989-12-12 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP2547615B2 (ja) 1988-06-16 1996-10-23 三菱電機株式会社 読出専用半導体記憶装置および半導体記憶装置
US5184321A (en) 1988-12-06 1993-02-02 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device comprising a plurality of memory arrays with improved peripheral circuit location and interconnection arrangement
JPH0834296B2 (ja) * 1988-12-06 1996-03-29 三菱電機株式会社 半導体記憶装置
JPH05299653A (ja) 1991-04-05 1993-11-12 Fuji Xerox Co Ltd 半導体装置及びその製造方法
JP2784615B2 (ja) 1991-10-16 1998-08-06 株式会社半導体エネルギー研究所 電気光学表示装置およびその駆動方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3569310B2 (ja) 1993-10-14 2004-09-22 株式会社ルネサステクノロジ 半導体記憶装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
US5818748A (en) * 1995-11-21 1998-10-06 International Business Machines Corporation Chip function separation onto separate stacked chips
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
US5969380A (en) 1996-06-07 1999-10-19 Micron Technology, Inc. Three dimensional ferroelectric memory
US7633162B2 (en) 2004-06-21 2009-12-15 Sang-Yun Lee Electronic circuit with embedded memory
KR100219519B1 (ko) * 1997-01-10 1999-09-01 윤종용 페로일렉트릭 플로팅 게이트 램을 구비하는 반도체 메모리 디바이스 및 그 제조방법
JP2976912B2 (ja) * 1997-01-13 1999-11-10 日本電気株式会社 半導体記憶装置
US6551857B2 (en) 1997-04-04 2003-04-22 Elm Technology Corporation Three dimensional structure integrated circuits
AT405109B (de) 1997-05-21 1999-05-25 Wasshuber Christoph Dipl Ing D Ein-elektron speicherbauelement
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000058785A (ja) * 1998-08-07 2000-02-25 Hitachi Ltd ダイナミック型ｒａｍ
US6141286A (en) * 1998-08-21 2000-10-31 Micron Technology, Inc. Embedded DRAM architecture with local data drivers and programmable number of data read and data write lines
JP2000113683A (ja) 1998-10-02 2000-04-21 Hitachi Ltd 半導体装置
US5949720A (en) 1998-10-30 1999-09-07 Stmicroelectronics, Inc. Voltage clamping method and apparatus for dynamic random access memory devices
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP3955409B2 (ja) 1999-03-17 2007-08-08 株式会社ルネサステクノロジ 半導体記憶装置
US6399988B1 (en) 1999-03-26 2002-06-04 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor having lightly doped regions
JP4850326B2 (ja) * 1999-03-26 2012-01-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3633354B2 (ja) 1999-03-29 2005-03-30 株式会社日立製作所 半導体装置
TW518637B (en) * 1999-04-15 2003-01-21 Semiconductor Energy Lab Electro-optical device and electronic equipment
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
US6282113B1 (en) * 1999-09-29 2001-08-28 International Business Machines Corporation Four F-squared gapless dual layer bitline DRAM array architecture
TW587252B (en) 2000-01-18 2004-05-11 Hitachi Ltd Semiconductor memory device and data processing device
US6765813B2 (en) * 2000-08-14 2004-07-20 Matrix Semiconductor, Inc. Integrated systems using vertically-stacked three-dimensional memory cells
US6445636B1 (en) 2000-08-17 2002-09-03 Micron Technology, Inc. Method and system for hiding refreshes in a dynamic random access memory
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
US6898683B2 (en) * 2000-12-19 2005-05-24 Fujitsu Limited Clock synchronized dynamic memory and clock synchronized integrated circuit
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2003092364A (ja) * 2001-05-21 2003-03-28 Mitsubishi Electric Corp 半導体記憶装置
JP2002368226A (ja) * 2001-06-11 2002-12-20 Sharp Corp 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器
US6574148B2 (en) 2001-07-12 2003-06-03 Micron Technology, Inc. Dual bit line driver for memory
JP3721395B2 (ja) 2001-07-27 2005-11-30 独立行政法人物質・材料研究機構 酸化亜鉛基層状化合物を内包した構造を持つ酸化亜鉛材料
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
WO2003040441A1 (fr) 2001-11-05 2003-05-15 Japan Science And Technology Agency Film mince monocristallin homologue a super-reseau naturel, procede de preparation et dispositif dans lequel est utilise ledit film mince monocristallin
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP2002319682A (ja) 2002-01-04 2002-10-31 Japan Science & Technology Corp トランジスタ及び半導体装置
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7189992B2 (en) 2002-05-21 2007-03-13 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures having a transparent channel
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
US7606059B2 (en) 2003-03-18 2009-10-20 Kabushiki Kaisha Toshiba Three-dimensional programmable resistance memory device with a read/write circuit stacked under a memory cell array
US6879505B2 (en) 2003-03-31 2005-04-12 Matrix Semiconductor, Inc. Word line arrangement having multi-layer word line segments for three-dimensional memory array
US7459715B2 (en) 2003-04-03 2008-12-02 Kabushiki Kaisha Toshiba Resistance change memory device
WO2004090984A1 (en) 2003-04-03 2004-10-21 Kabushiki Kaisha Toshiba Phase change memory device
US7729158B2 (en) 2003-04-03 2010-06-01 Kabushiki Kaisha Toshiba Resistance change memory device
US6839258B2 (en) 2003-05-12 2005-01-04 Micron Technology, Inc. Folded DRAM CAM cell
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4044510B2 (ja) 2003-10-30 2008-02-06 株式会社東芝 半導体集積回路装置
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
CN102867855B (zh) 2004-03-12 2015-07-15 独立行政法人科学技术振兴机构 薄膜晶体管及其制造方法
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP4997692B2 (ja) * 2004-08-25 2012-08-08 カシオ計算機株式会社 薄膜トランジスタパネル及びその製造方法
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
CN101057333B (zh) 2004-11-10 2011-11-16 佳能株式会社 发光器件
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
CA2585190A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
WO2006051996A1 (en) * 2004-11-11 2006-05-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101066489B1 (ko) * 2004-11-12 2011-09-21 엘지디스플레이 주식회사 폴리형 박막 트랜지스터 기판 및 그 제조 방법
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) 2005-01-28 2015-10-21 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
US8247802B2 (en) * 2005-04-28 2012-08-21 Semiconductor Energy Laboratory Co., Ltd. Memory element and semiconductor device
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
EP1917656B1 (en) * 2005-07-29 2016-08-24 Semiconductor Energy Laboratory Co., Ltd. Display device and driving method thereof
JP2007042172A (ja) 2005-08-01 2007-02-15 Sony Corp 半導体メモリ装置
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
EP1998373A3 (en) 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP4940144B2 (ja) * 2005-10-17 2012-05-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR20090130089A (ko) 2005-11-15 2009-12-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 다이오드 및 액티브 매트릭스 표시장치
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
JP5015473B2 (ja) 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタアレイ及びその製法
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
US8008137B2 (en) * 2006-03-15 2011-08-30 Marvell World Trade Ltd. Method for fabricating 1T-DRAM on bulk silicon
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
JP2010034091A (ja) * 2006-11-27 2010-02-12 Iwate Univ 有機複合電子素子及びその製造方法、及び該有機複合電子素子を用いる有機半導体メモリ
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5042077B2 (ja) 2007-04-06 2012-10-03 株式会社半導体エネルギー研究所 表示装置
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
JP2008276858A (ja) 2007-04-27 2008-11-13 Spansion Llc 不揮発性記憶装置及びそのバイアス制御方法
US20080266925A1 (en) 2007-04-30 2008-10-30 International Business Machines Corporation Array Split Across Three-Dimensional Interconnected Chips
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8354674B2 (en) * 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
US8232598B2 (en) 2007-09-20 2012-07-31 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
US8044464B2 (en) 2007-09-21 2011-10-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2009060922A1 (en) * 2007-11-05 2009-05-14 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor and display device having the thin film transistor
TW200921226A (en) 2007-11-06 2009-05-16 Wintek Corp Panel structure and manufacture method thereof
JP5430846B2 (ja) * 2007-12-03 2014-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5366517B2 (ja) 2007-12-03 2013-12-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5215158B2 (ja) * 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP2009152407A (ja) * 2007-12-20 2009-07-09 Toshiba Corp 半導体記憶装置
EP2234160B1 (en) 2007-12-26 2014-02-26 Panasonic Corporation Nonvolatile semiconductor storage device and method for manufacturing the same
US7746680B2 (en) 2007-12-27 2010-06-29 Sandisk 3D, Llc Three dimensional hexagonal matrix memory array
US7768016B2 (en) * 2008-02-11 2010-08-03 Qimonda Ag Carbon diode array for resistivity changing memories
JP4709868B2 (ja) * 2008-03-17 2011-06-29 株式会社東芝 半導体記憶装置
JP5253872B2 (ja) * 2008-04-17 2013-07-31 株式会社東芝 半導体集積回路装置
JP5305731B2 (ja) * 2008-05-12 2013-10-02 キヤノン株式会社 半導体素子の閾値電圧の制御方法
JP2010003910A (ja) 2008-06-20 2010-01-07 Toshiba Mobile Display Co Ltd 表示素子
JP5085446B2 (ja) 2008-07-14 2012-11-28 株式会社東芝 三次元メモリデバイス
JP2010034109A (ja) * 2008-07-25 2010-02-12 Toshiba Corp 不揮発性半導体記憶装置
US8044448B2 (en) 2008-07-25 2011-10-25 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
JP5322533B2 (ja) 2008-08-13 2013-10-23 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR20100052597A (ko) 2008-11-11 2010-05-20 삼성전자주식회사 수직형 반도체 장치
JP5781720B2 (ja) * 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
KR101048965B1 (ko) * 2009-01-22 2011-07-12 삼성모바일디스플레이주식회사 유기 전계발광 표시장치
US8492756B2 (en) * 2009-01-23 2013-07-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8247276B2 (en) * 2009-02-20 2012-08-21 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, method for manufacturing the same, and semiconductor device
CN101599437B (zh) * 2009-07-23 2011-07-27 复旦大学 薄膜晶体管的制备方法
KR101065407B1 (ko) 2009-08-25 2011-09-16 삼성모바일디스플레이주식회사 유기 발광 표시 장치 및 그 제조 방법
WO2011048929A1 (en) 2009-10-21 2011-04-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN102723364B (zh) 2009-10-21 2015-02-25 株式会社半导体能源研究所 半导体器件
KR20240042253A (ko) 2009-10-29 2024-04-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
EP2494597A4 (en) 2009-10-30 2015-03-18 Semiconductor Energy Lab SEMICONDUCTOR COMPONENT
CN105070717B (zh) 2009-10-30 2019-01-01 株式会社半导体能源研究所 半导体装置
KR101669476B1 (ko) 2009-10-30 2016-10-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 논리 회로 및 반도체 장치
WO2011062029A1 (en) 2009-11-18 2011-05-26 Semiconductor Energy Laboratory Co., Ltd. Memory device
KR101813460B1 (ko) 2009-12-18 2017-12-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101434948B1 (ko) 2009-12-25 2014-08-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101866734B1 (ko) 2009-12-25 2018-06-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2012002186A1 (en) 2010-07-02 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI539453B (zh) * 2010-09-14 2016-06-21 半導體能源研究所股份有限公司 記憶體裝置和半導體裝置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1574063A (zh) * 2003-05-29 2005-02-02 三星电子株式会社 具有可选择连接的分段位线元件的存储器件及其驱动方法
WO2006080478A1 (en) * 2005-01-28 2006-08-03 Semiconductor Energy Laboratory Co., Ltd. Memory device, semiconductor device, and driving method thereof

Also Published As

Publication number Publication date
JP2023016910A (ja) 2023-02-02
KR20190035665A (ko) 2019-04-03
JP2016213493A (ja) 2016-12-15
US20250014615A1 (en) 2025-01-09
CN102436846A (zh) 2012-05-02
KR20230152617A (ko) 2023-11-03
US12040042B2 (en) 2024-07-16
US10665270B2 (en) 2020-05-26
CN106356086A (zh) 2017-01-25
JP5980973B2 (ja) 2016-08-31
JP6262812B2 (ja) 2018-01-17
JP2015144279A (ja) 2015-08-06
KR20210128989A (ko) 2021-10-27
TWI539453B (zh) 2016-06-21
TW201628000A (zh) 2016-08-01
US20230169998A1 (en) 2023-06-01
US20190214058A1 (en) 2019-07-11
KR20250152533A (ko) 2025-10-23
JP2024057064A (ja) 2024-04-23
US10236033B2 (en) 2019-03-19
CN106356086B (zh) 2020-07-03
KR20220162663A (ko) 2022-12-08
JP7568804B2 (ja) 2024-10-16
KR102104421B1 (ko) 2020-04-24
US9007812B2 (en) 2015-04-14
US9299393B2 (en) 2016-03-29
JP7447228B2 (ja) 2024-03-11
JP7186814B2 (ja) 2022-12-09
KR102824894B1 (ko) 2025-06-25
JP2012256822A (ja) 2012-12-27
US20200342915A1 (en) 2020-10-29
US20160203849A1 (en) 2016-07-14
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