CN102402491A

CN102402491A - 电子装置、经由至少一总线来存取多个芯片的控制器以及经由至少一总线以存取多个芯片的方法

Info

Publication number: CN102402491A
Application number: CN2010102890796A
Authority: CN
Inventors: 庄海峰
Original assignee: Jmicron Tech Corp
Current assignee: Jmicron Tech Corp
Priority date: 2010-09-13
Filing date: 2010-09-13
Publication date: 2012-04-04

Abstract

一电子装置包含有多个芯片、至少一总线以及一控制器，其中该多个芯片包含有一第一芯片以及一第二芯片，该总线包含有多条数据线，且该控制器经由该总线耦接于该多个芯片，并用来存取该多个芯片。该控制器依据一外部数据欲写入至该多个芯片中哪一芯片的信息来决定该外部数据通过该多条数据线传送时的一数据传输配置，其中该数据传输配置为该外部数据的多个位在该多条数据线上的排列顺序，且对应该第一芯片的一第一数据传输配置异于对应该第二芯片的一第二数据传输配置。

Description

电子装置、经由至少一总线来存取多个芯片的控制器以及经由至少一总线以存取多个芯片的方法

【技术领域】

本发明是有关于一种电子储存装置，尤指一种具有多种数据传输配置的电子装置、经由至少一总线来存取多个芯片的控制器以及经由至少一总线以存取多个芯片的方法。

【背景技术】

在传统的闪存中，闪存控制器通过总线同时传送命令信号、地址信号以及所需储存的数据至闪存芯片中，并对闪存芯片进行存取，然而，因为总线需要同时传送命令信号、地址信号以及所需储存的数据，故总线中的多条数据线并无法随意交换所需传送的信号。详细来说，请参考图1，图1为现有闪存控制器102通过一总线103连接至多个闪存芯片104、106的示意图。如图1所示，闪存控制器102的接脚D₀～D₇必需要分别连接至闪存芯片104、106的接脚D₀～D₇，闪存芯片104、106才能正确地接收来自闪存控制器102的信号，而不能够将总线103中的数据线随意交换连接(例如将闪存控制器102的接脚D₀连接至闪存芯片104的接脚D₄，并将闪存控制器102的接脚D₄连接至闪存芯片104的接脚D₀…等等)。如此一来，因为闪存控制器102的接脚D₀～D₇与闪存芯片104、106的接脚D₀～D₇必需确实一一对应连接，会造成在电路板布局上的不便，亦即可能需要使用较多层的电路板或是在电路板上需要较多的接孔(via hole)以及复杂的绕线，造成设计与制造上成本的增加。

【发明内容】

因此，本发明的目的之一在于提供一种具有多种数据传输配置的电子装置、经由至少一总线来存取多个芯片的控制器以及经由至少一总线以存取多个芯片的方法，其可以有效地降低电路板布局上的复杂度，并降低电路板在设计与制造上的成本，以解决上述的问题。

依据本发明的一实施例，一电子装置包含有多个芯片、至少一总线以及一控制器，其中该多个芯片包含有一第一芯片以及一第二芯片，该总线包含有多条数据线，且该控制器经由该总线耦接于该多个芯片，并用来存取该多个芯片。该控制器依据一外部数据欲写入至该多个芯片中哪一芯片的信息来决定该外部数据通过该多条数据线传送时的一数据传输配置，其中该数据传输配置为该外部数据的多个位在该多条数据线上的排列顺序，且对应该第一芯片的一第一数据传输配置异于对应该第二芯片的一第二数据传输配置。

依据本发明的另一实施例，其揭露一种经由至少一总线来存取多个芯片的控制器，其中该总线包含有多条数据线，且该控制器包含有一储存单元以及一微处理器。该储存单元用来储存对应至多个芯片的多种数据传输配置，其中该多个数据传输配置中每一数据传输配置为一外部数据的多个位在该多条数据线上的排列顺序；该微处理器用来存取该多个芯片，并依据该外部数据欲写入至该多个芯片中哪一芯片的信息来自该多种数据传输配置中选择其一，并据以将该外部数据传送至所欲写入的芯片。

依据本发明的另一实施例，其揭露一种经由至少一总线以存取多个芯片的方法，其中该多个芯片包含有一第一芯片以及一第二芯片，且该总线包含有多条数据线，该方法包含有：接收一外部数据；以及依据该外部数据欲写入至该多个芯片中哪一芯片的信息来决定该外部数据通过该多条数据线传送时的一数据传输配置，其中该数据传输配置为该外部数据的多个位在该多条数据线上的排列顺序，以及对应该第一芯片的一第一数据传输配置异于对应该第二芯片的一第二数据传输配置。

【附图说明】

图1为现有闪存控制器通过一总线连接至多个闪存芯片的示意图。

图2为依据本发明一实施例的快闪存储装置的示意图。

图3为图2所示的闪存控制器、多个数据总线以及闪存芯片组的示意图。

图4为图3所示的闪存控制器、总线228_1以及闪存芯片230_1、230_2的示意图。

图5为依据本发明一实施例的一种经由至少一总线以存取多个芯片的方法的流程图。

【主要组件符号说明】

102、226	闪存控制器
		103	总线
104、106、230_1～230_8	闪存芯片
		200	快闪存储装置
210	接口电路
		221	实体层处理装置
222	接口控制器
		223	本地总线
224	内存
		225	处理器
228_1～228_4	总线
		230	闪存芯片组
310	微处理器
		320	储存单元

[0014]

330	数据总线输入输出单元
		500、502	步骤

【具体实施方式】

请参考图2，图2为依据本发明一实施例的快闪存储装置200的示意图。如图2所示，快闪存储装置200包含有一接口电路210、一实体层(physicallayer)处理装置221、一接口控制器222、一本地总线223、一内存224、一处理器225以及一闪存控制器226、多个数据总线228以及一内存芯片组(在本实施例中以闪存芯片组230为例)，其中接口电路210可以为串行先进技术附加装置(Serial Advanced Technology Attachment，SATA)接口、通用串行总线(Universal Serial Bus，USB)接口或是外围组件互连(Peripheral Component Interconnect Express，PCIE)接口其中之一，也可以是结合USB以及SATA接口，或是USB、SATA以及PCIE接口的任意组合；此外，实体层处理装置221可以依据接口电路的规格而采用SATA、USB或是PCIE实体层处理装置，或是USB、SATA以及PCIE实体层处理装置的任意组合；且接口控制器222亦可以依据接口电路的规格而采用SATA、USB或是PCIE接口控制器，或是USB、SATA以及PCIE接口控制器的任意组合；快闪存储装置200可为一可携式存储装置，且可以与一计算机主机240中的接口插座250连结。

请参考图3，图3为依据本发明一实施例的闪存控制器226、多个数据总线228以及闪存芯片组230的示意图。如图3所示，闪存控制器226包含有一微处理器310、一储存单元320以及一数据总线输入输出单元330，且闪存控制器226通过数据总线228_1～228_4分别连接至闪存芯片230_1～230_8。此外，每一个数据总线228_1～228_4均包含有多条数据线(于本实施例中，每一个数据总线228_1～228_4包含有8条数据线L₁～L₈)，且储存单元320用来储存对应至闪存芯片230_1～230_8的多种数据传输配置，其中该多个数据传输配置中每一数据传输配置为一外部数据的多个位在多条数据线上的排列顺序。举例来说，闪存芯片230_1对应至一第一数据传输配置，其中来自主机240的数据D₀～D₇分别通过8条数据线L₁～L₈传送至闪存芯片230_1；此外，闪存芯片230_2对应至一第二数据传输配置，其中来自主机240的数据D₀～D₇分别通过8条数据线L₈、L₇、L₆、L₅、L₄、L₃、L₂、L₁传送至闪存芯片230_2…等等。

举例详细说明图3所示的闪存控制器226、总线228_1以及闪存芯片230_1、230_2及相关的操作流程，请参考图4，微处理器310首先会接收来自主机240的一外部数据，并依据该外部数据欲写入至多个闪存芯片230_1～230_8中哪一芯片的信息来决定该外部数据通过多条数据线L₁～L₈传送时的一数据传输配置。假设该外部数据欲写入图4所示的闪存芯片230_1，则微处理器310自储存单元320中选择对应于闪存芯片230_1的一第一数据传输配置，并据以控制数据总线输入输出单元330以将该外部数据中的位D₀～D₇依序通过数据线L₁～L₈传送至闪存芯片230_1；另一方面，假设该外部数据欲写入闪存芯片230_2，则微处理器310自储存单元320中选择对应于闪存芯片230_2的一第二数据传输配置，并据以控制数据总线输入输出单元330以将该外部数据中的位D₀～D₇依序通过数据线L₈～L₁传送至闪存芯片230_1。如上所述，因为闪存芯片230_1与230_2并不需要经由相同的数据线来接收相同的数据(例如闪存芯片230_1自数据线L₁接收该外部数据的位D₀，而闪存芯片230_2却可以自数据线L₈接收该外部数据的位D₀)，且数据总线输入输出单元330可以动态地切换该外部数据的位D₀～D₇分别由哪一条数据线传送至闪存芯片中，如此一来，闪存芯片230_1与230_2与闪存控制器226的间的电路布局会比较有弹性，而设计者也可以有效率地降低电路板布局上的复杂度，并降低电路板在设计与制造上的成本。

需注意的是，再图2至图4的实施例中，以快闪存储装置来作为说明，然而，本发明并不以此为限。于本发明的其它实施例中，快闪存储装置200可以为其它任何形式的储存装置，且闪存芯片230_1～230_8亦可以为其它的储存芯片，特别是针对储存装置中的数据总线并非单纯传送数据信号的情形(例如数据总线会同时传送命令信号、地址信号以及所需储存的数据至储存芯片中)，本发明可确实降低电路板布局上的复杂度。而上述这些设计上的变化均应隶属于本发明的范畴。

请参考图5，图5为依据本发明一实施例的一种经由至少一总线以存取多个芯片的方法的流程图，其中该多个芯片包含有一第一芯片以及一第二芯片，且该总线包含有多条数据线。参考图5，流程叙述如下：

步骤500：接收一外部数据。

步骤502：依据该外部数据欲写入至该多个芯片中哪一芯片的信息来决定该外部数据通过该多条数据线传送时的一数据传输配置，其中该数据传输配置为该外部数据的多个位在该多条数据线上的排列顺序，以及对应该第一芯片的一第一数据传输配置异于对应该第二芯片的一第二数据传输配置。

简要归纳本发明，于本发明的电子装置、经由至少一总线来存取多个芯片的控制器以及经由至少一总线以存取多个芯片的方法中，依据一外部数据欲写入至多个芯片中哪一芯片的信息来决定该外部数据通过该总线的多条数据线传送时的一数据传输配置。如此一来，便可以增加电路板上布局的弹性，以降低电路板在设计与制造上的成本。

以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims

1.一种电子装置，包含有：

多个芯片，包含有一第一芯片以及一第二芯片；

至少一总线，其中该总线包含有多条数据线；以及

一控制器，经由该总线耦接于该多个芯片，用来存取该多个芯片，并依据一外部数据欲写入至该多个芯片中哪一芯片的信息来决定该外部数据通过该多条数据线传送时的一数据传输配置，其中该数据传输配置为该外部数据的多个位在该多条数据线上的排列顺序，以及对应该第一芯片的一第一数据传输配置异于对应该第二芯片的一第二数据传输配置。

2.根据权利要求1所述的电子装置，其特征在于，该多个芯片中每一芯片为一内存芯片，以及该控制器为一内存控制器。

3.根据权利要求2所述的电子装置，其特征在于，该内存芯片为一闪存(Flash Memory)芯片。

4.根据权利要求1所述的储存装置，其特征在于，该控制器通过查表的方式来决定该数据传输配置。

5.一种经由至少一总线来存取多个芯片的控制器，该总线包含有多条数据线，该控制器包含有：

一储存单元，用来储存对应至多个芯片的多种数据传输配置，其中该多个数据传输配置中每一数据传输配置为一外部数据的多个位在该多条数据线上的排列顺序；以及

一微处理器，用来存取该多个芯片，并依据该外部数据欲写入至该多个芯片中哪一芯片的信息来自该多种数据传输配置中选择其一，并据以将该外部数据传送至所欲写入的芯片。

6.根据权利要求5所述的控制器，其特征在于，该多个芯片中每一芯片为一内存芯片，以及该控制器为一内存控制器。

7.根据权利要求6所述的控制器，其特征在于，该内存芯片为一闪存(Flash Memory)芯片。

8.根据权利要求5所述的控制器，其特征在于，该多种数据传输配置具有至少两种不同的数据传输配置，其分别对应至该多个芯片中的不同芯片。

9.一种经由至少一总线以存取多个芯片的方法，其中该多个芯片包含有一第一芯片以及一第二芯片，且该总线包含有多条数据线，该方法包含有：

接收一外部数据；以及

依据该外部数据欲写入至该多个芯片中哪一芯片的信息来决定该外部数据通过该多条数据线传送时的一数据传输配置，其中该数据传输配置为该外部数据的多个位在该多条数据线上的排列顺序，以及对应该第一芯片的一第一数据传输配置异于对应该第二芯片的一第二数据传输配置。

10.根据权利要求9所述的方法，其特征在于，该多个芯片中每一芯片为一内存芯片，以及该控制器为一内存控制器。

11.根据权利要求10所述的方法，其特征在于，该内存芯片为一闪存(Flash Memory)芯片。

12.根据权利要求9所述的方法，其特征在于，决定该外部数据通过该多条数据线传送时的该数据传输配置的步骤包含有：

通过查表的方式来决定该数据传输配置。