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CN102214437A - 反相器电路和显示设备 - Google Patents

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CN102214437A
CN102214437A CN2011100741522A CN201110074152A CN102214437A CN 102214437 A CN102214437 A CN 102214437A CN 2011100741522 A CN2011100741522 A CN 2011100741522A CN 201110074152 A CN201110074152 A CN 201110074152A CN 102214437 A CN102214437 A CN 102214437A
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CN
China
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transistor
voltage
capacitive element
input end
wire
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CN2011100741522A
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English (en)
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山本哲郎
内野胜秀
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Sony Corp
Original Assignee
Sony Corp
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Abstract

一种反相器电路，包括：连接在第一和第二电压线之间的第一和第二晶体管；第五晶体管，使其漏极连接到第五电压线以及源极连接到第二晶体管的栅极；在第五晶体管的栅极和源极之间的第一电容性元件；在第一输入端和第五晶体管的源极之间的第二电容性元件；以及在第二输入端和第五晶体管的源极之间的第三电容性元件。输入第一输入端的第一脉冲信号具有比输入第二输入端的第二脉冲信号更靠前的相位。在第五晶体管的栅极和第一电压线连接时，切换第二脉冲信号。在第五晶体管的栅极和第一电压线不连接时，切换第一脉冲信号。

Description

反相器电路和显示设备
技术领域
本发明涉及适于应用于例如使用有机EL(电致发光)元件的显示设备的反相器电路。本发明还涉及提供有上述反相器电路的显示设备。
背景技术
近年来，在显示图像的显示设备的领域中，已经开发了使用电流驱动型的光学元件(例如，有机EL元件)作为像素的发光元件的显示设备，其商业化正在进行，该电流驱动型的光学元件的发光亮度根据流动电流的值而改变。与液晶设备等相反，有机EL元件是自发光元件。因此，在使用有机EL元件的显示设备(有机EL显示设备)中，通过控制在有机EL元件中流动的电流值而实现色彩的梯度。
作为有机EL显示设备中的驱动系统，像液晶显示器，存在简单(无源)矩阵系统和有源矩阵系统。前者结构简单，但是例如具有难以实现大的和高分辨率显示设备的缺点。因此，目前，有源矩阵系统的开发是活跃的。在该系统中，通过驱动晶体管控制为每个像素安排的发光元件中流动的电流。
在上述驱动晶体管中，存在这样的情况，其中阈值电压Vth或迁移率μ随着时间改变，或由于生成工艺中的变化导致逐个像素改变。当阈值电压Vth或迁移率μ逐个像素改变时，驱动晶体管中流动的电流值逐个像素改变，因此即使在相同电压施加到驱动晶体管的栅极时，有机EL元件的发光亮度也变化，并且削弱屏幕的一致性。因此，已经开发了这样的显示设备，其中并入用于处理阈值电压Vth或迁移率μ中的变化的校正功能(例如，见日本未审专利审查公开No.2008-083272)。
通过为每个像素提供的像素电路执行用于处理阈值电压Vth或迁移率μ中的改变的校正。例如，如图27中所示，该像素电路包括：驱动晶体管Tr100，其控制有机EL元件111中流动的电流；写入晶体管Tr200，其将信号线DTL的电压写入驱动晶体管Tr100；以及保持电容器Cs，因此，像素电路具有2Tr1C电路配置。驱动晶体管Tr100和写入晶体管Tr200每个由例如n沟道MOS薄膜晶体管(TFT)形成。
图26图示施加到像素电路的电压的波形的示例以及驱动晶体管Tr100的栅极电压Vg和源极电压Vs的每个中的改变的示例。在图26的部分(A)中，图示了信号电压Vsig和偏置电压Vofs施加到信号线DTL的状态。在图26的部分(B)中，图示了用于导通写入晶体管Tr200的电压Vdd和用于截止写入晶体管Tr200的电压Vss施加到写入线WSL的状态。在图26的部分(C)中，图示了高电压VccH和低电压VccL施加到电源线PSL的状态。此外，在图26的部分(D)和(E)中，图示了驱动晶体管Tr100的栅极电压Vg和源极电压Vs响应于电压施加到电源线PSL、信号线DTL和写入线WSL而随着时间改变的状态。
从图26发现在1H内WS脉冲P施加到写入线WSL两次，通过第一WS脉冲P执行阈值校正，并且通过第二WS脉冲P执行迁移率校正和信号写入。换句话说，在图26中，WS脉冲P不仅用于信号写入，而且用于驱动晶体管Tr100的阈值校正和迁移率校正。
发明内容
顺带提及，在采用有源矩阵系统的显示设备中，驱动信号线DTL的水平驱动电路(未示出)和顺序选择每个像素113的写入扫描电路(未示出)的每个被配置为基本上包括移位电阻器(未示出)，并且具有用于对应于像素113的每列或每行的每级的缓冲器电路(未示出)。例如，典型地配置写入扫描电路内的缓冲器电路，使得两个反相器电路串联连接。这里，如图28所示，例如反相器电路具有两个NMOS(n沟道MOS)晶体管T1和T2。输入电压Vin施加到NMOS晶体管T1的栅极，源极连接到负侧电压线LL，并且漏极连接到T2的源极和输出。另一方面，NMOS晶体管T2处于栅极和漏极连接的二极管连接中，并且源极连接到NMOS晶体管T1的漏极和输出，并且栅极和漏极连接到正侧电压线LH。因此，NMOS晶体管T2具有作为负载电阻的功能。在反相器电路200中，从NMOS晶体管T1和NMOS晶体管T2之间的连接节点输出输出电压Vout。
图29图示图28中的反相器电路200的脉冲定时。下面将描述反相器电路200的操作。首先，当输入电压Vin为高电压(Vdd)时，NMOS晶体管T1导通。此时，NMOS晶体管T2处于如上所述的二极管连接，并且栅极电压和漏极电压都为Vdd。因此，如图30所示，直通电流Id流过NMOS晶体管T1和T2，并且输出Vss+ΔV的电压。随后，如图31所示，当低电压(Vss)输入到输入电压Vin时，NMOS晶体管T1的栅极和源极之间的电压Vgs变为0V。因此，在NMOS晶体管T1的阈值电压Vth为正的情况下，NMOS晶体管T1截止。此时，NMOS晶体管T2处于如上所述的二极管连接，因此反相器电路200的输出增加，导致Vdd-Vth的电势，其为正侧电压线LH上的电压Vdd和NMOS晶体管T2的阈值电压Vth之间的差(图31)。
以此方式，在现有技术的反相器电路200中，可以获得关于输入反相的输出，但是对于低输入(Vss)，输出电压变为Vdd-Vth，并且包括NMOS晶体管T2的阈值中的变化。因此，例如在反相器电路200应用于写入扫描电路中的情况下，存在这样的缺点：在各像素电路112之间，出现像素电路112中的驱动晶体管Tr100的阈值校正和迁移率校正方面的变化，并且这样的变化导致亮度的变化。此外，对于高输入(Vdd)，NMOS晶体管T2用作如上所述的负载电阻，因此直通电流从正侧电压线LH流到负侧电压线LL。结果，存在功耗增加这样的缺点。
因此，为了处理这些缺点，如图32所示的反相器电路300是可以想到的。反相器电路300包括输出级中的晶体管T1和T2之间的输出端OUT和输入端IN、电容性元件C1和C2以及晶体管T3。在反相器电路300中，几乎没有晶体管T1和晶体管T2同时导通的时段。因此，直通电流难以流过，并且能够将功耗抑制到低水平。此外，响应于输入电压Vin的下降，输出电压Vout变为高电压线VH1侧的电压，并且响应于输入电压Vin的上升，输出电压Vout变为低电压线LL侧的电压。因此，在输出电压Vout中没有变化，并且能够减少各像素之间的亮度的变化。
此外，例如如图33中的反相器400所示，可以想到在反相器电路300中的输出级中的晶体管T1和T2和电容性元件C1和C2之间进一步提供晶体管T4和T5。在该反相器电路400中，晶体管T4和T5插入在电容性元件C1和C2与输出端OUT之间，并且电容性元件C1和C2不直接连接到输出端OUT。因此，输入晶体管T5的栅极和源极的耦合量ΔVx不受输出级的寄生电容(未示出)影响，因此允许增加晶体管T5的栅极和源极之间的电压。结果，可以使得反相器电路400更快。
接着，将考虑这样的情况，其中在图33所示的反相器400中，新插入的晶体管T5的晶体管特性(具体为阈值电压)变化。当输入电压Vin从高变为低时，在晶体管T5的栅极和源极之间的电压中出现差值，从而晶体管T5导通。此时，晶体管T5的栅极和源极之间的电压变为ΔV1-ΔV2的值，如图33所示。晶体管T5在导通时工作在饱和区，因此由于该ΔV1-ΔV2的值在晶体管T5中电流流过，并且晶体管T2的栅极电压上升。此时，流过晶体管T5的电流Ids变为下面的值。在下面的表达式中，k是由晶体管大小和工艺确定的常数。μ是迁移率，并且Vth5是晶体管T5的阈值电压。
Ids＝ku(ΔV1-ΔV2-Vth5)2
如从上述表达式明显的，Ids受晶体管T5的阈值电压Vth5的影响。因此，当在晶体管T5的阈值电压Vth5中出现变化时，在Ids的值中也出现变化，变化了晶体管T2的栅极电压的上升速度。因此，因为晶体管T5的阈值电压Vth5的变化，输出电压Vout的速度(瞬时的)出现变化。结果，使用输出电压Vout作为控制脉冲的晶体管的导通时间出现变化，导致如显示图像中的线和不均匀的缺陷。
这里，阈值电压Vth5的变化不仅由TFT的初始变化导致，而且由老化劣化导致。因此，进行努力来处理阈值电压Vth5的变化是必要的。
考虑以上，期望提供一种能够在抑制功耗的同时抑制由晶体管的阈值电压的变化导致的输出电压的变化的反相器电路、以及提供有该反相器电路的显示设备。
根据本发明实施例，提供了一种第一反相器电路，包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和第六晶体管，其每个具有相同传导类型的沟道；第一电容性元件、第二电容性元件和第三电容性元件；以及第一输入端、第二输入端和输出端。第一晶体管响应于第一输入端的电压和第一电压线的电压之间的电势差或与其对应的电势差，在输出端和第一电压线之间进行或断开电连接。第二晶体管响应于第一端的电压和输出端的电压之间的电势差或与其对应的电势差，在第二电压线和输出端之间进行或断开电连接，所述第一端是第五晶体管的源极或漏极。第三晶体管响应于第一输入端的电压和第三电压线的电压之间的电势差或与其对应的电势差，在第五晶体管的栅极和第三电压线之间进行或断开电连接。第四晶体管响应于第二输入端的电压和第四电压线的电压之间的电势差或与其对应的电势差，在所述第一端和第四电压线之间进行或断开电连接。第五晶体管响应于第一电容性元件的各端之间的电压或与其对应的电压，在第五电压线和所述第一端之间进行或断开电连接。第六晶体管响应于第二输入端的电压和第六电压线的电压之间的电势差或与其对应的电势差，在第五晶体管的栅极和第六电压线之间进行或断开电连接。第一和第二电容性元件串联插入在第一输入端和第五晶体管的栅极之间。第一和第二电容性元件之间的电连接点电连接到所述第一端。第三电容性元件插入在所述第一端和第四晶体管的栅极之间。
根据本发明另一实施例，提供了一种第一显示设备，包括：显示部分，其包括按照行排列的多条扫描线、按照列排列的多条信号线和按照行和列排列的多个像素；以及驱动部分，其驱动每个像素。驱动部分包括多个反相器电路，每个反相器电路为每条扫描线提供。每个反相器电路包括与上面描述的第一反相器电路的那些元件相同的元件。
根据本发明另一实施例，提供了一种第二反相器电路，包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和第六晶体管，其每个具有相同传导类型的沟道；第一电容性元件、第二电容性元件和第三电容性元件；以及第一输入端、第二输入端和输出端。第一晶体管的栅极电连接到第一输入端，第一晶体管的漏极和源极中的一端电连接到第一电压线，并且第一晶体管的另一端电连接到输出端。第二晶体管的漏极和源极中的一端电连接到第二电压线，并且第二晶体管的另一端电连接到输出端。第三晶体管的栅极电连接到第一输入端，第三晶体管的漏极和源极中的一端电连接到第三电压线，并且第三晶体管的另一端电连接到第五晶体管的栅极。第四晶体管的栅极电连接到第二输入端，第四晶体管的漏极和源极中的一端电连接到第四电压线，并且第四晶体管的另一端电连接到第二晶体管的栅极。第五晶体管的漏极和源极中的一端电连接到第五电压线，并且第五晶体管的另一端电连接到第二晶体管的栅极。第六晶体管的栅极电连接到第二输入端，第六晶体管的漏极和源极中的一端电连接到第六电压线，并且第六晶体管的另一端电连接到第五晶体管的栅极。第一和第二电容性元件串联插入在第一输入端和第五晶体管的栅极之间。第一和第二电容性元件之间的电连接点电连接到第二晶体管的栅极。第三电容性元件插入在第二晶体管的栅极和第四晶体管的栅极之间。
根据本发明另一实施例，提供了一种第二显示设备，包括：显示部分，其包括按照行排列的多条扫描线、按照列排列的多条信号线和按照行和列排列的多个像素；以及驱动部分，其驱动每个像素。驱动部分包括多个反相器电路，每个反相器电路为每条扫描线提供。每个反相器电路包括与上面描述的第二反相器电路的那些元件相同的元件。
在根据本发明上述实施例的第一和第二反相器电路以及第一和第二显示设备中，在第一输入端和第一电压线以及第三电压线之间，分别提供第一晶体管和第三晶体管。此外，在第二输入端和第四电压线以及第六电压线之间，提供第四晶体管和第六晶体管。另一方面，在第二电压线和输出端之间提供第二晶体管，并且在第五电压线和第二晶体管的栅极之间提供第五晶体管。此外，在第一输入端和第五晶体管的栅极之间，串联插入第一电容性元件和第二电容性元件，并且在第一电容性元件和第二电容性元件的连接点与第四晶体管的栅极之间，提供第三电容性元件。此外，第一电容性元件和第二电容性元件之间的连接点连接到第二晶体管的栅极。这里，例如，通过将脉冲信号施加到第二输入端，该脉冲信号在相位上比输入第一输入端的脉冲信号更靠前，当第一输入端的电压从高变为低时，从第五晶体管的栅极和源极之间的电压移除了第五晶体管的阈值电压的影响。因此，随后当在第五晶体管导通后电流在第五晶体管中流过时，还从其电流值移除了第五晶体管的阈值电压的影响。
根据本发明另一实施例，提供了一种第三反相器电路，包括：第一晶体管、第二晶体管、第三晶体管和第四晶体管，其每个具有相同传导类型的沟道；第一电容性元件、第二电容性元件和第三电容性元件；以及第一输入端、第二输入端和输出端。第一晶体管响应于第二输入端的电压和第一电压线的电压之间的电势差或与其对应的电势差，在输出端和第一电压线之间进行或断开电连接。第二晶体管响应于第二晶体管的栅极电压和输出端的电压之间的电势差或与其对应的电势差，在第二电压线和输出端之间进行或断开电连接。第三晶体管响应于第一输入端的电压和第三电压线的电压之间的电势差或与其对应的电势差，在第二晶体管的栅极和第三电压线之间进行或断开电连接。第四晶体管响应于第二输入端的电压和第四电压线的电压之间的电势差或与其对应的电势差，在第二晶体管的栅极和第四电压线之间进行或断开电连接。第一和第二电容性元件串联插入在第一输入端和第二晶体管的栅极之间。第一和第二电容性元件之间的电连接点电连接到输出端。第三电容性元件插入在第二输入端和输出端之间。
根据本发明另一实施例，提供了一种第三显示设备，包括：显示部分，其包括按照行排列的多条扫描线、按照列排列的多条信号线和按照行和列排列的多个像素；以及驱动部分，其驱动每个像素。驱动部分包括多个反相器电路，每个反相器电路为每条扫描线提供。每个反相器电路包括与上面描述的第三反相器电路的那些元件相同的元件。
根据本发明另一实施例，提供了一种第四反相器电路，包括：第一晶体管、第二晶体管、第三晶体管和第四晶体管，其每个具有相同传导类型的沟道；第一电容性元件、第二电容性元件和第三电容性元件；以及第一输入端、第二输入端和输出端。第一晶体管的栅极电连接到第二输入端，第一晶体管的漏极和源极中的一端电连接到第一电压线，并且第一晶体管的另一端电连接到输出端。第二晶体管的漏极和源极中的一端电连接到第二电压线，并且第二晶体管的另一端电连接到输出端。第三晶体管的栅极电连接到第一输入端，第三晶体管的漏极和源极中的一端电连接到第三电压线，并且第三晶体管的另一端电连接到第二晶体管的栅极。第四晶体管的栅极电连接到第二输入端，第四晶体管的漏极和源极中的一端电连接到第四电压线，并且第四晶体管的另一端电连接到第二晶体管的栅极。第一和第二电容性元件串联插入在第一输入端和第二晶体管的栅极之间。第一和第二电容性元件之间的电连接点电连接到输出端。第三电容性元件插入在第二输入端和输出端之间。
根据本发明另一实施例，提供了一种第四显示设备，包括：显示部分，其包括按照行排列的多条扫描线、按照列排列的多条信号线和按照行和列排列的多个像素；以及驱动部分，其驱动每个像素。驱动部分包括多个反相器电路，每个反相器电路为每个扫描线提供。每个反相器电路包括与上面描述的第四反相器电路的那些元件相同的元件。
在根据本发明上述实施例的第三和第四反相器电路以及第三和第四显示设备中，在第二输入端和第一电压线以及第四电压线之间，分别提供第一晶体管和第四晶体管。此外，在第一输入端和第三电压线之间，提供第三晶体管。另一方面，在第二电压线和输出端之间提供第二晶体管。此外，在第一输入端和第二晶体管的栅极之间，串联插入第一电容性元件和第二电容性元件，并且在第一电容性元件和第二电容性元件的连接点与第一晶体管的栅极之间，提供第三电容性元件。此外，第一电容性元件和第二电容性元件之间的连接点连接到输出端。这里，例如将脉冲信号施加到第二输入端，该脉冲信号在相位上比输入第一输入端的脉冲信号更靠前，当第一输入端的电压从高变为低时，从第二晶体管的栅极和源极之间的电压移除了第二晶体管的阈值电压的影响。因此，随后当在第二晶体管导通后电流在第二晶体管中流过时，还从其电流值移除了第二晶体管的阈值电压的影响。
根据本发明上述实施例的第一和第二反相器电路以及第一和第二显示设备，几乎没有第一晶体管和第二晶体管同时导通或者第四晶体管和第五晶体管同时导通的时段。这使得可能抑制功耗，因为电流(直通电流)难以经由这些晶体管在各电压线之间流动。此外，当第一输入端的电压从高变为低时，从第五晶体管的栅极和源极之间的电压移除了第五晶体管的阈值电压的影响。结果，当第五晶体管随后导通从而在第五晶体管中流过电流时，还可以从其电流值移除第五晶体管的阈值电压的影响，因此可以减少输出电压的变化。
根据本发明上述实施例的第三和第四反相器电路以及第三和第四显示设备，几乎没有第一晶体管和第二晶体管同时导通的时段。这使得可能抑制功耗，因为电流(直通电流)难以经由这些晶体管在各电压线之间流动。此外，当第一输入端的电压从高变为低时，从第二晶体管的栅极和源极之间的电压移除了第二晶体管的阈值电压的影响。结果，当第二晶体管随后导通从而在第二晶体管中流过电流时，还可以从其电流值移除第二晶体管的阈值电压的影响，因此可以减少输出电压的变化。
本发明的其它和进一步的目的、特征和优点将从以下描述更加全面地表现。
附图说明
图1是图示根据本发明实施例的反相器电路的示例的图；
图2是图示图1中的反相器电路的输入-输出信号波形的示例的波形图；
图3是图示图1中的反相器电路的操作示例的波形图；
图4是用于说明图1中的反相器电路的操作示例的电路图；
图5是接着图4用于说明操作示例的电路图；
图6是接着图5用于说明操作示例的电路图；
图7是接着图6用于说明操作示例的电路图；
图8是接着图7用于说明操作示例的电路图；
图9是接着图8用于说明操作示例的电路图；
图10是接着图8用于说明操作示例的电路图；
图11是接着图9用于说明操作示例的电路图；
图12是接着图10用于说明操作示例的电路图；
图13是接着图11用于说明操作示例的电路图；
图14是图示图1中的反相器电路的第一修改的电路图；
图15是图示图14中的反相器电路的操作示例的波形图；
图16是图示图1中的反相器电路的第二修改的电路图；
图17是图示图16中的反相器电路的操作示例的波形图；
图18是图示图1中的反相器电路的第三修改的电路图；
图19是图示图18中的反相器电路的操作示例的波形图；
图20是图示图1中的反相器电路的第四修改的电路图；
图21是图示图20中的反相器电路的输入-输出信号波形示例的波形图；
图22是图示图1中的反相器电路的第五修改的电路图；
图23是图示图22中的反相器电路的输入-输出信号波形示例的波形图；
图24是作为本实施例中及其修改中的反相器电路的应用示例之一的显示设备的示意性配置图；
图25是图示图24中的写入线驱动电路的示例和像素电路的示例的电路图；
图26是图示图24中的显示设备的操作示例的波形图；
图27是图示现有技术中的显示设备中的像素电路的示例的电路图；
图28是图示现有技术中的反相器电路的示例的电路图；
图29是图示图28中的反相器电路的输入-输出信号波形的示例的波形图；
图30是用于说明图28中的反相器电路的操作示例的电路图；
图31是接着图30用于说明操作示例的电路图；
图32是图示根据参考示例的反相器电路的另一示例的电路图；以及
图33是图示根据另一参考示例的反相器电路的示例的电路图。
具体实施方式
下面将参考附图详细描述本发明的实施例。顺带提及，将按照下面的顺序提供描述。
1.实施例(图1到图13)
2.修改(图14到图23)
3.应用示例(图24到图26)
4.现有技术的描述(图27到图31)
5.参考技术的描述(图32和图33)
<实施例>
[配置]
图1图示根据本发明实施例的反相器电路1的整体配置的示例。反相器电路1从输出端OUT输出脉冲信号(例如，图2的部分(C))，其波形近似为输入到输入端IN的脉冲信号(例如，图2的部分(B))的信号波形的反转。反相器电路1适于形成在无定形硅或无定形氧化半导体上，并且例如具有相同沟道类型的六个晶体管T1到T6。除了六个晶体管T1到T6外，反相器电路1包括三个电容性元件C1到C3、第一输入端IN1、第二输入端IN2和输出端OUT，并且具有6Tr3C配置。
晶体管T1等价于根据本发明实施例的“第一晶体管”的具体示例，晶体管T2等价于根据本发明实施例的“第二晶体管”的具体示例，并且晶体管T3等价于根据本发明实施例的“第三晶体管”的具体示例。此外，晶体管T4等价于根据本发明实施例的“第四晶体管”的具体示例，晶体管T5等价于根据本发明实施例的“第五晶体管”的具体示例，并且晶体管T6等价于根据本发明实施例的“第六晶体管”的具体示例。此外，电容性元件C1等价于根据本发明实施例的“第一电容性元件”的具体示例，电容性元件C2等价于根据本发明实施例的“第二电容性元件”的具体示例，并且电容性元件C3等价于根据本发明实施例的“第三电容性元件”的具体示例。
晶体管T1到T6是相同沟道类型的薄膜晶体管(TFT)，并且例如是n沟道MOS(金属氧化物薄膜半导体)类型的薄膜晶体管(TFT)。晶体管T1例如响应于第一输入端IN1的电压(输入电压Vin1)和低电压线LL的电压之间的电势差(或与其对应的电势差)，在输出端OUT和低电压线LL之间进行或断开电连接。晶体管T1的栅极电连接到第一输入端IN1。晶体管T1的源极或漏极电连接到低电压线LL。在晶体管T1的源极和漏极中，作为不与低电压线LL连接的端子的一个电连接到输出端OUT。晶体管T2响应于不与高电压线LH2连接的端子(端子A)的电压和输出端OUT的电压(输出电压Vout)之间的电势差(或与其对应的电势差)，在高电压线LH1和输出端OUT之间进行或断开电连接。端子A是晶体管T5的源极和漏极之一。晶体管T2的栅极电连接到晶体管T5的端子A。晶体管T2的漏极或源极电连接到输出端OUT，并且在晶体管T2的源极和漏极中，作为不与输出端OUT连接的端子的一个电连接到高电压线LH1。晶体管T3响应于第一输入端IN1的电压(输入电压Vin1)和低电压线LL的电压之间的电势差(或与其对应的电势差)，在晶体管T5的栅极和低电压线LL之间进行或断开电连接。晶体管T3的栅极电连接到第一输入端IN1。晶体管T3的源极或漏极电连接到低电压线LL。晶体管T3的源极电连接到低电压线LL，并且在晶体管T3的源极和漏极中，作为不与低电压线LL连接的端子的一个电连接到晶体管T5的栅极。
晶体管T4响应于第二输入端IN2的电压(输入电压Vin2)和低电压线LL的电压之间的电势差(或与其对应的电势差)，在晶体管T5的端子A和低电压线LL之间进行或断开电连接。晶体管T4的栅极电连接到第二输入端IN2。晶体管T4的源极或漏极电连接到低电压线LL，并且在晶体管T4的源极和漏极中，作为不与低电压线LL连接的端子的一个电连接到晶体管T5的端子A。晶体管T5响应于电容性元件C1的端间电压(晶体管T5的栅极和源极之间的电压)(或与其对应的电势差)，在高电压线LH2和端子A之间进行或断开电连接。晶体管T5的栅极电连接到晶体管T3的源极和漏极中的与低电压线LL不连接的端子。晶体管T5的源极或漏极电连接到高电压线LH2。在晶体管T5的源极和漏极中，作为与高电压线LH2不连接的端子(端子A)的一个电连接到晶体管T2的栅极以及晶体管T4的源极和漏极中的不与低电压线LL连接的端子。晶体管T6响应于第二输入端IN2的电压(输入电压Vin2)和低电压线LL的电压之间的电势差(或与其对应的电势差)，在晶体管T5的栅极和低电压线LL之间进行或断开电连接。晶体管T6的栅极电连接到第二输入端IN2。晶体管T6的源极或漏极电连接到低电压线LL，并且在晶体管T6的源极和漏极中，作为不与低电压线LL连接的端子的一个电连接到晶体管T5的栅极。换句话说，T1、T3、T4和T6连接到相同电压线(低电压线LL)。因此，晶体管T1的低电压线LL侧的端子、晶体管T3的低电压线LL侧的端子、晶体管T4的低电压线LL侧的端子和晶体管T6的低电压线LL侧的端子处于相同电势。
低电压线LL是根据本发明实施例的“第一电压线”、“第三电压线”、“第四电压线”和“第六电压线”的具体示例。高电压线LH1等价于根据本发明实施例的“第二电压线”的具体示例，并且高电压线LH2等价于根据本发明实施例的“第五电压线”的具体示例。
高电压线LH1和LH2连接到输出高于低电压线LL的电压的电压(恒定电压)的电源(未示出)。在驱动反相器电路1时高电压线LH1的电压为Vdd1，并且在驱动反相器电路1时高电压线LH2的电压为Vdd2(≥Vdd1+Vth2)。顺带提及，电压Vth2是晶体管T2的阈值电压。另一方面，低电压线LL连接到输出低于高电压线LH1的电压的电压(恒定电压)的电源(未示出)，并且在驱动反相器电路1时低电压线LL的电压为电压Vss(＜Vdd1)。
电容性元件C1和C2串联插入在第一输入端IN1和晶体管T5的栅极之间。电容性元件C1和电容性元件C2之间的电连接点B电连接到晶体管T5的端子A。电容性元件C1插入在提供晶体管T5的栅极的一侧，并且电容性元件C2插入在第一输入端IN1侧。电容性元件C3插入在晶体管T5的端子A和晶体管T4的栅极之间。电容性元件C1、C2和C3的每个的电容足够大于晶体管T1到T6的寄生电容。期望电容性元件C1、C2和C3的每个的电容满足下面的表达式(1)和(2)。如果电容性元件C1、C2和C3满足下面的表达式(1)和(2)，则当稍后描述的输入电压Vin下降时，晶体管T5的栅极和源极之间的电压可以是其阈值电压Vth5或更高，并且晶体管T5可以处于导通状态。结果，输出电压Vout能够从低转换为高。
C2(Vdd1-Vss)/(C1+C2+C3)＞Vth5...(1)
C3(Vdd1-Vss)/(C1+C2+C3)＞Vth5...(2)
[操作]
接着，将参考图3到图13描述反相器电路1的操作示例。图3是图示反相器电路1的操作示例的波形图。图4到图13是图示反相器电路1的一系列操作的示例的电路图。
首先，当输入电压Vin1和Vin2为高(Vdd1)时，如图4所示，晶体管T1、T3、T4和T5导通，并且晶体管T2和T5的栅极电压和源极电压充电为Vss。此时，电容性元件C2和C3都用电压Vdd-Vss充电。
接着，当输入电压Vin1停留在高(Vdd1)时，当输入电压Vin2从高(Vdd1)变为低(Vss)时(图5)，晶体管T4和T6的栅极电压从Vdd1变为Vss。此时，输入电压Vin2的电压改变量经由电容性元件C3输入晶体管T2的栅极。此刻，晶体管T5的栅极通过晶体管T3充电为Vss，因此其电压保留为Vss(因为输入电压Vin1为高(Vdd1))。
这里，当输入电压Vin2为大电压时，换句话说，当晶体管T4导通时，电流从低电压线LL流出，并且晶体管T4试图将晶体管T2的栅极充电到Vss。此外，当晶体管T5的栅极和源极之间的电压超过晶体管T5的阈值电压时，晶体管T5导通，并且电流从高电压线LH2流出，导致晶体管T2的栅极电压升高。因为晶体管T4的栅极电压从Vdd1下降到Vss，所以晶体管T4的导通电阻逐渐增加，并且将晶体管T5的栅极充电到Vss的瞬变变慢。
最终，当输入电压Vin2从高(Vdd1)变低(Vss)时，在晶体管T5的栅极和源极之间产生电势差ΔV0，如图3到和图5所示。当该电势差大于晶体管T5和T4的阈值电压时，晶体管T5和T4导通，电流从高电压线LH2流到晶体管T5，并且电流从高电压线LH1流到晶体管T4。
这里，晶体管T4和T5在饱和区区中导通，并且它们的栅极电压为Vss，因此，晶体管T2的栅极电压通过晶体管T4和T5逐渐上升。在经过一定时段后，晶体管T5的栅极和源极之间的电压变为反应其中晶体管T4和T5并联连接的合成晶体管的阈值电压Vthx的电压(图6)。
随后，接着输入电压Vin1从高(Vdd1)变低(Vss)。通过类似于上述输入电压Vin2的操作的操作，输入电压Vin1的电压改变量经由电容性元件C2输入晶体管T2的栅极作为电压ΔV。此外，电压ΔV’也经由电容性元件C1输入晶体管T5的栅极(图7)。当输入电压Vin1的值大时，晶体管T3导通，因此试图将晶体管T5的栅极充电到Vss。此外，因为晶体管T4和T5也导通，所以晶体管T5也允许电流从高电压线LH2流出，这导致晶体管T2的栅极电压上升。
这里，从晶体管T2和T5的栅极来看的全部电容将相互比较。到晶体管T2的栅极，电容器C1与电容性元件C2和C3看起来是并联连接，而到晶体管T5的栅极，电容性元件C1和并联连接的电容性元件C2和C3看起来是串联连接。因此，晶体管T5的栅极看起来在电容上小于晶体管T2的栅极。这显示晶体管T2的栅极能够比晶体管T5的栅极更慢地进行瞬变。换句话说，在将晶体管T5和T2的栅极电压充电到Vss所花的时间方面，通过流过图7所示的电流，晶体管T5的栅极快于晶体管T2的栅极。
最终，当输入电压Vin1从高(Vdd1)变低(Vss)时，在晶体管T5的栅极和源极之间，产生ΔV1+Vthx-ΔV2的电势差，如图8所示。当该电势差大于晶体管T5的阈值电压Vth5时，晶体管T5导通，并且电流从高电压线LH2流出。此刻，从高电压线LH2流动的电流Ids是用下面的表达式表示的值。Vthx是基于晶体管T4和晶体管T5的合成晶体管的阈值电压，并且反应晶体管T5的阈值电压Vth5的值，因此，Ids几乎不受晶体管T5的阈值电压Vth5的影响。
Ids＝ku(ΔV1-ΔV2+Vthx-Vth5)2
这里，将考虑电容性元件C2和电容性元件C3的值。期望经由电容性元件C2施加到晶体管T2的栅极的耦合量大于经由电容性元件C3施加的耦合量。原因是经由电容性元件C3的耦合量需要晶体管T5的栅极和源极之间的电压等于或大于晶体管T4和T5的阈值电压，因此可能小于确定反相器的速度的电容性元件C3的耦合量。
在晶体管T5导通时，除了来自晶体管T4的电流，晶体管T2的栅极电压由于晶体管T5的电流上升。此外，用于自举的电容性元件C1连接在晶体管T5的栅极和源极之间，因此晶体管T5的栅极电压以互锁方式随着晶体管T2的栅极电压上升而上升。当晶体管T5的栅极电压变为Vss-Vth3或更多，并且晶体管T2的栅极电压变为Vss-Vth4或更多时，晶体管T3和T4截止，并且每个点的电压只通过来自晶体管T5的电流增加。顺带提及，Vth3是晶体管T3的阈值电压，并且Vth4是晶体管T4的阈值电压。
在经过一定时段后，当晶体管T2的栅极电压变为Vss+Vth2时，晶体管接着导通。这里，Vth2是晶体管T2的阈值电压。通过晶体管T2的导通，晶体管T2允许电流从高压线LH1流出并且作为晶体管T2的源极电压的输出电压开始从Vss上升(图9)。
晶体管T2的栅极电压最终通过晶体管T5增加到高压线LH2的电压。这里，如之前所述，设置高电压线LH2的电压以满足Vdd2≥Vdd1+Vth2。因此，晶体管T2输出作为高电压线LH1的电压的Vdd1作为输出电压Vout(图10)。
随后，此外在经过一定时段后，输入电压Vin2从低(Vss)变高(Vdd1)(图11)。此刻，当输入电压Vin2小于Vss+Vth4和Vss+Vth6时，晶体管T4和晶体管T6截止，因此耦合经由电容性元件C3和C1输入每个点，导致各个电压上升。当输入电压Vin2变为大于Vss+Vth4和Vss+Vth6时，晶体管T4和晶体管T6导通，使得电流流到晶体管T2的栅极和晶体管T5的栅极，如图11所示，从而每个点充电到Vss。这里，与前面相反，晶体管T4的栅极电压从Vss增加到Vdd1，因此晶体管T4的导通电阻逐渐减少，并且用于将晶体管T2的栅极和晶体管T5的栅极充电到Vss的瞬变变快。
此时，因为晶体管T4导通，并且晶体管T2的栅极变为Vss，所以晶体管T2的栅极电压的改变量通过晶体管T2的栅极和源极之间的寄生电容输入源极，并且输出电压Vout变为Vdd-Va的电压。
随后，输入电压Vin1从低(Vss)变高(Vdd1)。如同输入电压Vin2，晶体管T1和T3导通，并且输出电压Vout此时也逐渐从Vdd-Va下降到Vss(图12)。最终，晶体管T2的栅极电压和源极电压以及晶体管T5的栅极电压变为Vss，并且Vss输出到输出电压Vout(图13)。
如上所述，在本实施例的反相器电路1中，其信号波形几乎是输入到输入端IN的脉冲信号(例如，图2的部分(B))的信号波形的反转的脉冲信号(例如，图2的部分(C))从输出端OUT输出。
[效果]
例如，如现有技术中的图28所示的反相器200具有单个沟道类型的电路配置，其中两个NMOS晶体管T1和T2串联连接。在反相器电路200中，例如如图29所示，当输入电压Vin为Vss时，输出电压Vout为Vdd-Vth2而不是Vdd。换句话说，晶体管T2的阈值电压Vth2包括在输出电压Vout中，并且输出电压Vout大大地受到晶体管T2的阈值电压Vth2的变化的影响。
因此，例如可以想到图32所示的配置。这使得可能减少晶体管T2的阈值电压Vth2的变化对输出电压Vout的影响。此外，在图33所示的反相器400中，输入晶体管T5的栅极和源极的耦合量ΔVx不受输出级中的寄生电容(未示出)的影响，因此晶体管T5的栅极和源极之间电压能够变大。结果，反相器电路400变得更快。
接着，将考虑这样的情况，其中图33中的反相器电路400中的晶体管T5的晶体管属性(具体地，阈值电压)变化。当输入电压Vin从高变低时，在晶体管T5的栅极和源极之间的电压中出现差，从而晶体管T5导通。此时，晶体管T5的栅极和源极之间的电压变为ΔV1-ΔV2的值，如图33所示。晶体管T5在导通时工作在饱和区，因此电流通过该ΔV1-ΔV2的值在晶体管T5中流动，并且晶体管T2的栅极电压上升。此时，流过晶体管T5的电流Ids变为下面的值。在下面的表达式中，k是由晶体管大小和工艺确定的常数。μ是迁移率，并且Vth5是晶体管T5的阈值电压。
Ids＝ku(ΔV1-ΔV2-Vth5)2
如从上面的表达式明显的，Ids受到晶体管T5的阈值电压Vth5的影响。因此，当在晶体管T5的阈值电压Vth5中出现变化时，变化也出现在Ids的值中，变化晶体管T2的栅极电压的上升速度。因此，因为晶体管T5的阈值电压Vth5的变化，变化出现在输出电压Vout的速度(瞬变)中。结果，使用输出电压Vout作为控制脉冲的晶体管的导通时间中出现变化，导致如显示图像的中的线和不均匀的缺陷。
另一方面，在本实施例的反相器1中，在输入端IN1和低电压线LL以及高电压线LH1之间，提供晶体管T1和T3。此外，在输入端IN2和低电压线LL之间提供晶体管T4和T6。另一方面，在高电压线LH1和输出端OUT之间，提供晶体管T2，并且在高电压线LH2和晶体管T2的栅极之间，提供晶体管T5。此外，在输入端IN1和晶体管T5的栅极之间，串联插入电容性元件C1和C2，并且在电容性元件C1和C2之间的连接点与晶体管T4的栅极之间，提供电容性元件C3。此外，在电容性元件C1和C2之间的连接点连接到晶体管T2的栅极。因此，几乎没有晶体管T1和晶体管T2同时导通、或者晶体管T4和晶体管T4同时导通的时段。结果，通过这些晶体管，电流(直通电流)难以在各电压线之间流动，因此能够抑制功耗。
此外，在本实施例中，相位上比输入到输入端IN1的脉冲信号靠前的脉冲信号施加到输入端IN2。结果，当输入端IN1的电压从高变低时，从晶体管T5的栅极和源极之间的电压移除了晶体管T5的阈值电压的影响。因此，随后，当在晶体管T5导通后电流流过晶体管T5时，也从电流值Ids移除了晶体管T5的阈值电压的影响。这使得可能减少输出电压Vout的变化。结果，可能减少使用输出电压Vout作为控制脉冲的晶体管的导通时间的变化，因此例如可能在像素电路中的驱动晶体管的阈值校正和迁移率校正方面减少各像素电路之间的变化，此外，减少了各像素之间的亮度的变化。
<修改>
在上述实施例中，例如如图14所示，在输出端OUT和低电压线LL之间可以提供电容性元件C0。此时，例如将如图15所示的波形输入到输入端IN1和IN2。该电容性元件C0具有大于晶体管T1到T6的每个的寄生电容的值的电容。电容性元件C0使得可能防止在输入电压Vin2上升时的晶体管T2的栅极电压的改变耦合到输出端OUT。结果，可能获得没有输出电压Vout的劣化的反相器属性。
此外，在上述实施例中，例如如图16所示，晶体管T1的栅极可以连接到输入端IN2。此时，例如将如图17所示的波形输入到输入端IN1和IN2。在该情况下，可能基于输入端VIN1和输入端VIN2获得NOR输出，并且也防止输出电压Vout的劣化。
此外，在上述实施例中，例如如图18所示，在输出级中的晶体管T1和T2以及中间级的晶体管T4和T5之间，可以提供晶体管T7和T8，此外在晶体管T2的栅极和源极之间提供电容性元件C4。此时，例如将如图19所示的波形输入到输入端IN1和IN2。在该情况下，可能在高电压侧和低电压侧的每个上提供单个电压线。这使得例如可能消除由耐压导致的受益(yield)减少。尽管未示出，但是在图18所示的反相器电路中，可以在输出端OUT和低电压线LL之间提供图14所示的电容性元件C0。此外，尽管未示出，在图18的电路中，晶体管T1和T3的栅极可以连接到输入端IN2。
此外，在上述实施例中，例如如图20所示，在图1的反相器电路1中，可以移除晶体管T1和T2，并且输出端OUT可以连接到晶体管T4和晶体管T5之间的连接点。此时，例如将如图21所示的波形输入到输入端IN1和IN2。在该情况下，可能用更少数量的元件获得与上述实施例中的反相器电路1的效果类似的效果。顺带提及，如图21所示，存在输出电压Vout下降到低于Vss的电压的时段，但是该时段是输入电压Vin1和输入电压Vin2之间的相位差的时间，并且非常短，因此没有缺点。
此外，例如如图22所示，在图20所示的反相器电路1中，晶体管T4的栅极可以与输入端IN2分开并连接到输入端IN1。此时，例如将如图23所示的波形输入到输入端IN1和IN2。在该情况下，同样可能用更少数量的元件获得与上述实施例中的反相器电路的效果的类似的效果。顺带提及，如图23所示，存在输出电压Vout下降到低于Vss的电压的时段，但是该时段是输入电压Vin1和输入电压Vin2之间的相位差的时间，并且非常短，因此没有缺点。
此外，在上述实施例和修改中，晶体管T1到T6由n沟道MOS TFT形成，但是例如可以由p沟道MOS TFT形成。
<应用示例>
图24图示作为根据上述实施例和修改的每个的反相器电路1的应用示例之一的显示设备100的整体配置示例。该显示设备100例如包括显示面板110(显示部分)和驱动电路120(驱动部分)。
(显示面板110)
显示面板110包括显示区域110A，其中二维地排列发射相互不同颜色的三种有机EL元件111R、111G和111B。显示区域110A是通过使用从有机EL元件111R、111G和111B发射的光显示图像的区域。有机EL元件111R是发射红光的有机EL元件，有机EL元件111G是发射绿光的有机EL元件，有机EL元件111B是发射蓝光的有机EL元件。顺带提及，在下面，有机EL元件111R、111G和111B将适当地统称为有机EL元件111。
(显示区域110A)
图25图示显示区域110A内的电路配置的示例以及稍后要描述的写入线驱动电路124的示例。在显示区域110A中，二维排列分别与单独的有机EL元件111成对的多个像素电路112。在本应用示例中，一对有机EL元件111和像素电路112配置一个像素113。更具体的，如图24所示，一对有机EL元件111R和像素电路112配置用于红色的一个像素113R，一对有机EL元件111G和像素电路112配置用于绿色的一个像素113G，并且一对有机EL元件111B和像素电路112配置用于蓝色的一个像素113B。此外，相邻的三个像素113R、113G和113B配置一个显示像素114。
像素电路112的每个包括例如控制有机EL元件111中流过的电流的驱动晶体管Tr100、将信号线DTL的电压写入驱动晶体管Tr100的写入晶体管Tr200、以及保持电容器Cs，因此，每个像素电流112具有2Tr1C电路配置。驱动晶体管Tr100和写入晶体管Tr200每个由例如n沟道MOS薄膜晶体管(TFT)形成。驱动晶体管Tr100或写入晶体管Tr200可以由例如p沟道MOS TFT形成。
在显示区域110A中，按照行安排多条写入线WSL(扫描线)，并且按照列安排多条信号线DTL。在显示区域110A中，此外，沿着写入线WSL按照行安排多条电源线PSL(对其提供源极电压的部件)。靠近每条信号线DTL和每条写入线WSL之间的交叉点，提供一个有机EL元件111。每条信号线DTL连接到稍后将描述的信号线驱动电路123的输出端(未示出)、以及写入晶体管Tr200的漏极电极和源极电极(未示出)的任一。每条写入线WSL连接到稍后将描述的写入线驱动电路124的输出端(未示出)以及写入晶体管Tr200的栅极电极(未示出)。每条电源线PSL连接到稍后将描述的电源线驱动电路125的输出端(未示出)、以及驱动晶体管Tr100的漏极电极和源极电极(未示出)的任一。在写入晶体管Tr200的漏极电极和源极电极中，没有连接到信号线DTL的一个(未示出)连接到驱动晶体管Tr100的栅极电极(未示出)和保持电容性Cs的一端。在驱动晶体管Tr100的漏极电极和源极电极中，没有连接到电源线PSL的一个(未示出)以及保持电容器Cs的另一端连接到有机EL元件111的阳极电极(未示出)。有机EL元件111的阴极电极(未示出)连接到例如接地线GND。
(驱动电路120)
接着，将参考图24和图25描述驱动电路120内的每个电路。驱动电路120包括定时生成电路121、图像信号处理电路122、信号线驱动电路123、写入线驱动电路124和电源线驱动电路125。
定时生成电路121执行控制，使得图像信号处理电路122、信号线驱动电路123、写入线驱动电路124和电源线驱动电路125以互锁方式操作。例如，定时生成电路121配置为根据外部输入的同步信号120B(与其同步)输出控制信号121A到上述电路的每个。
图像信号处理电路122对外部输入的图像信号120A进行预定校正，并且将校正后的图像信号122A输出到信号线驱动电路123。作为预定校正，例如可以有伽马校正和过驱动校正。
信号线驱动电路123根据控制信号121A的输入(与其同步)，施加从图像信号处理电路122输入的图像信号122A(信号电压Vsig)到每条信号线DTL，从而执行到作为选择目标的像素113的写入。顺带提及，写入指施加预定电压到驱动晶体管Tr100的栅极。
信号线驱动电路123配置为包括例如移位电阻器(未示出)，并且包括对应于每列像素113的用于每级的缓冲器电路(未示出)。该信号线驱动电路123能够根据控制信号121A的输入(与其同步)输出两种电压(Vofs，Vsig)到每条信号线DTL。具体地，信号线驱动电路123经由连接到每个像素113的信号线DTL，顺序地提供两种电压(Vofs，Vsig)到由写入线驱动电路124选择的像素113。
这里，偏移电压Vofs是不依赖于信号电压Vsig的恒定电压值。此外，信号电压Vsig是对应于图像信号122A的值。信号电压Vsig的最小电压是低于偏移电压Vofs的值，并且信号电压Vsig的最大电压是高于偏移电压Vofs的值。
写入线驱动电路124配置为包括例如移位电阻器(未示出)，并且包括对应于每行像素113的用于每级的缓冲器电路3。缓冲器电路3配置为包括多个上述的反相器电路1，并且从输出端输出与输入到输入端的脉冲信号近似相同相位的脉冲信号。写入线驱动电路124根据控制信号121A的输入(与其同步)，输出两种电压(Vdd1，Vss)到每条写入线WSL。具体地，写入线驱动电路124经由连接到每个像素113的写入线WSL，提供两种电压(Vdd1，Vss)到作为驱动目标的像素113，从而控制写入晶体管Tr200。
这里，电压Vdd1是等于或高于写入晶体管Tr200的导通电压的值。Vdd1是在稍后要描述的阈值校正时或熄灭时从写入线驱动电路124输出的电压值。Vss是低于写入晶体管Tr200的导通电压并且还低于Vdd1的值。
电源线驱动电路125配置包括例如移位电阻器(未示出)，并且包括例如对应于每行像素113的用于每级的缓冲器电路(未示出)。该电源线驱动电路125根据控制信号121A的输入(与其同步)输出两种电压(VccH，VccL)。具体地，电源线驱动电路125经由连接到每个像素113的电源线PSL提供两种电压(VccH，VccL)到作为驱动目标的像素113，从而控制有机EL元件111的发光和熄灭。
这里，电压VccL是低于作为有机EL元件111的阈值电压Vel和有机EL元件111的阴极电压Vca的和的电压(Vel+Vca)的值。此外，电压VccH是等于或高于电压(Vel+Vca)的值。
接着，将描述根据本应用示例的显示设备100的操作(从熄灭到发光的操作)的示例。在本应用示例中，为了即使在驱动晶体管Tr100的阈值电压Vth和迁移率μ随着时间改变时，有机EL元件111的发光亮度保持恒定而不受这些改变的影响，并入对于阈值电压Vth和迁移率μ的改变的校正操作。
图26图示施加到像素电路112的电压的波形的示例和驱动晶体管Tr100的栅极电压Vg和源极电压Vs的每个中的改变的示例。在图26的部分(A)中，图示了信号电压Vsig和偏移电压Vofs施加到信号线DTL的状态。在图26的部分(B)中，图示了用于导通写入晶体管Tr200的电压Vdd和用于截止写入晶体管Tr200的电压Vss施加到写入线WSL的状态。在图26的部分(C)中，图示了电压VccH和电压VccL施加到电源线PSL的状态。此外，在图26的部分(D)和部分(E)中，图示了响应于施加电压到电源线PSL、信号线DTL和写入线WSL，驱动晶体管Tr100的栅极电压Vg和源极电压Vs随着时间改变的状态。
(Vth校正准备时段)
首先，进行对Vth校正的准备。具体地，当写入线WSL的电压为Voff并且电源线PSL的电压为VccH时(换句话说，当有机EL元件111发光时)，电源线驱动电路125将电源线PSL的电压从VccH减少到VccL(T1)。然后，源极电压Vs变为VccL，并且有机EL元件111停止发光。随后，当信号线DTL的电压为Vofs时，写入线驱动电路124将写入线WSL的电压从Voff增加到Von，使得驱动晶体管Tr100的栅极变为Vofs。
(第一Vth校正时段)
接着，执行Vth的校正。具体地，当写入晶体管Tr200导通并且信号线DTL的电压为Vofs时，电源线驱动电路125将电源线PSL的电压从VccL增加到VccH(T2)。然后，电流Ids在驱动晶体管Tr100的漏极和源极之间流动，并且源极电压Vs上升。随后，在信号线驱动电路123将信号线DTL的电压从Vofs切换为Vsig之前，写入线驱动电路124将写入线WSL的电压从Von减少为Voff(T3)。然后，驱动晶体管Tr100的栅极进入浮置状态，并且Vth的校正停止。
(第一Vth校正停止时段)
在停止Vth校正的时段中，例如，在不同于对其进行之前的校正的行(像素)的其它行(像素)中，采样信号线DTL的电压。此时，在对其进行之前的校正的行(像素)中，源极电压Vs低于Vofs-Vth。因此，同样在Vth校正停止时段期间，在对其进行之前的校正的行(像素)中，电流Ids在驱动晶体管Tr100的漏极和源极之间流动，源极电压Vs上升，并且栅极电压Vg也由于经由保持电容器Cs的耦合而上升。
(第二Vth校正时段)
接着，再次进行Vth校正。具体地，当信号线DTL的电压为Vofs并且Vth是可能的时，写入线驱动电路124将写入线WSL的电压从Voff增加到Von，从而导致驱动晶体管Tr100的栅极为Vofs(T4)。此时，当源极电压Vs低于Vofs-Vth时(当还没有完成Vth校正时)，电流Ids在驱动晶体管Tr100的漏极和源极之间流动，直到驱动晶体管Tr100中断(直到栅极源极间电压Vgs变为Vth)。随后，在信号线驱动电路123将信号线DTL的电压从Vofs切换为Vsig时，写入线驱动电路124将写入线WSL的电压从Von减少到Voff(T5)。然后，驱动晶体管Tr100的栅极进入浮置状态，因此，可能保持栅极源极间电压Vgs恒定，而不管信号线DTL的电压的幅度。
顺带提及，在该Vth校正时段期间，当保持电容器Cs充电到Vth并且栅极源极间电压Vgs变为Vth时，驱动电路120完成Vth校正。然而，当栅极源极间电压Vgs没有达到Vth时，驱动电路120重复Vth校正和Vth校正停止，直到栅极源极间电压Vgs达到Vth。
(写入和μ校正时段)
在Vth校正停止时段结束后，执行写入和μ校正。具体地，当信号线DTL的电压为Vsig时，写入线驱动电路124将写入线WSL的电压从Voff增加到Von(T6)，并且将驱动晶体管Tr100的栅极连接到信号线DTL。然后，驱动晶体管Tr100的栅极电压Vg变为信号线DTL的电压Vsig。此时，有机EL元件111的阳极电压仍然小于此级的有机EL元件111的阈值电压Vel，并且有机EL元件111中断。因此，电流Ids流入有机EL元件111的元件电容(未示出)，从而充电元件电容，因此源极电压Vs上升ΔVy，并且栅极源极间电压Vgs迅速变为Vsig+Vth-ΔVy。以此方式，与写入并发地执行μ校正。这里，驱动晶体管Tr100的迁移率μ越大，ΔVy越大。因此，通过在发光之前将栅极源极间电压Vgs减少ΔVy，移除了各像素113之间的迁移率的μ变化。
(发光时段)
最后，写入线驱动电路124将写入线WSL的电压从Von减少到Voff(T7)。然后，驱动晶体管Tr100的栅极进入浮置状态，电流Ids在驱动晶体管Tr100的漏极和源极之间流动，并且源极电压Vs上升。结果，等于或高于阈值电压Vel的电压施加到有机EL元件111，并且有机EL元件111发出期望亮度的光。
在本应用示例的显示设备100中，如上所述，像素电流112在每个像素113中经历导通-截止控制，并且驱动电流馈送到每个像素113的有机EL元件111中，使得空穴和电子复合从而出现发光，并且将该光提取到外部。结果，图像显示在显示面板110的显示区域110A中。
顺带提及，在本应用示例中，例如写入线驱动电路124中的缓冲器电路3配置为包括多个反相器电路1。因此，几乎没有在缓冲器电路3中流动的直通电流，因此可以抑制缓冲器电路3的功耗。此外，因为在缓冲器电路3的输出电压中几乎没有变化，所以可以在像素电路112内的驱动晶体管Tr100的阈值校正和迁移率校正方面减少各像素电路112之间的变化，此外，减少各像素113之间的亮度的变化。
已经通过使用实施例、修改和应用示例描述了本发明，但是本发明不限于实施例等，并且可以进行各种修改。
例如，在上述应用示例中，根据上述实施例的反相器电路1用于写入线驱动电路124的输出级中。然而，替代用于写入线驱动电路124的输出级中，反相器电路1可以用于电源线驱动电路125的输出级中，或者可以与写入线驱动电路124的输出级结合地用于电源线驱动电路125的输出级中。
本申请包含涉及于2010年4月1日向日本专利局提交的日本优先权专利申请JP 2010-085511中公开的主题内容，在此通过引用并入其全部内容。
本领域的技术人员应该理解，取决于设计要求和其它因素，可以出现各种修改、组合、子组合和替换，只要它们在权利要求或其等价物的范围内。

Claims (20)

1.一种反相器电路，包括：
第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和第六晶体管，其每个具有相同传导类型的沟道；
第一电容性元件、第二电容性元件和第三电容性元件；以及
第一输入端、第二输入端和输出端，
其中，第一晶体管响应于第一输入端的电压和第一电压线的电压之间的电势差或与其对应的电势差，在输出端和第一电压线之间进行或断开电连接，
第二晶体管响应于第一端的电压和输出端的电压之间的电势差或与其对应的电势差，在第二电压线和输出端之间进行或断开电连接，所述第一端是第五晶体管的源极或漏极，
第三晶体管响应于第一输入端的电压和第三电压线的电压之间的电势差或与其对应的电势差，在第五晶体管的栅极和第三电压线之间进行或断开电连接，
第四晶体管响应于第二输入端的电压和第四电压线的电压之间的电势差或与其对应的电势差，在所述第一端和第四电压线之间进行或断开电连接，
第五晶体管响应于第一电容性元件的各端之间的电压或与其对应的电压，在第五电压线和所述第一端之间进行或断开电连接，
第六晶体管响应于第二输入端的电压和第六电压线的电压之间的电势差或与其对应的电势差，在第五晶体管的栅极和第六电压线之间进行或断开电连接，
第一和第二电容性元件串联插入在第一输入端和第五晶体管的栅极之间，
第一和第二电容性元件之间的电连接点电连接到所述第一端，以及
第三电容性元件插入在所述第一端和第四晶体管的栅极之间。
2.一种反相器电路，包括：
第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和第六晶体管，其每个具有相同传导类型的沟道；
第一电容性元件、第二电容性元件和第三电容性元件；以及
第一输入端、第二输入端和输出端，
其中，第一晶体管的栅极电连接到第一输入端，第一晶体管的漏极和源极中的一端电连接到第一电压线，并且第一晶体管的另一端电连接到输出端，
第二晶体管的漏极和源极中的一端电连接到第二电压线，并且第二晶体管的另一端电连接到输出端，
第三晶体管的栅极电连接到第一输入端，第三晶体管的漏极和源极中的一端电连接到第三电压线，并且第三晶体管的另一端电连接到第五晶体管的栅极，
第四晶体管的栅极电连接到第二输入端，第四晶体管的漏极和源极中的一端电连接到第四电压线，并且第四晶体管的另一端电连接到第二晶体管的栅极，
第五晶体管的漏极和源极中的一端电连接到第五电压线，并且第五晶体管的另一端电连接到第二晶体管的栅极，
第六晶体管的栅极电连接到第二输入端，第六晶体管的漏极和源极中的一端电连接到第六电压线，并且第六晶体管的另一端电连接到第五晶体管的栅极，
第一和第二电容性元件串联插入在第一输入端和第五晶体管的栅极之间，
第一和第二电容性元件之间的电连接点电连接到第二晶体管的栅极，以及
第三电容性元件插入在第二晶体管的栅极和第四晶体管的栅极之间。
3.如权利要求2所述的反相器电路，其中将脉冲信号施加到第一输入端，所述脉冲信号在相位上比输入第二输入端的脉冲信号更靠前。
4.如权利要求3所述的反相器电路，其中第二电容性元件插入在更接近第一输入端的位置，以及
第二电容性元件的电容大于第一电容性元件的电容和第三电容性元件的电容。
5.如权利要求4所述的反相器电路，其中第一到第三电容性元件的每个的电容满足以下表达式
C2(Vdd1-Vss)/(C1+C2+C3)＞Vth5
C3(Vdd1-Vss)/(C1+C2+C3)＞Vth5
其中，C1：第一电容性元件的电容
C2：第二电容性元件的电容
C3：第三电容性元件的电容
Vdd1：第二电压线的电压
Vss：第一电压线的电压
Vth5：第五晶体管的阈值电压。
6.如权利要求5所述的反相器电路，还包括插入在输出端和第一电压线之间的第四电容性元件。
7.如权利要求6所述的反相器电路，其中第一、第三、第四和第六电压线保持在相同电势。
8.如权利要求7所述的反相器电路，其中第二和第五电压线连接到输出比第一、第三和第四电压线的电压更高的电压的电源。
9.如权利要求8所述的反相器电路，其中第五电压线连接到电源，所述电源输出比第二电压线的电压至少高第二晶体管的阈值电压的电压。
10.如权利要求8所述的反相器电路，还包括插入在第二晶体管的栅极和输出端之间的第五电容性元件，
其中第二和第五电压线保持在相同电势。
11.一种反相器电路，包括：
第一晶体管、第二晶体管、第三晶体管和第四晶体管，其每个具有相同传导类型的沟道；
第一电容性元件、第二电容性元件和第三电容性元件；以及
第一输入端、第二输入端和输出端，
其中，第一晶体管响应于第二输入端的电压和第一电压线的电压之间的电势差或与其对应的电势差，在输出端和第一电压线之间进行或断开电连接，
第二晶体管响应于第二晶体管的栅极电压和输出端的电压之间的电势差或与其对应的电势差，在第二电压线和输出端之间进行或断开电连接，
第三晶体管响应于第一输入端的电压和第三电压线的电压之间的电势差或与其对应的电势差，在第二晶体管的栅极和第三电压线之间进行或断开电连接，
第四晶体管响应于第二输入端的电压和第四电压线的电压之间的电势差或与其对应的电势差，在第二晶体管的栅极和第四电压线之间进行或断开电连接，
第一和第二电容性元件串联插入在第一输入端和第二晶体管的栅极之间，
第一和第二电容性元件之间的电连接点电连接到输出端，以及
第三电容性元件插入在第二输入端和输出端之间。
12.一种反相器电路，包括：
第一晶体管、第二晶体管、第三晶体管和第四晶体管，其每个具有相同传导类型的沟道；
第一电容性元件、第二电容性元件和第三电容性元件；以及
第一输入端、第二输入端和输出端，
其中，第一晶体管的栅极电连接到第二输入端，第一晶体管的漏极和源极中的一端电连接到第一电压线，并且第一晶体管的另一端电连接到输出端，
第二晶体管的漏极和源极中的一端电连接到第二电压线，并且第二晶体管的另一端电连接到输出端，
第三晶体管的栅极电连接到第一输入端，第三晶体管的漏极和源极中的一端电连接到第三电压线，并且第三晶体管的另一端电连接到第二晶体管的栅极，
第四晶体管的栅极电连接到第二输入端，第四晶体管的漏极和源极中的一端电连接到第四电压线，并且第四晶体管的另一端电连接到第二晶体管的栅极，
第一和第二电容性元件串联插入在第一输入端和第二晶体管的栅极之间，
第一和第二电容性元件之间的电连接点电连接到输出端，以及
第三电容性元件插入在第二输入端和输出端之间。
13.如权利要求12所述的反相器电路，其中，将脉冲信号施加到第二输入端，所述脉冲信号在相位上比输入第一输入端的脉冲信号更靠前。
14.如权利要求12所述的反相器电路，其中，将脉冲信号施加到第一输入端，所述脉冲信号在相位上比输入第二输入端的脉冲信号更靠前。
15.如权利要求14所述的反相器电路，其中第二电容性元件插入在更接近第一输入端的位置，以及
第二电容性元件的电容大于第一电容性元件的电容和第三电容性元件的电容。
16.如权利要求14所述的反相器电路，其中第三电容性元件的电容大于第一电容性元件的电容和第二电容性元件的电容。
17.一种显示设备，包括：
显示部分，其包括按照行排列的多条扫描线、按照列排列的多条信号线和按照行和列排列的多个像素；以及
驱动部分，其驱动每个像素，
其中驱动部分包括多个反相器电路，每个反相器电路为每条扫描线提供，
每个反相器电路包括
第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和第六晶体管，其每个具有相同传导类型的沟道；
第一电容性元件、第二电容性元件和第三电容性元件；以及
第一输入端、第二输入端和输出端，
第一晶体管响应于第一输入端的电压和第一电压线的电压之间的电势差或与其对应的电势差，在输出端和第一电压线之间进行或断开电连接，
第二晶体管响应于第一端的电压和输出端的电压之间的电势差或与其对应的电势差，在第二电压线和输出端之间进行或断开电连接，所述第一端是第五晶体管的源极或漏极，
第三晶体管响应于第一输入端的电压和第三电压线的电压之间的电势差或与其对应的电势差，在第五晶体管的栅极和第三电压线之间进行或断开电连接，
第四晶体管响应于第二输入端的电压和第四电压线的电压之间的电势差或与其对应的电势差，在所述第一端和第四电压线之间进行或断开电连接，
第五晶体管响应于第一电容性元件的各端之间的电压或与其对应的电压，在第五电压线和所述第一端之间进行或断开电连接，
第六晶体管响应于第二输入端的电压和第六电压线的电压之间的电势差或与其对应的电势差，在第五晶体管的栅极和第六电压线之间进行或断开电连接，
第一和第二电容性元件串联插入在第一输入端和第五晶体管的栅极之间，
第一和第二电容性元件之间的电连接点电连接到所述第一端，以及
第三电容性元件插入在所述第一端和第四晶体管的栅极之间。
18.一种显示设备，包括：
显示部分，其包括按照行排列的多条扫描线、按照列排列的多条信号线和按照行和列排列的多个像素；以及
驱动部分，其驱动每个像素，
其中驱动部分包括多个反相器电路，每个反相器电路为每条扫描线提供，
每个反相器电路包括
第一晶体管、第二晶体管、第三晶体管和第四晶体管，其每个具有相同传导类型的沟道；
第一电容性元件、第二电容性元件和第三电容性元件；以及
第一输入端、第二输入端和输出端，
第一晶体管响应于第二输入端的电压和第一电压线的电压之间的电势差或与其对应的电势差，在输出端和第一电压线之间进行或断开电连接，
第二晶体管响应于第二晶体管的栅极电压和输出端的电压之间的电势差或与其对应的电势差，在第二电压线和输出端之间进行或断开电连接，
第三晶体管响应于第一输入端的电压和第三电压线的电压之间的电势差或与其对应的电势差，在第二晶体管的栅极和第三电压线之间进行或断开电连接，
第四晶体管响应于第二输入端的电压和第四电压线的电压之间的电势差或与其对应的电势差，在第二晶体管的栅极和第四电压线之间进行或断开电连接，
第一和第二电容性元件串联插入在第一输入端和第二晶体管的栅极之间，
第一和第二电容性元件之间的电连接点电连接到输出端，以及
第三电容性元件插入在第二输入端和输出端之间。
19.一种反相器电路，包括：
第一晶体管、第二晶体管、和第五晶体管，其每个具有相同传导类型的沟道；
第一电容性元件、第二电容性元件和第三电容性元件；以及
第一输入端和第二输入端，
其中，第一和第二晶体管串联连接在第一电压线和第二电压线之间，
第五晶体管的漏极连接到第五电压线，
第五晶体管的源极连接到第二晶体管的栅极，
第一电容性元件插入在第五晶体管的栅极和源极之间，
第二电容性元件插入在第一输入端和第五晶体管的源极之间，
第三电容性元件插入在第二输入端和第五晶体管的源极之间，
将脉冲信号施加到第一输入端，所述脉冲信号在相位上比输入第二输入端的脉冲信号更靠前，
在第五晶体管的栅极电连接到第一电压线的状态期间，切换要输入到第二输入端的脉冲信号，以及
在第五晶体管的栅极没有电连接到第一电压线的状态期间，切换要输入到第一输入端的脉冲信号。
20.如权利要求19所述的反相器电路，还包括第三晶体管，
其中第三电容性元件响应于输入第一输入端的脉冲信号，进行或断开第五晶体管的栅极和第一电压线之间的电连接。
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