JP2015090478A - 表示装置および電子機器 - Google Patents

Abstract

【課題】ブートストラップゲインのばらつきを低減することの可能な表示装置およびそれを備えた電子機器を提供する。
【解決手段】表示装置は、発光素子および画素回路を画素ごとに有する表示パネルと、各画素を駆動する駆動回路とを備えている。画素回路は、映像信号に応じた電圧をサンプリングする第１トランジスタと、第１トランジスタによってサンプリングされた電圧の大きさに応じて発光素子に流れる電流を制御する第２トランジスタと、第１トランジスタによってサンプリングされた電圧を保持する保持容量とを有している。第１トランジスタは、ゲート電圧へ印加される負バイアスの大きさが大きくなるにつれて、オフ時の寄生容量が小さくなる特性を有している。
【選択図】図２

Description

本技術は、表示装置およびそれを備えた電子機器に関する。

近年、映像表示を行う表示装置の分野では、画素の発光素子として、流れる電流値に応じて発光輝度が変化する電流駆動型の光学素子、例えば有機ＥＬ(electro luminescence)素子を用いた表示装置が開発され、商品化が進められている。有機ＥＬ素子は、液晶素子などと異なり自発光素子である。そのため、有機ＥＬ素子を用いた表示装置（有機ＥＬ表示装置）では、光源（バックライト）が必要ないので、光源を必要とする液晶表示装置と比べて、軽量化、薄型化、高輝度化することができる。さらに、有機ＥＬ素子の応答速度は、数μｓ程度と非常に高速であるので、動画表示時の残像が発生しない。そのため、有機ＥＬ表示装置は、次世代のフラットパネルディスプレイの主流になると期待されている。

有機ＥＬ表示装置では、液晶表示装置と同様、その駆動方式として単純（パッシブ）マトリクス方式とアクティブマトリクス方式とがある。前者は、構造が単純であるものの、大型かつ高精細の表示装置の実現が難しいなどの問題がある。そのため、現在では、アクティブマトリクス方式の開発が盛んに行なわれている。この方式では、画素ごとに配した有機ＥＬ素子に流れる電流が、有機ＥＬ素子ごとに設けた画素回路内の駆動トランジスタによって制御される。

アクティブマトリックス型の有機ＥＬ表示装置においては、１水平期間（１Ｈ）ごとに各走査線が順次走査されると共に、映像信号に対応する信号電圧がサンプリングされ、保持容量に書き込まれる。即ち、１Ｈ周期の線順次走査によって、信号電圧の書込動作が行われる。また、有機ＥＬ表示装置では、駆動トランジスタの閾値電圧や移動度が画素ごとに異なる場合には、有機ＥＬ素子の発光輝度がばらつき、画面の一様性（ユニフォーミティ）が損なわれてしまう。そこで、アクティブマトリックス型の有機ＥＬ表示装置では、駆動トランジスタの閾値電圧や移動度のばらつきに起因する発光輝度のばらつきを低減する補正動作が、１Ｈ周期の線順次走査に併せて行われる（特許文献１参照）。

特開２００８−０８３２７２号公報

ところで、信号電圧の書込動作を行う際に、駆動トランジスタのソース電圧が有機ＥＬ素子の発光電圧にまで上昇する。このソース電圧の変動に伴い、保持容量のカップリングにより、駆動トランジスタのゲート電圧も上昇する。このソース電圧の上昇に対するゲート電圧の上昇の割合は、ブートストラップゲインと呼ばれている。このブートストラップゲインは、画素回路内のトランジスタの寄生容量に起因して低下し得る。画素回路内のトランジスタの寄生容量は、そのトランジスタの閾値電圧をパラメタとして持っている。そのため、画素回路内のトランジスタの閾値電圧のばらつきに起因して、ブートストラップゲインが画素ごとにばらつき得る。この場合、発光輝度が画素ごとにばらつき、画面の一様性（ユニフォーミティ）が損なわれてしまう。

本技術はかかる問題点に鑑みてなされたものであり、その目的は、ブートストラップゲインの画素ごとのばらつきを低減することの可能な表示装置およびそれを備えた電子機器を提供することにある。

本技術の表示装置は、発光素子および画素回路を画素ごとに有する表示パネルと、各画素を駆動する駆動回路とを備えている。画素回路は、映像信号に応じた電圧をサンプリングする第１トランジスタと、第１トランジスタによってサンプリングされた電圧の大きさに応じて発光素子に流れる電流を制御する第２トランジスタと、第１トランジスタによってサンプリングされた電圧を保持する保持容量とを有している。第１トランジスタは、ゲート電圧へ印加される負バイアスの大きさが大きくなるにつれて、オフ時の寄生容量が小さくなる特性を有している。

本技術の電子機器は、上記の表示装置を備えている。

本技術の表示装置および電子機器では、映像信号に応じた電圧をサンプリングする第１トランジスタが、ゲート電圧へ印加される負バイアスの大きさが大きくなるにつれて、オフ時の寄生容量が小さくなる特性を有している。これにより、例えば、発光素子を発光させる際に、第１トランジスタをオフさせる負の値を持つ電圧を第１トランジスタのゲートに印加することにより、ブートストラップ時の第１トランジスタの寄生容量が小さくなる。

本技術の駆動回路、表示装置および電子機器によれば、ブートストラップ時の第１トランジスタの寄生容量を小さくすることができるようにしたので、ブートストラップゲインの画素ごとのばらつきを低減することができる。

本技術による一実施の形態に係る表示装置の概略構成図である。 各画素の回路構成の一例を表す図である。 書込トランジスタの断面構成の一例を表す図である。 ソース領域およびドレイン領域の形成方法の一例を表す図である。 画素回路内の寄生容量の一例を表す図である。 書込トランジスタのオフ容量のゲート電圧依存性の一例を表す図である。 １つの画素に着目したときのＷＳＬ，ＤＳＬ，ＤＴＬに印加される電圧、ゲート電圧、およびソース電圧の経時変化の一例を表す波形図である。 上記実施の形態の発光装置の適用例１の外観を表す斜視図である。 適用例２の表側から見た外観を表す斜視図である。 適用例２の裏側から見た外観を表す斜視図である。 適用例３の裏側から見た外観を表す斜視図である。 適用例４の外観を表す斜視図である。 適用例５の閉じた状態の正面図、左側面図、右側面図、上面図および下面図である。 適用例５の開いた状態の正面図およびその側面図である。

以下、本技術の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。

１．実施の形態（表示装置）
２．適用例（電子機器）

＜１．実施の形態＞
[構成]
図１は、本技術の一実施の形態に係る表示装置１の概略構成を表したものである。この表示装置１は、表示パネル１０と、外部から入力された映像信号２０Ａおよび同期信号２０Ｂに基づいて表示パネル１０を駆動する駆動回路２０とを備えている。駆動回路２０は、例えば、タイミング生成回路２１、映像信号処理回路２２、信号線駆動回路２３、走査線駆動回路２４、および電源線駆動回路２５を有している。

（表示パネル１０）
表示パネル１０は、複数の画素１１が表示パネル１０の表示領域１０Ａ全面に渡ってマトリクス状に配置されたものである。表示パネル１０は、駆動回路２０によって各画素１１がアクティブマトリクス駆動されることにより、外部から入力された映像信号２０Ａに基づく画像を表示するものである。

図２は、画素１１の回路構成の一例を表したものである。各画素１１は、例えば、画素回路１２と、有機ＥＬ素子１３とを有している。有機ＥＬ素子１３は、例えば、アノード電極、有機層およびカソード電極が順に積層された構成を有している。有機ＥＬ素子１３は、素子容量Ｃｏｌｅｄ（図示せず）を有している。画素回路１２は、有機ＥＬ素子１３の発光・消光を制御するものである。画素回路１２は、後述の書込走査Ｓ３によって各画素１１に書き込んだ電圧を保持する機能を有している。画素回路１２は、例えば、駆動トランジスタＴｒ１、書込トランジスタＴｒ２、保持容量Ｃｓおよび補助容量Ｃｓｕｂによって構成されたものであり、２Ｔｒ２Ｃの回路構成となっている。

書込トランジスタＴｒ２は、駆動トランジスタＴｒ１のゲートに対する、映像信号に対応した信号電圧の印加を制御するものである。具体的には、書込トランジスタＴｒ２は、後述の信号線ＤＴＬの電圧をサンプリングするとともに駆動トランジスタＴｒ１のゲートに書き込むものである。駆動トランジスタＴｒ１は、有機ＥＬ素子１３を駆動するものであり、有機ＥＬ素子１３に直列に接続されている。駆動トランジスタＴｒ１は、書込トランジスタＴｒ２によって書き込まれた電圧の大きさに応じて有機ＥＬ素子１３に流れる電流を制御するものである。保持容量Ｃｓは、駆動トランジスタＴｒ１のゲート−ソース間に所定の電圧を保持するものである。補助容量Ｃｓｕｂは、駆動トランジスタＴｒ１から供給される電流の一部を流し込むものである。なお、画素回路１２は、上述の２Ｔｒ２Ｃの回路に対して各種容量やトランジスタを付加した回路構成となっていてもよいし、上述の２Ｔｒ２Ｃの回路構成とは異なる回路構成となっていてもよい。

駆動トランジスタＴｒ１および書込トランジスタＴｒ２は、例えば、ｎチャネルＭＯＳ型の薄膜トランジスタ（ＴＦＴ（Thin Film Transistor））により形成されている。なお、これらのトランジスタは、ｐチャネルＭＯＳ型のＴＦＴにより形成されていてもよい。これらのトランジスタは、エンハンスメント型であってもよいし、デプレッション型であってもよい。

図３は、書込トランジスタＴｒ２の断面構成の一例を表したものである。書込トランジスタＴｒ２は、例えば、基板３１上に、酸化物半導体層３２、ゲート絶縁膜３３、ゲート電極３４および層間絶縁膜３５をこの順に有している。酸化物半導体層３２は、ゲート電極３４直下の部分を挟み込む位置に、低抵抗のソース領域３２Ａおよびドレイン領域３２Ｂを有しており、ゲート電極３４直下の部分に、ソース領域３２Ａおよびドレイン領域３２Ｂよりも高抵抗のチャネル領域３２Ｃを有している。書込トランジスタＴｒ２は、例えば、さらに、層間絶縁膜３５のうちソース領域３２Ａの直上に形成された開口を介してソース領域３２Ａと電気的に接続されたソース電極３６を有している。書込トランジスタＴｒ２は、例えば、さらに、層間絶縁膜３５のうちドレイン領域３２Ｂの直上に形成された開口を介してドレイン領域３２Ｂと電気的に接続されたドレイン電極３７を有している。

基板３１は、例えば、ガラス基板である。酸化物半導体層３２は、例えば、Ｉｎ、Ｇａ、ＺｎおよびＯを構成原子として含んで構成されている。ソース領域３２Ａおよびドレイン領域３２Ｂは、例えば、図４に示したように、Ｉｎ、Ｇａ、ＺｎおよびＯを構成原子として含んで構成された酸化物半導体層３２Ｄに対して、ゲート電極３４をマスクとしてＡｌドープを行うことにより形成されている。なお、ソース領域３２Ａおよびドレイン領域３２Ｂは、酸化物半導体層３２Ｄに対して、酸化物半導体層３２Ｄに対して、他の処理を行うことにより形成されていてもよい。ゲート絶縁膜３３は、例えば、ＳｉＯｘやＳｉＮｘなどの無機材料によって構成されている。ゲート電極３４は、例えば、Ｔｉ、Ａｌ、Ｃｕなどの金属材料によって構成されている。層間絶縁膜３５は、例えば、感光性樹脂を硬化させることにより形成されたものである。

図５は、画素回路１２内の寄生容量の一例を表したものである。画素回路１２には、書込トランジスタＴｒ２がオフしているときに、書込トランジスタＴｒ２のゲート−ソース間容量Ｃｗｓが存在している。また、画素回路１２には、駆動トランジスタＴｒ１がオフしているときに、駆動トランジスタＴｒ１のゲート−ソース間容量Ｃｇｓが存在している。さらに、画素回路１２には、駆動トランジスタＴｒ１のゲート−ドレイン間容量Ｃｇｄが存在している。従って、画素回路１２には、後述するブートストラップ時には、主に、ゲート−ソース間容量Ｃｗｓ、ゲート−ソース間容量Ｃｇｓおよびゲート−ドレイン間容量Ｃｇｄが存在している。

ブートストラップ時の、ソース電圧Ｖｓの上昇に対するゲート電圧Ｖｇの上昇の割合は、ブートストラップゲインと呼ばれている。ブートストラップゲインは、以下の式（１）で表される。
Ｇｂｓｔ＝ΔＶｇ／ΔＶｓ
＝（Ｃｓ＋Ｃｇｓ）／（Ｃｓ＋Ｃｇｓ＋Ｃｗｓ＋Ｃｇｄ）…（１）

ここで、Ｇｂｓｔは、ブートストラップゲインである。Ｃｓは、画素回路１２の保持容量である。Ｃｇｓは、駆動トランジスタＴｒ１のゲート−ソース間容量である。Ｃｗｓは、書込トランジスタＴｒ２のゲート−ソース間容量である。Ｃｇｄは、駆動トランジスタＴｒ１のゲート−ドレイン間容量である。

Ｇｂｓｔが１００％の場合、後述のＶｔｈ補正およびμ補正で補正された駆動トランジスタＴｒ１のゲート−ソース間電圧Ｖｇｓのばらつきは、ブートストラップによって変化しない。しかし、Ｇｂｓｔが１００％未満の場合、ブートストラップ後の駆動トランジスタＴｒ１のゲート−ソース間電圧Ｖｇｓは、以下の式（２）で表される。式（２）中のＶｌｏｓｓは、以下の式（３）で表され、Ｖｔｈを含んでいる。つまり、ブートストラップ後の駆動トランジスタＴｒ１のゲート−ソース間電圧Ｖｇｓは、駆動トランジスタＴｒ１の閾値電圧Ｖｔｈのばらつきに起因して画素１１ごとにばらつき得る。なお、Ｖｅｌは、有機ＥＬ素子１３の閾値電圧である。
Ｖｇｓ＝Ｖｔｈ＋Ｖｓｉｇ−Ｖｌｏｓｓ…（２）
Ｖｌｏｓｓ＝[Ｖｅｌ−（Ｖｏｆｓ−Ｖｔｈ）]×（１−Ｇｂｓt）…（３）

本実施の形態では、そのようなばらつきを抑えるために、書込トランジスタＴｒ２として、例えば、上述したような酸化物半導体層３２を含むトップゲート型のトランジスタが用いられている。

図６は、書込トランジスタＴｒ２が酸化物半導体層３２を含むトップゲート型のトランジスタである場合の、書込トランジスタＴｒ２のオフ容量（具体的にはオフ時の寄生容量）のゲート電圧依存性の一例を表したものである。図６から、書込トランジスタＴｒ２は、ゲート電圧へ印加される負バイアスの大きさが大きくなるにつれて、オフ容量が小さくなる特性を有していることがわかる。なお、書込トランジスタＴｒ２は、ゲート電圧へ印加される負バイアスの大きさが大きくなるにつれて、オフ容量が小さくなる特性を有している限りにおいて、上記とは異なる構成のトランジスタであってもよい。

表示パネル１０は、行方向に延在する複数の走査線ＷＳＬと、列方向に延在する複数の信号線ＤＴＬと、行方向に延在する複数の電源線ＤＳＬと、行方向に延在する複数のカソード線ＣＴＬを有している。なお、各カソード線ＣＴＬが共通の１枚のシート状の金属層で構成されていてもよい。走査線ＷＳＬは、各画素１１の選択に用いられるものである。信号線ＤＴＬは、映像信号に応じた信号電圧の、各画素１１への供給に用いられるものである。電源線ＤＳＬは、各画素１１への駆動電流の供給に用いられるものである。

各信号線ＤＴＬと各走査線ＷＳＬとの交差点近傍には、画素１１が設けられている。各信号線ＤＴＬは、後述の信号線駆動回路２３の出力端（図示せず）と、書込トランジスタＴｒ２のソースまたはドレインとに接続されている。各走査線ＷＳＬは、後述の走査線駆動回路２４の出力端（図示せず）と、書込トランジスタＴｒ２のゲートに接続されている。各電源線ＤＳＬは、固定の電圧を出力する電源の出力端（図示せず）と、駆動トランジスタＴｒ１のソースまたはドレインに接続されている。カソード線ＣＴＬは、例えば、表示領域１０Ａの周囲に設けられた部材であって、かつ基準の電圧となっている部材に接続されている。

書込トランジスタＴｒ２のゲートは、走査線ＷＳＬに接続されている。書込トランジスタＴｒ２のソースまたはドレインが信号線ＤＴＬに接続されている。書込トランジスタＴｒ２のソースおよびドレインのうち信号線ＤＴＬに未接続の端子が駆動トランジスタＴｒ１のゲートに接続されている。駆動トランジスタＴｒ１のソースまたはドレインが電源線ＤＳＬに接続されている。駆動トランジスタＴｒ１のソースおよびドレインのうち電源線ＤＳＬに未接続の端子が有機ＥＬ素子１３のアノードに接続されている。保持容量Ｃｓの一端が駆動トランジスタＴｒ１のゲートに接続されている。保持容量Ｃｓの他端が駆動トランジスタＴｒ１のソース（図２では有機ＥＬ素子１３側の端子）に接続されている。つまり、保持容量Ｃｓは、駆動トランジスタＴｒ１のゲート−ソース間に挿入されている。補助容量Ｃｓｕｂの一端が駆動トランジスタＴｒ１のソース（図２では有機ＥＬ素子１３側の端子）に接続されている。補助容量Ｃｓｕｂの他端がカソード線ＣＴＬに接続されている。

（駆動回路２０）
次に、駆動回路２０について説明する。駆動回路２０は、上述したように、例えば、タイミング生成回路２１、映像信号処理回路２２、信号線駆動回路２３、走査線駆動回路２４および電源線駆動回路２５を有している。タイミング生成回路２１は、駆動回路２０内の各回路が連動して動作するように制御するものである。タイミング生成回路２１は、例えば、外部から入力された同期信号２０Ｂに応じて（同期して）、上述した各回路に対して制御信号２１Ａを出力するようになっている。

映像信号処理回路２２は、例えば、外部から入力されたデジタルの映像信号２０Ａに対して所定の補正を行い、それにより得られた映像信号２２Ａを信号線駆動回路２３に出力するものである。所定の補正としては、例えば、ガンマ補正や、オーバードライブ補正などが挙げられる。

信号線駆動回路２３は、例えば、制御信号２１Ａの入力に応じて（同期して）、映像信号処理回路２２から入力された映像信号２２Ａに対応するアナログの信号電圧を、各信号線ＤＴＬに印加するものである。信号線駆動回路２３は、例えば、２種類の電圧（Ｖｏｆｓ、Ｖｓｉｇ）を出力可能となっている。具体的には、信号線駆動回路２３は、走査線駆動回路２４により選択された画素１１へ、信号線ＤＴＬを介して２種類の電圧（Ｖｏｆｓ、Ｖｓｉｇ）を供給するようになっている。Ｖｓｉｇは、映像信号２０Ａに対応する電圧値となっている。Ｖｏｆｓは、映像信号２０Ａとは無関係の一定電圧である。Ｖｓｉｇの最小電圧はＶｏｆｓよりも低い電圧値となっており、Ｖｓｉｇの最大電圧はＶｏｆｓよりも高い電圧値となっている。

走査線駆動回路２４は、例えば、制御信号２１Ａの入力に応じて（同期して）、複数の走査線ＷＳＬを所定のシーケンスで選択することにより、Ｖｔｈ補正や、信号電圧Ｖｓｉｇの書き込み、μ補正およびＧｂｓｔ調整を所望の順番で実行させるものである。ここで、Ｖｔｈ補正とは、駆動トランジスタＴｒ１のゲート−ソース間電圧Ｖｇｓを駆動トランジスタＴｒ１の閾値電圧に近づける補正動作を指している。信号電圧Ｖｓｉｇの書き込み（信号書き込み）とは、駆動トランジスタＴｒ１のゲートに対して、信号電圧Ｖｓｉｇを、書込トランジスタＴｒ２を介して書き込む動作を指している。μ補正とは、駆動トランジスタＴｒ１のゲート−ソース間に保持される電圧（ゲート−ソース間電圧Ｖｇｓ）を、駆動トランジスタＴｒ１の移動度μの大きさに応じて補正する動作を指している。信号書き込みと、μ補正とは、互いに別個のタイミングで行われることもある。本実施の形態では、走査線駆動回路２４が、１つの選択パルスを、走査線ＷＳＬへ出力することによって、信号書き込みと、μ補正とを同時に（もしくは間髪空けずに連続して）行うようになっている。Ｇｂｓｔ調整とは、ブートストラップゲインの低下を抑制することを指している。

走査線駆動回路２４は、例えば、３種類の電圧（Ｖｏｎ、Ｖｏｆｆ１、Ｖｏｆｆ２）を出力可能となっている。具体的には、走査線駆動回路２４は、駆動対象の画素１１へ、走査線ＷＳＬを介して３種類の電圧（Ｖｏｎ、Ｖｏｆｆ１、Ｖｏｆｆ２）を供給し、書込トランジスタＴｒ２のオンオフ制御と、Ｇｂｓｔ調整とを行うようになっている。ここで、Ｖｏｎは、書込トランジスタＴｒ２のオン電圧以上の値となっている。Ｖｏｎは、後述の「Ｖｔｈ補正準備期間の後半部分」や、「Ｖｔｈ補正期間」、「信号書込・μ補正期間」などに走査線駆動回路２４から出力される書込パルスの波高値である。Ｖｏｆｆ１は、書込トランジスタＴｒ２のオン電圧よりも低い値となっており、かつ、Ｖｏｎよりも低い値となっている。Ｖｏｆｆ１は、後述の「Ｖｔｈ補正準備期間の前半部分」や、「Ｖｔｈ補正休止期間」、「発光期間の一部（例えば後半部分）」などに走査線駆動回路２４から出力される書込パルスの波高値である。Ｖｏｆｆ２は、Ｖｏｆｆ１よりも低い負の値となっている。Ｖｏｆｆ２は、後述の「Ｇｂｓｔ調整期間」に走査線駆動回路２４から出力される書込パルスの波高値である。

なお、Ｖｏｆｆ２は、本技術の「発光素子を発光させる際に、第１トランジスタをオフさせる負の値を持つ第１電圧」の一具体例に相当する。Ｖｏｆｆ１は、本技術の「発光素子の非発光時に第１トランジスタをオフさせておくために第１トランジスタのゲートに印加される第２電圧」および「第３電圧」の一具体例に相当する。駆動トランジスタＴｒ１は、本技術の「第２トランジスタ」の一具体例に相当する。書込トランジスタＴｒ２は、本技術の「第１トランジスタ」の一具体例に相当する。

電源線駆動回路２５は、例えば、制御信号２１Ａの入力に応じて（同期して）、複数の電源線ＤＳＬを所定の単位ごとに順次選択するものである。電源線駆動回路２５は、例えば、２種類の電圧（Ｖｃｃ、Ｖｓｓ）を出力可能となっている。電源線駆動回路２５は、走査線駆動回路２４により選択された画素１１へ、電源線ＤＳＬを介して２種類の電圧（Ｖｃｃ、Ｖｓｓ）を供給するようになっている。ここで、Ｖｓｓは、有機ＥＬ素子１３の閾値電圧Ｖｅｌと、有機ＥＬ素子１３のカソード電圧Ｖｃａｔｈとを足し合わせた電圧（Ｖｅｌ＋Ｖｃａｔｈ）よりも低い電圧値である。Ｖｃｃは、電圧（Ｖｅｌ＋Ｖｃａｔｈ）以上の電圧値である。

[動作]
次に、本実施の形態の表示装置１の動作（消光から発光までの動作）について説明する。本実施の形態では、有機ＥＬ素子１３のＩ−Ｖ特性が経時変化しても、その影響を受けることなく、有機ＥＬ素子１３の発光輝度を一定に保つようにするために、有機ＥＬ素子１３のＩ−Ｖ特性の変動に対する補償動作を組み込んでいる。さらに、本実施の形態では、駆動トランジスタＴｒ１の閾値電圧や移動度が経時変化しても、それらの影響を受けることなく、有機ＥＬ素子１３の発光輝度を一定に保つようにするために、上記閾値電圧や上記移動度の変動に対する補正動作を組み込んでいる。

図７は、１つの画素１１に着目したときの走査線ＷＳＬ、電源線ＤＳＬおよび信号線ＤＴＬに印加される電圧、ゲート電圧Ｖｇ、およびソース電圧Ｖｓの経時変化の一例を表したものである。

（Ｖｔｈ補正準備期間）
まず、駆動回路２０は、駆動トランジスタＴｒ１のゲート−ソース間電圧Ｖｇｓを駆動トランジスタＴｒ１の閾値電圧に近づけるＶｔｈ補正の準備を行う。具体的には、走査線ＷＳＬの電圧がＶｏｆｆ１、信号線ＤＴＬの電圧がＶｏｆｓ、電源線ＤＳＬの電圧がＶｃｃとなっている時に、電源線駆動回路２５は、制御信号２１Ａに応じて電源線ＤＳＬの電圧をＶｃｃからＶｓｓに下げる（時刻Ｔ１）。つまり、有機ＥＬ素子１３が発光している時に、電源線駆動回路２５は、制御信号２１Ａに応じて電源線ＤＳＬの電圧をＶｃｃからＶｓｓに下げる。すると、ソース電圧ＶｓがＶｓｓまで下がり、有機ＥＬ素子１３が消光する。このとき、保持容量Ｃｓを介したカップリングによりゲート電圧Ｖｇも下がる。

次に、電源線ＤＳＬの電圧がＶｓｓとなっており、かつ信号線ＤＴＬの電圧がＶｏｆｓとなっている間に、走査線駆動回路２４は、制御信号２１Ａに応じて走査線ＷＳＬの電圧をＶｏｆｆ１からＶｏｎに上げる（時刻Ｔ２）。すると、ゲート電圧ＶｇがＶｏｆｓまで下がる。このとき、ゲート電圧Ｖｇとソース電圧Ｖｓとの電位差（ゲート−ソース間電圧Ｖｇｓ）が駆動トランジスタＴｒ１の閾値電圧よりも小さくなっていてもよいし、それと等しいか、またはそれよりも大きくなっていてもよい。

（Ｖｔｈ補正期間）
次に、駆動回路２０は、Ｖｔｈの補正を行う。具体的には、信号線ＤＴＬの電圧がＶｏｆｓとなっており、かつ、走査線ＷＳＬの電圧がＶｏｎとなっている間に、電源線駆動回路２５は、制御信号２１Ａに応じて電源線ＤＳＬの電圧をＶｓｓからＶｃｃに上げる（時刻Ｔ３）。すると、駆動トランジスタＴｒ１のドレイン−ソース間に電流Ｉｄｓが流れ、ソース電圧Ｖｓが上昇する。このとき、ソース電圧ＶｓがＶｏｆｓ−Ｖｔｈよりも低い場合には、駆動トランジスタＴｒ１がカットオフするまで、駆動トランジスタＴｒ１のドレイン−ソース間に電流Ｉｄｓが流れる。つまり、Ｖｔｈ補正がまだ完了していない場合には、ゲート−ソース間電圧ＶｇｓがＶｔｈになるまで、駆動トランジスタＴｒ１のドレイン−ソース間に電流Ｉｄｓが流れる。これにより、ゲート電圧ＶｇがＶｏｆｓとなり、ソース電圧Ｖｓが上昇し、その結果、保持容量ＣｓがＶｔｈに充電され、ゲート−ソース間電圧ＶｇｓがＶｔｈとなる。

その後、信号線駆動回路２３は、制御信号２１Ａに応じて信号線ＤＴＬの電圧をＶｏｆｓからＶｓｉｇに切り替える前に、走査線駆動回路２４が制御信号２１Ａに応じて走査線ＷＳＬの電圧をＶｏｎからＶｏｆｆ１に下げる（時刻Ｔ４）。すると、駆動トランジスタＴｒ１のゲートがフローティングとなるので、ゲート−ソース間電圧Ｖｇｓを信号線ＤＴＬの電圧の大きさに拘わらずＶｔｈのままで維持することができる。このように、ゲート−ソース間電圧ＶｇｓをＶｔｈに設定することにより、駆動トランジスタＴｒ１の閾値電圧Ｖｔｈが画素回路１２ごとにばらついた場合であっても、有機ＥＬ素子１３の発光輝度のばらつきをなくすことができる。

（Ｖｔｈ補正休止期間）
その後、Ｖｔｈ補正の休止期間中に、信号線駆動回路２３は、信号線ＤＴＬの電圧をＶｏｆｓからＶｓｉｇに切り替える。

（信号書込・μ補正期間）
Ｖｔｈ補正休止期間が終了した後（つまりＶｔｈ補正が完了した後）、駆動回路２０は、映像信号２０Ａに応じた信号電圧の書き込みと、μ補正を行う。具体的には、信号線ＤＴＬの電圧がＶｓｉｇとなっており、かつ電源線ＤＳＬの電圧がＶｃｃとなっている間に、走査線駆動回路２４は、制御信号２１Ａに応じて走査線ＷＳＬの電圧をＶｏｆｆ１からＶｏｎに上げる（時刻Ｔ５）。すると、駆動トランジスタＴｒ１のゲートが信号線ＤＴＬに接続され、駆動トランジスタＴｒ１のゲート電圧Ｖｇが信号線ＤＴＬの電圧（Ｖｓｉｇ）となる。このとき、有機ＥＬ素子１３のアノード電圧はこの段階ではまだ有機ＥＬ素子１３の閾値電圧Ｖｅｌよりも小さく、有機ＥＬ素子１３はカットオフしている。そのため、電流Ｉｄｓは有機ＥＬ素子１３の素子容量Ｃｏｌｅｄおよび補助容量Ｃｓｕｂに流れ、素子容量Ｃｏｌｅｄおよび補助容量Ｃｓｕｂが充電される。その結果、ソース電圧ＶｓがΔＶｓだけ上昇し、やがてゲート−ソース間電圧ＶｇｓがＶｓｉｇ＋Ｖｔｈ−ΔＶｓとなる。このようにして、書き込みと同時にμ補正が行われる。ここで、駆動トランジスタＴｒ１の移動度μが大きい程、ΔＶｓも大きくなるので、ゲート−ソース間電圧Ｖｇｓを発光前にΔＶｓだけ小さくすることにより、画素１１ごとの移動度μのばらつきを取り除くことができる。

（発光期間・Ｇｂｓｔ調整期間）
次に、走査線駆動回路２４は、制御信号２１Ａに応じて走査線ＷＳＬの電圧をＶｏｎからＶｏｆｆ２に下げる（時刻Ｔ６）。すると、駆動トランジスタＴｒ１のドレイン−ソース間に電流Ｉｄｓが流れ、ソース電圧Ｖｓが上昇する。その結果、有機ＥＬ素子１３に閾値電圧Ｖｅｌ以上の電圧が印加され、有機ＥＬ素子１３が所望の輝度で発光する。

このとき、走査線駆動回路２４は、有機ＥＬ素子１３を発光させる際に、書込トランジスタＴｒ２をオフさせる負の値を持つ電圧Ｖｏｆｆ２を書込トランジスタＴｒ２のゲートに印加している。そのため、書込トランジスタＴｒ２のゲート電圧は、Ｖｏｆｆ２となっており、Ｖｏｆｆ１よりも低い負の値となっている。書込トランジスタＴｒ２のオフ容量は、書込トランジスタＴｒ２のゲートに対してゼロボルトや正の電圧が印加されているときと比べて、図６に示したように低くなっている。これにより、ブートストラップゲインの低下が抑制され、ブートストラップゲインが１００％もしくは１００％に近い値となるので、有機ＥＬ素子１３が所望の輝度で発光する。

最後に、走査線駆動回路２４は、書込トランジスタＴｒ２のゲートに印加する電圧を、有機ＥＬ素子１３を消光させるまでの間に、Ｖｏｆｆ２からＶｏｆｆ１に変える。なお、書込トランジスタＴｒ２のゲートに印加する電圧が、Ｖｔｈ補正準備期間に入るまでの間、Ｖｏｆｆ２になったままになっていてもよい。しかし、書込トランジスタＴｒ２のゲートに印加する電圧がＶｏｆｆ２になったままになっている間、書込トランジスタＴｒ２のゲートには負バイアスが印加され続けることになる。従って、書込トランジスタＴｒ２の特性劣化などを勘案すると、書込トランジスタＴｒ２のゲートにＶｏｆｆ２を印加し続ける期間は、できるだけ短い方がよい。

[効果]
次に、本実施の形態の表示装置１における効果について説明する。

上述したように、ブートストラップゲインは、画素回路１２内のトランジスタの寄生容量に起因して低下し得る。画素回路１２内のトランジスタの寄生容量は、そのトランジスタの閾値電圧をパラメタとして持っている。そのため、画素回路１２内のトランジスタの閾値電圧のばらつきに起因して、ブートストラップゲインが画素１１ごとにばらつき得る。この場合、発光輝度が画素１１ごとにばらつき、ユニフォーミティが損なわれてしまう。

一方、本実施の形態では、書込トランジスタＴｒ２が、ゲート電圧へ印加される負バイアスの大きさが大きくなるにつれて、オフ時の寄生容量が小さくなる特性を有している。これにより、有機ＥＬ素子１３を発光させる際に、書込トランジスタＴｒ２をオフさせる負の値を持つ電圧Ｖｏｆｆ２を書込トランジスタＴｒ２のゲートに印加することにより、ブートストラップ時の書込トランジスタＴｒ２の寄生容量を小さくすることができる。その結果、ブートストラップゲインの画素１１ごとのばらつきを低減することができるので、高いユニフォーミティを得ることができる。

＜３．適用例＞
以下、上記実施の形態で説明した表示装置１の適用例について説明する。上記実施の形態の表示装置１は、テレビジョン装置、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラなど、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。

（適用例１）
図８は、上記実施の形態の表示装置１が適用されるテレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル３１０およびフィルターガラス３２０を含む映像表示画面部３００を有しており、この映像表示画面部３００は、上記実施の形態およびその変形例に係る表示装置１により構成されている。

（適用例２）
図９Ａ、図９Ｂは、上記実施の形態の表示装置１が適用されるデジタルカメラの外観を表したものである。このデジタルカメラは、例えば、フラッシュ用の発光部４１０、表示部４２０、メニュースイッチ４３０およびシャッターボタン４４０を有しており、その表示部４２０は、上記実施の形態等に係る表示装置１により構成されている。

（適用例３）
図１０は、上記実施の形態の表示装置１が適用されるノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体５１０，文字等の入力操作のためのキーボード５２０および画像を表示する表示部５３０を有しており、その表示部５３０は、上記実施の形態等に係る表示装置１により構成されている。

（適用例４）
図１１は、上記実施の形態の表示装置１が適用されるビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部６１０，この本体部６１０の前方側面に設けられた被写体撮影用のレンズ６２０，撮影時のスタート／ストップスイッチ６３０および表示部６４０を有しており、その表示部６４０は、上記実施の形態等に係る表示装置１により構成されている。

（適用例５）
図１２Ａ、図１２Ｂは、上記実施の形態の表示装置１が適用される携帯電話機の外観を表したものである。この携帯電話機は、例えば、上側筐体７１０と下側筐体７２０とを連結部（ヒンジ部）７３０で連結したものであり、ディスプレイ７４０，サブディスプレイ７５０，ピクチャーライト７６０およびカメラ７７０を有している。そのディスプレイ７４０またはサブディスプレイ７５０は、上記実施の形態等に係る表示装置１により構成されている。

以上、実施の形態および適用例を挙げて本技術を説明したが、本技術は上記実施の形態等に限定されるものではなく、種々変形が可能である。

例えば、上記実施の形態等では、アクティブマトリクス駆動のための画素回路１２の構成は、上記各実施の形態で説明したものに限られず、必要に応じて容量素子やトランジスタを追加してもよい。その場合、画素回路１２の変更に応じて、上述した信号線駆動回路２３や、走査線駆動回路２４、電源線駆動回路２５などの他に、必要な駆動回路を追加してもよい。

また、上記実施の形態等では、信号線駆動回路２３、走査線駆動回路２４および電源線駆動回路２５の駆動をタイミング生成回路２１および映像信号処理回路２２が制御していたが、他の回路がこれらの駆動を制御するようにしてもよい。また、信号線駆動回路２３、走査線駆動回路２４および電源線駆動回路２５の制御は、ハードウェア（回路）で行われていてもよいし、ソフトウェア（プログラム）で行われていてもよい。

また、上記実施の形態等では、書込トランジスタＴｒ２のソースおよびドレインや、駆動トランジスタＴｒ１のソースおよびドレインが固定されたものとして説明されていたが、いうまでもなく、電流の流れる向きによっては、ソースとドレインの対向関係が上記の説明とは逆になることがある。そのときは、上記実施の形態等において、ソースをドレインと読み替えるとともに、ドレインをソースと読み替えてもよい。

また、上記実施の形態等では、書込トランジスタＴｒ２および駆動トランジスタＴｒ１がｎチャネルＭＯＳ型のＴＦＴにより形成されているものとして説明されていたが、書込トランジスタＴｒ２および駆動トランジスタＴｒ１の少なくとも一方がｐチャネルＭＯＳ型のＴＦＴにより形成されていてもよい。なお、駆動トランジスタＴｒ１がｐチャネルＭＯＳ型のＴＦＴにより形成されている場合には、上記実施の形態等において、有機ＥＬ素子１３のアノードがカソードとなり、有機ＥＬ素子１３のカソードがアノードとなる。

また、例えば、本技術は以下のような構成を取ることができる。
（１）
発光素子および画素回路を画素ごとに有する表示パネルと、
各前記画素を駆動する駆動回路と
を備え、
前記画素回路は、
映像信号に応じた電圧をサンプリングする第１トランジスタと、
前記第１トランジスタによってサンプリングされた電圧の大きさに応じて前記発光素子に流れる電流を制御する第２トランジスタと、
前記第１トランジスタによってサンプリングされた電圧を保持する保持容量と
を有し、
前記第１トランジスタは、ゲート電圧へ印加される負バイアスの大きさが大きくなるにつれて、オフ時の寄生容量が小さくなる特性を有する
表示装置。
（２）
前記駆動回路は、前記発光素子を発光させる際に、前記第１トランジスタをオフさせる負の値を持つ第１電圧を前記第１トランジスタのゲートに印加する
（１）に記載の表示装置。
（３）
前記第１電圧は、前記発光素子の非発光時に前記第１トランジスタをオフさせておくために前記第１トランジスタのゲートに印加される第２電圧よりも低くなっている
（２）に記載の表示装置。
（４）
前記駆動回路は、前記第１トランジスタのゲートに印加する電圧を、前記発光素子を消光させるまでの間に、前記第１電圧から、前記第１電圧よりも高い第３電圧に変える
（１）ないし（３）のいずれか一項に記載の表示装置。
（５）
前記第１トランジスタは、酸化物半導体層を有するトップゲート型のトランジスタである
（１）ないし（４）のいずれか一項に記載の表示装置。
（６）
前記第１トランジスタは、前記酸化物半導体層と対向する位置にゲートを有し、前記ゲ ートをマスクとして前記酸化物半導体層を処理することにより前記酸化物半導体層に形成 された低抵抗のソース領域およびドレイン領域を有する
（５）に記載の表示装置。
（７）
表示装置を備え、
前記表示装置は、
発光素子および画素回路を画素ごとに有する表示パネルと、
各前記画素を駆動する駆動回路と
を有し、
前記画素回路は、
映像信号に応じた電圧をサンプリングする第１トランジスタと、
前記第１トランジスタによってサンプリングされた電圧の大きさに応じて前記発光素子に流れる電流を制御する第２トランジスタと、
前記第１トランジスタによってサンプリングされた電圧を保持する保持容量と
を有し、
前記第１トランジスタは、ゲート電圧へ印加される負バイアスの大きさが大きくなるにつれて、オフ時の寄生容量が小さくなる特性を有する
電子機器。

１…表示装置、１０…表示パネル、１０Ａ…表示領域、１１…画素、１２…画素回路、１３…有機ＥＬ素子、２０…駆動回路、２０Ａ…映像信号、２０Ｂ…同期信号、２１…タイミング生成回路、２１Ａ…制御信号、２２…映像信号処理回路、２２Ａ…映像信号、２３…信号線駆動回路、２４…走査線駆動回路、２５…電源線駆動回路、３１…基板、３２，３２Ｄ…酸化物半導体層、３２Ａ…ソース領域、３２Ｂ…ドレイン領域、３２Ｃ…チャネル領域、３３…ゲート絶縁膜、３４…ゲート電極、３５…層間絶縁膜、３６…ソース電極、３７…ドレイン電極、３００…映像表示画面部、３１０…フロントパネル、３２０…フィルターガラス、４１０…発光部、４２０，５３０，６４０…表示部、４３０…メニュースイッチ、４４０…シャッターボタン、５１０…本体、５２０…キーボード、６１０…本体部、６２０…レンズ、６３０…スタート／ストップスイッチ、７１０…上側筐体、７２０…下側筐体、７３０…連結部、７４０…ディスプレイ、７５０…サブディスプレイ、７６０…ピクチャーライト、７７０…カメラ、Ｃｇｓ，Ｃｗｓ…ゲート−ソース間容量、Ｃｇｄ…ゲート−ドレイン間容量、Ｃｓ…保持容量、Ｃｓｕｂ…補助容量、ＣＴＬ…カソード線、ＤＴＬ…信号線、ＤＳＬ…電源線、Ｇｂｓｔ…ブートストラップゲイン、Ｉｄｓ…電流、Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６，Ｔ７…時刻、Ｔｒ１…駆動トランジスタ、Ｔｒ２…書込トランジスタ、Ｖｃｃ，Ｖｌｏｓｓ，Ｖｏｆｓ，Ｖｏｆｆ１、Ｖｏｆｆ２，Ｖｏｎ，Ｖｓｓ…電圧、Ｖｇ…ゲート電圧、Ｖｇｓ…ゲート−ソース間電圧、Ｖｓ…ソース電圧、Ｖｓｉｇ…信号電圧、Ｖｔｈ…閾値電圧、ＷＳＬ…走査線。

Claims (7)

1. 発光素子および画素回路を画素ごとに有する表示パネルと、
   各前記画素を駆動する駆動回路と
   を備え、
   前記画素回路は、
   映像信号に応じた電圧をサンプリングする第１トランジスタと、
   前記第１トランジスタによってサンプリングされた電圧の大きさに応じて前記発光素子に流れる電流を制御する第２トランジスタと、
   前記第１トランジスタによってサンプリングされた電圧を保持する保持容量と
   を有し、
   前記第１トランジスタは、ゲート電圧へ印加される負バイアスの大きさが大きくなるにつれて、オフ時の寄生容量が小さくなる特性を有する
   表示装置。
2. 前記駆動回路は、前記発光素子を発光させる際に、前記第１トランジスタをオフさせる負の値を持つ第１電圧を前記第１トランジスタのゲートに印加する
   請求項１に記載の表示装置。
3. 前記第１電圧は、前記発光素子の非発光時に前記第１トランジスタをオフさせておくために前記第１トランジスタのゲートに印加される第２電圧よりも低くなっている
   請求項２に記載の表示装置。
4. 前記駆動回路は、前記第１トランジスタのゲートに印加する電圧を、前記発光素子を消光させるまでの間に、前記第１電圧から、前記第１電圧よりも高い第３電圧に変える
   請求項２に記載の表示装置。
5. 前記第１トランジスタは、酸化物半導体層を有するトップゲート型のトランジスタである
   請求項２に記載の表示装置。
6. 前記第１トランジスタは、前記酸化物半導体層と対向する位置にゲートを有し、前記ゲートをマスクとして前記酸化物半導体層を処理することにより前記酸化物半導体層に形成された低抵抗のソース領域およびドレイン領域を有する
   請求項５に記載の表示装置。
7. 表示装置を備え、
   前記表示装置は、
   発光素子および画素回路を画素ごとに有する表示パネルと、
   各前記画素を駆動する駆動回路と
   を有し、
   前記画素回路は、
   映像信号に応じた電圧をサンプリングする第１トランジスタと、
   前記第１トランジスタによってサンプリングされた電圧の大きさに応じて前記発光素子に流れる電流を制御する第２トランジスタと、
   前記第１トランジスタによってサンプリングされた電圧を保持する保持容量と
   を有し、
   前記第１トランジスタは、ゲート電圧へ印加される負バイアスの大きさが大きくなるにつれて、オフ時の寄生容量が小さくなる特性を有する
   電子機器。

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