CN102203936B - 半导体器件及其制造方法 - Google Patents

Abstract

本发明提供了一种半导体器件，该半导体器件包括对抗浪涌电压等的旁路保护单元，实现了良好的耐压特性和低的导通电阻(低导通状态电压)，具有简单结构并且用于大电流目的。在本发明中，半导体器件包括：n⁺型GaN衬底1，其具有与支撑衬底欧姆接触的GaN层；FET，其在第一区域R1中具有n^-型GaN漂移层2；以及SBD，其具有第二区域R2中的阳极电极，阳极电极与n^-型GaN漂移层2形成肖特基接触。FET和SBD并联布置。FET的漏电极D和SBD的阴极电极C形成在n⁺型GaN衬底1的背面上。

Description

半导体器件及其制造方法

技术领域

本发明涉及一种用于大功率切换并且可以实现良好的耐压特性和低导通状态电压的小型半导体器件以及制造该半导体器件的方法。

背景技术

对于大电流切换元件而言，需要的是高反向击穿电压和低导通电阻。为了实现针对浪涌电压等的保护，提出了一种如下的结构，在该结构中，肖特基势垒二极管(SBD)在与用作切换元件(PTL 1)的功率场效应晶体管(FET)的源和漏之间附加地布置成并联。在蓝宝石衬底上形成的GaN基半导体层中，伴随功率FET(在PTL1中没有公开特定结构)的SBD包括与AlGaN层肖特基接触的阳极电极和与GaN层欧姆接触的阴极电极，并且在GaN层和AlGaN层之间的界面处产生二维电子气。

引文列表

专利文献

PTL 1：日本未经审查的专利申请公布No.2008-219021

发明内容

技术问题

在上述器件中，可以改进导通电阻和耐压特性，但是器件的整个表面变得复杂。在大电流切换元件中，存在使用垂直元件的趋势，在该垂直元件中，电流在半导体叠层体的厚度方向上流动。然而，在垂直元件的情况下，通过作为保护元件的SBD的环境来确定载流能力。因此，难以增大载流能力，并且当施加具有大电流的浪涌电压等时，不能释放充足量的电流。

本发明的目的在于提供一种半导体器件以及制造半导体器件的方法，该半导体器件包括对抗浪涌电压等的旁路保护单元，该半导体器件实现良好的耐压特性和低的导通电阻(低导通状态电压)，具有简单结构，并且用于大电流目的。

问题的解决方法

本发明的半导体器件包括：第一导电类型衬底；FET，其具有第一导电类型漂移层并且在衬底的第一区域中构成切换元件；以及SBD，其具有与位于衬底的第二区域中的第一导电类型层进行肖特基接触的电极。FET和SBD并联布置，衬底是GaN衬底，并且FET的背面电极和SBD的背面电极(肖特基电极的相对物)形成在GaN衬底的背面上。在此，本发明的半导体器件往往是诸如用于光电装置的电子设备的电器件、用于重型电气设备的电器件、用于汽车电子装置的电器件和用于电动火车等的电器件中的任一个。

在上述结构中，作为切换元件的垂直FET和垂直SBD被并联布置在同一GaN衬底上，并且SBD用作对抗浪涌电压等的FET的保护元件。GaN衬底具有导电性，并且诸如FET的漏电极或SBD的阴极电极的背面电极可以通过欧姆接触被直接形成在GaN衬底的背面上。背面电极可以是同时形成的集成主体，并且可以是漏电极和阴极电极的公共电极。在这种情况下，实现了具有小尺寸的简单结构。FET的沟道可以具有产生二维电子气等的金属氧化物半导体(MOS)结构或高电子迁移率晶体管(HEMT)结构。

此外，由于GaN基漂移层等被直接形成在GaN衬底上，因此不需要使用缓冲层等。通过简化外延叠层体的结构而不使用缓冲层，简化了制造工艺，并因此制造时间可以缩短并且制造产率可以提高。通过将上述优点与将FET和SBD安装在同一GaN衬底上并且以共享方式形成背面电极的优点结合，可以简化整个结构并且可以实现尺寸的减小。

由于在GaN衬底上形成的GaN基半导体层是垂直元件并且具有良好的耐压特性和低的导通电阻，所以可以通过大电流。在沟道具有HEMT结构的情况下，在宽带隙半导体之中，与SiC等相比，使用GaN(GaN包括外延生长的并且具有不同带隙的许多晶体)来容易地形成异质器件。因此，可以容易地形成诸如二维电子气层的沟道。因此，可以实现显著低的导通电阻。

在此，可以被称作漂移层的SBD的第一导电类型层被简称为第一导电类型层，而不用再说“漂移”来将SBD的第一导电类型层与FET的第一导电类型漂移层区分开。在制造方法等的描述中，会存在以下情况：在特定制造方法中，在FET和SBD中形成公共的第一导电类型漂移层。在这种情况下，对于这两种第一导电类型层要额外说“漂移”。

SBD的第一导电类型层和FET的第一导电类型漂移层可以在相同的膜形成时刻处被形成或者可以独立地被形成。如以下所描述的，即使在它们在相同的膜形成时刻处被形成的情况下，也可以在FET和SBD之间设置防止或阻隔电流穿过的物体。

半导体器件可以包括在第一区域中的第一导电类型漂移层上形成的并且在其内均具有形成的开口的第二导电类型层和第一导电类型盖帽层，其中，FET的圆柱形沟道形成部分被设置成接触开口的内表面，栅电极被设置成使得栅电极和开口中的第二导电类型层的内表面夹住沟道形成部分，并且第二导电类型层从第一区域延伸到第二区域并且接触SBD的肖特基电极。采用这种延伸的第二导电类型层，可以形成SBD的肖特基电极的保护环，其可以提高SBD的耐压特性。第二导电类型层不必与SBD的肖特基电极欧姆接触，但是欧姆接触进一步提高耐压特性。沟道形成部分是在HEMT结构情况下的再生长层，存在其中沟道形成部分自身包括沟道的情况(HEMT结构)和其中沟道形成部分自身不包括沟道并且是用于在第二导电类型层中形成反转层的沟道的绝缘膜的情况(MOS结构)。

沟道部分可以是再生长层，其包括载流子传送通过的第一GaN基半导体层和具有的带隙比第一GaN基半导体层的带隙大的第二GaN基半导体层。因此，沟道部分可以由具有高迁移率的二维电子气构成并且导通电阻可以减小。

通过使第二区域中的第一导电类型层延伸到第一区域来形成FET的漂移层，并且(d1)可以形成连续主体，而在第一导电类型层的第一区域和第二区域之间不设置电流障碍，(d2)i型GaN基层可以被介于在其间，(d3)绝缘层可以介于在其间，或者(d4)凹槽可以形成在其间。因此，FET和SBD可以任何电平处彼此电分离，以便满足可靠性、抵抗浪涌等的各种所需电平。

包括一起成组的两个或更多个FET的FET区域和包括一起成组的两个或更多个SBD的SBD区域被布置在GaN衬底上，FET区域和SBD区域之间具有边界。FET可以采用单个或成组方式被并联连接到相应的一个或多个SBD。在此，与属于同一组的FET并联连接的SBD属于同一组。因此，可以实现简单布线构造，同时应对大电流。例如，在为了处理大电流而包括多个FET的器件中，通过在与边界的方向相垂直的方向上布置包括多个FET和一个或多个SBD的组(其间设置有边界的SBD和FET的上电极(阳极电极和源电极)被彼此电连接)，可以容易地通过膜形成来形成大电流的电流路径，并因此可以简化制造工艺。

包括一起成组的两个或更多个FET的两个或更多个FET区域和包括一起成组的两个或更多个SBD的一个或多个SBD区域被布置在GaN衬底上，使得两个或更多个FET区域和一个或多个SBD区域中的一个被介于在其他区域之间。FET可以采用单个或成组方式被并联连接到相应的一个或多个SBD。由于容易地执行FET和SBD的分组，因此可以容易地选择彼此并联连接的多个相同的组。另外，在同一组中，可以容易地执行其中同相进行导通/截止操作的同相子组的区分。因此，可以采用简单结构来实现需要对同相的多个FET执行导通/截止操作的大电流的电路通路和信号线的区分。由于FET区域和SBD区域被设置成彼此相邻，因此在FET区域和SBD区域中产生的热被容易地传导到相邻的区域。因此，尽管可以采用简单结构来通过大电流，但是温度也不会局部地增大，由此可以提高耐热性。

两个或更多个FET和一个或多个SBD被布置在GaN衬底上。SBD均位于与FET相邻的至少一个位置中。FET可以采用单个或成组方式被并联连接到相应的一个或多个SBD。因此，由流过FET的大电流产生的热可以消散。优点还在于，由浪涌电压等在SBD中产生的热得以消散。

半导体器件可以包括覆盖多个FET中的栅电极的层间绝缘膜，其中，没有被层间绝缘膜覆盖的FET的上电极和与FET相对应的SBD的肖特基电极通过公共布线层、采用单个或成组方式被彼此电连接。因此，大电流的电流路径被简化，同时一定与连接到栅电极的信号线绝缘，并且可以采用简单制造工艺来容易地形成。

半导体器件可以包括均具有以脊形状延伸并且形成在FET中的第一导电类型层上的开口的第二导电类型层和第一导电类型盖帽层，其中，FET的沟道形成部分在与以脊形状延伸的开口的内表面相接触的同时延伸，栅电极延伸成使得栅电极和脊形开口中的第二导电类型层的内表面夹住沟道形成部分，当从平面图上观察时，两个源电极延伸成夹住延伸的栅电极，SBD的肖特基电极在其中两个源电极延伸的方向上延伸，并且第二导电类型层接触SBD的肖特基电极。因此，FET的上电极(源电极)和栅电极可以形成例如梳形状。肖特基电极被布置成电连接到FET的上电极。例如，在当从平面图上观察时FET和SBD被形成在彼此面对的两个基极电极之间的情况下，可以采用如下结构，在该结构中，使FET的两个上电极(源电极)和在FET旁边设置的SBD的肖特基电极从一个基极电极延伸，并且使FET的一个或两个栅电极从另一个基极电极延伸以便介于在上电极之间。通过密集地布置FET的栅电极和上电极，大电流可以在厚度方向上通过，同时大电流密度得以保持。此外，由于FET的第二导电类型层延伸成接触SBD的肖特基电极，因此第二导电类型层可以产生与保护环效果相类似的效果。

半导体器件是转换器，其包括第一芯片和不同于第一芯片的第二芯片并且被构造用于使得直流电功率和三相电功率相互转换，其中第一芯片和第二芯片均包括：与第一相(U相)相对应的至少一个FET和至少一个SBD，所述至少一个FET和所述至少一个SBD为上述一个半导体器件中的FET和SBD；与第二相(V相)相对应的至少一个FET和至少一个SBD，所述至少一个FET和所述至少一个SBD为上述一个半导体器件中的FET和SBD；以及与第三相(W相)相对应的至少一个FET和至少一个SBD，所述至少一个FET和所述至少一个SBD为上述一个半导体器件中的FET和SBD，并且第一芯片的背面电极和第二芯片的上电极通过第一相(U相)至第三相(W相)中的每个相中的布线线路彼此连接。因此，可以简化具有良好的耐压特性和低的导通电阻的三相AC-DC转换器并且器件的整个结构的尺寸可以减小。

一种制造本发明半导体器件的方法包括：准备GaN衬底的步骤；在GaN衬底上形成第一导电类型GaN基漂移层/第二导电类型GaN基层/第一导电类型GaN基盖帽层的外延叠层体的步骤；蚀刻第一区域中的GaN衬底上的外延叠层体以形成到达第一导电类型GaN基漂移层的FET开口的步骤；在开口的内表面上形成沟道形成层的步骤；以及通过利用抗蚀剂膜掩蔽第一区域来蚀刻第二区域中的外延叠层体和沟道形成层以形成到达第一导电类型GaN基漂移层的SBD开口的步骤，其中，形成与SBD开口中的第一导电类型GaN基漂移层进行肖特基接触的电极。

通过上述方法，可以在GaN衬底上形成具有保护电路的FET。因为通过堆叠具有不同带隙的GaN基半导体(存在许多具有不同带隙并且外延生长的GaN基半导体)，可以容易地形成异质界面，并且使用HEMT结构来容易地形成沟道，所以GaN基半导体层的导通电阻可以显著降低。另外，GaN基半导体具有良好的耐压特性。结果，可以采用具有小尺寸的简单结构来形成具有良好的耐压特性和导通电阻的切换元件。由于该FET是电流在外延叠层体的厚度方向上流动的垂直元件，因此可以通过大电流。

另一种制造本发明的半导体器件的方法包括：准备GaN衬底的步骤；在GaN衬底上形成第一导电类型GaN基漂移层/第二导电类型GaN基层/第一导电类型GaN基盖帽层的外延叠层体的步骤；蚀刻GaN衬底的第一区域和第二区域中的外延叠层体以在第一区域中形成FET开口并且在第二区域中形成SBD开口的步骤，所述FET开口到达第一导电类型GaN基漂移层，所述SBD开口到达第一导电类型GaN基漂移层；形成绝缘膜使得绝缘膜覆盖FET开口、SBD开口和外延分层主体的未蚀刻部分的步骤；以及，在FET开口中形成栅电极使得栅电极和开口中的第二导电类型GaN基层的内表面夹住绝缘膜的步骤，其中，通过形成穿透绝缘膜的孔，在SBD开口中形成与第一导电类型GaN基漂移层进行肖特基接触的电极。

因此，可以采用具有小尺寸的简单结构，在公共GaN衬底上形成具有保护电路的金属-绝缘体-半导体场效应晶体管(MISFET)。由于该FET是电流在外延叠层体的厚度方向上流动的垂直元件，因此可以通过大电流。GaN基半导体层具有良好的耐压特性和低的导通电阻。此外，在上述方法中，可以使用MIS的栅绝缘膜作为掩模来有效率地形成FET和SBD。

本发明的有利效果

根据本发明，可以提供一种半导体器件和制造该半导体器件的方法，所述半导体器件包括对抗浪涌电压等的SBD旁路保护电路，所述半导体器件实现良好的耐压特性和低的导通电阻(低导通状态电压)，具有简单结构，并且用于大电流目的。

附图说明

图1示出根据本发明第一实施例的半导体器件。图1(a)至图1(c)分别是截面图、平面图和电路图。

图2是用于描述图1所示的半导体器件的FET的沟道形成层的示意图。

图3是用于描述图1所示的半导体器件的SBD的示意图。图3(a)是平面图并且图3(b)是沿着线IIIB-IIIB截取的截面图。

图4是用于描述图1所示的半导体器件的制造工艺的示意图。图4(a)示出其中已形成外延叠层体的状态，图4(b)示出其中已形成FET开口的状态，图4(c)示出其中已形成沟道形成层(HEMT结构)的状态，图4(d)示出其中已形成SBD开口的状态，并且图4(e)示出其中在形成源电极之前已形成抗蚀剂图案的状态。

图5是示出根据本发明第二实施例的半导体器件的示意图。

图6是示出根据本发明第二实施例的修改形式1的半导体器件的示意图。

图7是示出根据本发明第二实施例的修改形式2的半导体器件的示意图。

图8是示出根据本发明第二实施例的修改形式3的半导体器件的示意图。

图9是示出根据本发明第三实施例的半导体器件中的FET的沟道部分的示意图。

图10示出用于制造根据本发明第三实施例的半导体器件的方法。图10(a)示出其中已形成FET开口和SBD开口的状态，并且图10(b)示出其中已用栅绝缘膜覆盖表面的状态。

图11是根据本发明第四实施例的半导体器件的平面图。

图12是示出图11所示的半导体器件中的布线的截面图。

图13是根据本发明第五实施例的半导体器件的平面图。

图14是根据本发明第六实施例的半导体器件的平面图。

图15是根据本发明第六实施例的修改形式1的半导体器件的平面图。

图16是根据本发明第六实施例的修改形式2的半导体器件的平面图。

图17是根据本发明第六实施例的修改形式3的半导体器件的平面图。

图18是根据本发明第六实施例的修改形式4的半导体器件的平面图。

图19是根据本发明第七实施例的半导体器件的平面图。

图20是根据本发明第七实施例的修改形式的半导体器件的平面图。

图21(a)是作为根据本发明第八实施例的半导体器件的三相AC-DC转换器的平面图，并且图21(b)是电路图。

具体实施方式

(第一实施例)

图1(a)是示出根据本发明第一实施例的半导体器件10的示意图。图1(b)是图1(a)所示的半导体器件的平面图。半导体器件10由衬底和通过欧姆接触形成在衬底上的GaN层来形成，并且包括构成切换元件的FET和用作FET的保护元件的SBD。n⁺型GaN衬底1的载流子密度约为例如3×10¹⁸cm^-3。FET被形成在第一区域R1中，并且SBD被形成在第二区域R2中。n^-型GaN漂移层2/p型AlGaN层3/n⁺型GaN盖帽层4的外延叠层体依次被形成在n⁺型GaN衬底1上。p型AlGaN层3增大沟道的背面电势以实现FET的常关操作。

在其中形成有FET的第一区域R1中，形成从外延叠层体2、3和4的上表面开始到达n^-型GaN漂移层2的开口，并且在开口的内表面上形成沟道形成层5。为了制造工艺的方便起见，沟道形成层5被形成直到其中形成有SBD的第二区域R2，但是这不具有特定含义。FET的沟道形成层5由外延生长在开口的内表面上的GaN基半导体层和具有的带隙大于GaN基半导体层的带隙的另一个GaN基半导体层来构成。在沟道形成层5中，通过施加到栅电极G的信号电压来产生二维电子气。FET的源电极S被形成在整个表面上，但是通过形成开口来去除源电极A的一些部分(FET的栅区G和SBD的阳极区A)。

在导通状态下，作为载流子的电子流过的路径为：源电极S→n⁺型GaN盖帽层4→沟道形成层5(二维电子气层)→n^-型GaN漂移层2→n⁺型GaN衬底1→作为背面电极的漏电极D。这个电子流动路径在构成垂直元件的外延叠层体等的厚度方向上延伸。

实现肖特基接触的SBD的电极为阳极A，以及电子流过的路径为阳极A→n^-型GaN漂移层2→n⁺型GaN衬底1→作为背面电极的阴极C。该SBD具有的特征在于，FET的p型AlGaN层3从第一区域R1延伸到第二区域R2并且接触阳极A以便环绕阳极A。p型AlGaN层3和阳极A之间的接触优选地为欧姆接触，以进一步改进耐压特性，但是不必是欧姆接触。SBD的阳极A和FET的源电极S通过布线层K1彼此电连接。通过在相同的膜形成时刻处形成导电层，以集成的方式形成作为背面电极的阴极C和漏极D。明显地，它们彼此电连接。

图1(c)是图1所示的半导体器件的电路图。就电路而言，构成切换元件的FET被并联连接到SBD。例如，无论是否存在到FET的栅电极的导通信号，当浪涌电压等施加到源电极S或漏电极时，使SBD处于其导通状态以允许电流流动并且用作旁路保护单元，所述旁路保护单元用于防止在某一时间段内浪涌电压施加到FET。在由Ni/Au构成并且与GaN肖特基接触的肖特基电极中，通过施加约1V的正向电压，可以使电流上升。相形之下，在具有pn结的GaN pn二极管的情况下，这种电压约为3V。因此，在比pn二极管更早的浪涌电压上升的时刻处，肖特基二极管可以将浪涌电流旁路。

图2是用于描述FET的沟道形成层5的示意图。沟道形成层5包括：电子传导层5b，其由未掺杂的GaN层或未掺杂的InGaN层来形成；以及AlGaN层5a，其提供电子并且具有的带隙大于电子传导层5b的带隙。虽然没有在图2中示出，但是可以在电子传导层5b和电子供应层5a之间设置由诸如AlN的绝缘体构成的中间层。电子传导层5b、电子供应层5a等是通过再生长、在同一生长腔中连续形成的层。通过向栅电极G施加信号电压，在电子传导层5b和电子供应层5a之间的界面处形成二维电子气层，并因此使沟道处于其导通状态。只要没有使沟道形成层5处于其导通状态，则由于存在p型AlGaN势垒层3，电子不会从n⁺型GaN盖帽层4移动到n^-型GaN漂移层2，由此实现常闭操作。如图3(a)和3(b)中所示，p型AlGaN势垒层3接触SBD的肖特基电极(阳极电极)A的外围，并且用作阳极电极A的保护环。阳极电极A被形成为在开口的外围延伸到p型AlGaN势垒层3上。采用该保护环，可以提高SBD的阳极电极A的耐压特性。供应电子的AlGaN层5可以掺杂有n型杂质。利用n型杂质进行的掺杂可以进一步降低导通电阻。可以以约1×10¹⁸cm^-3来掺杂Si作为n型杂质。

在图1所示的半导体器件中，GaN衬底具有n导电类型，并且诸如FET的漏电极D或SBD的阴极电极C的背面电极可以通过欧姆接触以共享方式被直接地形成在GaN衬底的背面上。此外，由于GaN基漂移层等被直接形成在GaN衬底1上，因此不需要使用缓冲层等。通过简化外延叠层体的结构而不使用缓冲层，制造工艺得以简化，并因此制造时间可以缩短并且制造产率可以得以提高。

通过将上述优点与将FET和SBD安装在同一GaN衬底上、直接形成背面电极以及以共享方式形成背面电极这些优点组合，可以简化整个结构并且可以实现尺寸的减小。由于在GaN衬底上形成的GaN基半导体层是垂直元件并且具有良好的耐压特性和低的导通电阻，因此可以通过大电流。在该实施例中，沟道具有HEMT结构。在宽带隙半导体之中，GaN具有许多晶体，这些晶体被外延生长并且具有与SiC等不同的带隙。因此，可以容易地形成诸如二维电子气的沟道形成层5。在图1所示的FET中，具有HEMT结构的沟道形成层5可以提供显著低的导通电阻。

采用延伸的p型AlGaN层3，可以形成用于SBD的肖特基电极A的保护环，这可以提高SBD的耐压特性。

现在将描述制造图1所示的半导体器件10的方法。首先，如图4(a)所示，在n⁺型GaN衬底1上形成n^-型GaN漂移层2/p型AlGaN层3/n⁺型GaN盖帽层4的外延叠层体。优选地，在约1050℃的生长温度下，通过金属有机气相外延(MOVPE)执行膜形成，但是可以通过分子束外延生长(MBE)来执行膜形成。以下举例说明厚度和载流子密度。n^-型GaN漂移层2具有的厚度为5μm并且载流子密度为1.0×10¹⁶cm^-3，p型AlGaN层3具有的厚度为0.5μm并且载流子密度为5.0×10¹⁶cm^-3，并且n⁺型GaN盖帽层4具有的厚度为0.3μm并且载流子密度为5.0×10¹⁷cm^-3。在SBD中作为保护环的p型AlGaN层3的功能被视为重要的情况下，载流子密度可以从5.0×10¹⁶cm^-3增加到1×1017cm^-3至1×10¹⁹cm^-3。

接着，如图4(b)所示，将通过蚀刻，在第一区域中形成开口H1。形成具有与开口H1相对应的开口的抗蚀剂图案。然后，通过使用氯基气体进行反应离子蚀刻(RIE)，在外延叠层体2、3和4中形成开口H1。因此，由于在开口H1的内表面(壁表面)处暴露了晶面，因此可以执行沟道形成层5的外延生长。开口H1的内表面相对于GaN衬底的表面具有约20°的倾斜角。可以通过变化RIE中所用的气体类型或者混合气体中包含的气态组分之间的流动比率，来调节该倾斜角。

接着，如图4(c)所示，将再生长由电子传导层5b/电子供应层5a构成的沟道形成层5。首先，优选地，在约1020℃的生长温度下，通过金属有机化学气相沉积来形成电子传导层5b的i型GaN层，以便具有约为50nm的厚度。然后，优选地，生长AlGaN电子供应层5a，以便具有约为30nm的厚度。在约1080℃的生长温度下，可以在i型GaN层5b和AlGaN层5a之间形成AlN中间层，以便具有约为2nm的厚度。

为了确保特定的膜形成速率，优选地，以高V/III比率和低于形成外延叠层体的生长温度的温度来形成再生长层。可以通过MBE替代MOVPE来执行上述膜形成。因此，如图4(d)所示，以与FET的开口H1的工艺相同的工艺，使用抗蚀剂掩模图案来形成SBD的开口H2。然后，如图4(e)所示，形成在与源电极S相对应的位置处具有开口的抗蚀剂图案，并且源电极由Ti/Al形成。可以使用任何合金来替代Ti/Al，只要能使该合金与n⁺型GaN盖帽层4欧姆接触即可。此后，在上表面上的布线层K1被形成，并且背面电极D和C由Ti/Al/Ti/Al来形成。在此，优选地执行合金化热处理。然后，形成在与栅电极G相对应的位置处具有开口的抗蚀剂图案，并且在沟道形成层5的电子供应层5a上形成由Ni/Au构成的栅电极G。可以由Pt/Au、Pd/Au、Mo/Au等来替代Ni/Au形成栅电极。

然后，形成在与阳极电极A相对应的位置处具有开口的抗蚀剂图案，并且肖特基电极A由Ni/Au形成。在一些情况下，可以共享FET的栅极。因此，可以得到图1所示的半导体器件。

(第二实施例)

图5是示出根据本发明第二实施例的半导体器件10的示意图。该实施例与第一实施例的相同之处在于，构成切换元件的FET和用作FET的保护元件的SBD被设置在n⁺型GaN衬底1上。然而，FET的p型AlGaN层3没有延伸到SBD并且仅用作FET的势垒层。因此，没有形成用作SBD的肖特基电极A的保护环的层，并且保护层23覆盖肖特基电极的外围和FET的源电极S的外围。

在图5所示的半导体器件10中，FET的p型AlGaN层3没有延伸到SBD的区域。因此，以下存在两种制造方法。可以使用常规方式来执行这两种制造方法。(S1)：n^-型GaN漂移层2/p型AlGaN层3/n⁺型GaN盖帽层4的外延叠层体依次形成在n⁺型GaN衬底1上、然后通过RIE去除SBD的一部分直到暴露了n^-型GaN漂移层2的制造方法。(S2)：在整个n⁺型GaN衬底1上形成n^-型GaN漂移层2、然后在一部分FET中选择性地生长p型AlGaN层3/n⁺型GaN盖帽层4的制造方法。

在制造方法(s2)中，使用用于选择性生长的绝缘掩模图案。在图5所示的半导体器件10中，n^-型GaN漂移层2以共享方式连续形成在FET和SBD的区域中。然而，n^-型GaN漂移层2可以分别形成在FET和SBD的区域中(参见图8)。

在图5所示结构中，在保护作为切换元件的FET不受浪涌电压等影响的SBD的功能方面，可以实现相同的优点。也就是说，除了没有设置SBD的肖特基电极A的保护环之外，其他优点与第一实施例的半导体器件的优点相同。换言之，垂直FET和垂直SBD并列布置在同一GaN衬底1上，并且SBD用作对抗浪涌电压等的FET的保护元件。GaN衬底1具有n⁺导电类型，并且诸如FET的漏电极D和SBD的阴极电极C的背面电极通过欧姆接触以共享方式被直接形成在GaN衬底1的背面上。此外，由于n^-型GaN漂移层2直接形成在GaN衬底上，因此不需要使用缓冲层等。通过简化外延叠层体的结构而不使用缓冲层，简化了制造工艺，并且因此制造时间可以缩短并且制造产率可以提高。通过将上述优点与将FET和SBD安装在同一GaN衬底1等上的优点组合，可以简化整个表面并且可以实现尺寸的减小。由于在GaN衬底1上形成的n^-型GaN层2、p型AlGaN层3等是垂直元件并且具有良好的耐压特性和低的导通电阻，因此可以通过大电流。此外，因为在沟道形成层5中形成二维电子气，所以可以实现显著低的导通电阻。

(第二实施例的修改形式1)

图6示出图5所示的半导体器件的修改形式1，该修改形式1是本发明实施例之一。图6所示的半导体器件10具有与图5所示的半导体器件的基本结构相同的基本结构，并且包括FET和SBD，该FET根据存在或者不存在二维电子气形成来执行切换，该SBD用作FET的保护元件。图5和图6的半导体器件之间的差别在于，在由FET和SBD共享的n^-型GaN漂移层2中，在FET和SBD之间的边界处形成iGaN区13。iGaN区13将FET的漂移层与SBD的漂移层分开。这样分开会增大对浪涌的抵抗并且抑制出现击穿。

其他优点与第二实施例(图5)的半导体器件的优点相同。换言之，垂直FET和垂直SBD并列布置在同一GaN衬底1上，并且SBD用作抵抗浪涌电压等的FET的保护元件。GaN衬底1具有n⁺导电类型，并且诸如FET的漏电极D和SBD的阴极电极C的背面电极通过欧姆接触以共享方式被直接形成在GaN衬底1的背面上。此外，由于n^-型GaN漂移层2直接形成在GaN衬底上，因此不需要使用缓冲层等。通过简化外延叠层体的结构而不使用缓冲层，简化制造工艺，并因此制造时间可以缩短并且制造产率可以提高。通过将上述优点与将FET和SBD安装在同一GaN衬底1上等的优点组合，可以简化整个结构并且可以实现尺寸的减小。由于在GaN衬底1上形成的n^-GaN层2、p型AlGaN层3等是垂直元件并且具有良好的耐压特性和低的导通电阻，因此可以通过大电流。此外，因为在沟道形成层5中形成二维电子气层，所以可以实现显著低的导通电阻。

(第二实施例的修改形式2)

图7示出图5所示的半导体器件的修改形式2，该修改形式2是本发明实施例之一。图7所示的半导体器件10具有与图5所示的半导体器件的基本结构相同的基本结构，并且包括FET和SBD，该FET根据存在或不存在二维电子气形成来执行切换，该SBD用作FET的保护元件。图5和图7的半导体器件之间的差别在于，在由FET和SBD共享的n^-型GaN漂移层2中，在FET和SBD之间的边界处形成凹槽14。凹槽14将FET的漂移层与SBD的漂移层分开。

其他优点与第二实施例的修改形式1(图6)的半导体器件的优点相同，由此将省略对其的描述。

(第二实施例的修改形式3)

图8示出图5所示的半导体器件的修改形式3，该修改形式3是本发明实施例之一。修改形式3可以被视为修改形式2的修改形式，这是因为形成图7所示的修改形式2的半导体器件的凹槽14并且在凹槽14底部处留下用于选择性生长的绝缘掩模15。可以通过略微修改方法(s2)得到的方法(s3)来制造修改形式3的半导体器件(图8)。

修改形式3的半导体器件具有与图5所示的半导体器件的基本结构相同的基本结构，并且包括FET和SBD，该FET根据存在或不存在二维电子气形成来执行切换，该SBD用作FET的保护元件。图5和图8的半导体器件之间的差别在于，在由FET和SBD共享的n^-型GaN漂移层2中，在FET和SBD之间的边界处形成凹槽14并且在凹槽14底部处形成绝缘膜15。凹槽14和绝缘膜15将FET的漂移层与SBD的漂移层分开。

其他优点与第二实施例的修改形式1(图6)的半导体器件的优点相同，由此将省略对其的描述。

(第三实施例)

图9是示出根据本发明的第三实施例的半导体器件中FET的沟道部分的示意图。SBD具有的结构与图1所示的半导体器件的结构相同。该实施例的特征在于FET的沟道具有MOS结构。也就是说，栅绝缘膜7形成在n^-型GaN漂移层2/p型AlGaN层3/n⁺型GaN盖帽层4和i-GaN电子传导层5b/i-AlGaN电子供应层5a的外延叠层体的开口的内表面上，并且栅电极G位于栅绝缘膜7上。源电极S被形成为接触p^-AlGaN层，但是可以与n⁺GaN层接触。沟道是通过向栅电极G施加正电势而在p型AlGaN层中形成的反转层。

该实施例的半导体器件与第一实施例的半导体器件相同，不同之处在于，FET中沟道的结构从第一实施例中由二维电子气层构成的HEMT结构变成MIS结构。垂直FET和垂直SBD并列布置在同一GaN衬底1上，并且SBD用作对抗浪涌电压等的FET的保护元件。诸如FET的漏电极D和SBD的阴极电极C的背面电极通过欧姆接触以共享方式被直接形成在GaN衬底1的背面上。由于n^-型GaN漂移层2直接形成在GaN衬底上，因此不需要使用缓冲层等。因此，简化了制造工艺，并且因此制造时间可以缩短并且制造产率可以提高。通过将上述优点与将FET和SBD安装在同一GaN衬底1上的优点组合，可以简化整个表面并且可以实现尺寸的减小。由于在GaN衬底1上形成的n型GaN层2、p型AlGaN层3等是垂直元件并且具有良好的耐压特性和低的导通电阻，可以通过大电流。

在形成具有MIS结构的沟道部分的情况下的制造方法与图4所示的不同之处在于以下方面。也就是说，n^-型GaN漂移层2/p型AlGaN层3/n⁺型GaN盖帽层4的外延叠层体依次形成在n⁺型GaN衬底1上。如图10(a)所示，然后，分别在与FET和SBD相对应的位置处，形成FET开口H1和SBD开口H2。随后，如图10(b)所示，以i-GaN电子传导层5b和i-AlGaN电子供应层5a的次序，在FET开口H1中形成再生长层。然后，利用栅绝缘膜7来覆盖整个表面。此后，通过常规方法来形成FET，然后形成SBD。

(第四实施例)

图11是根据本发明的第四实施例的半导体器件的平面图。在该实施例中，两个或更多个FET以及一个或多个SBD布置在GaN衬底上。SBD均位于与FET相邻的至少一个位置中。FET以与单个方式或成组方式被并联连接到相应的一个或多个SBD。在此，同一组的FET彼此并联连接。因此，与同一组中的FET并联连接的SBD彼此都并联连接。然而，在同一GaN衬底上形成的所有FET/SBD不必彼此并联连接。

图12是示出彼此相邻并且彼此并联连接的用于一个FET和一个SBD(属于同一组)的电布线构造的示意图。在属于同一组的FET和SBD中，在FET中的栅电极G被层间绝缘膜31涂布之后，源电极S和阳极电极(肖特基电极)A通过布线K1和公共布线K彼此电连接。类似地，在同一组中，作为背面电极的FET的漏电极D和SBD的阴极C还以共享方式彼此电连接。通过采用这种布线线路构造，具有简单结构、操作多个FET并具有高载流能力的布线线路可以采用单个制造工艺来制造。在该布线结构中，信号线(未示出)和与信号线连接的栅电极G一定被保护不受大电流影响。因此，一定可以使用信号线/栅电极G来执行大电流的导通/截止操作，同时保持高稳定性。

如图12中所示，FET具有的结构与图1所示的半导体器件的结构相同。SBD还具有与图1所示的半导体器件的结构相同的结构。关于同一组中的多个FET，多个FET可以被视为并联布置以替代图1所示的半导体器件的一个FET。如图12中所示，源电极S等通过公共布线线路K彼此电连接，而栅电极G被层间绝缘膜31涂覆。在这种情况下的并联布置中，FET和SBD不必布置成彼此在空间上相邻，并且可以通过公共布线线路K被彼此并联连接。对于与同一组中的单个FET或多个FET并联布置的SBD同样如此。

目前已描述的GaN衬底是c面({0001}面)衬底。在图11中，使用m面({1-100}面)，将FET和SBD的外形表达为六边形的形状，但是实际半导体器件中的FET和SBD的外形可以是四边形的形状而非六边形的形状。通过采用六边形的形状或四边形的形状，FET和SBD可以密集布置在平面上而没有间隙。

在该实施例的半导体器件中，由于FET和SBD被设置成彼此相邻，因此在FET和SBD处产生的热被容易地传导到相邻的区域。因此，温度不会局部升高，由此耐热性可以得以改进。

在同一GaN衬底1上，SBD用作对抗浪涌电压等的FET的保护元件。GaN衬底1具有n⁺导电类型，并且诸如FET的漏电极D和SBD的阴极电极C的背面电极通过欧姆接触被直接形成在GaN衬底1的背面上。由于n^-型GaN漂移层2直接形成在GaN衬底上，因此不需要使用缓冲层等。因此，简化了制造工艺，并因此制造时间可以缩短并且制造产率可以提高。在GaN衬底1上形成的n^-GaN层2、p型AlGaN层3等具有良好的耐压特性以及低的导通电阻。通过使用多个垂直元件，对于小尺寸器件，可以通过大电流。此外，因为在沟道形成层5中形成二维电子气层，所以可以实现显著低的导通电阻。

由于SBD的肖特基电极A被p型AlGaN层3环绕并且接触p型AlGaN层3，因此由于由p型AlGaN层3造成的保护环效应，导致耐压特性可以提高。

(第五实施例)

图13是根据本发明的第五实施例的半导体器件的平面图。在该实施例中，包括一起成组的两个或更多个FET的FET区域和包括一起成组的两个或更多个SBD的SBD区域被布置在其间具有边界的GaN衬底、FET区域和SBD区域。FET以单个或成组的方式被并联连接到一个或多个相应的SBD。除非另外指明，否则SBD的阳极A和FET的源以连续方式形成。

因此，可以实现单个布线构造，同时应对大电流。例如，在为了处理大电流而包括多个FET的器件中，通过在与边界方向相垂直的方向上布置包括多个FET和一个或多个SBD的组(其间设置有边界的SBD和FET的上电极(阳极电极和源电极)彼此电连接)，可以容易地通过膜形成来形成用于大电流的电流路径，并因此可以简化制造工艺。

其他优点与第四实施例中的优点相同。

(第六实施例)

图14是根据本发明的第六实施例的半导体器件的平面图。在该实施例中，包括一起成组的两个或更多个FET的两个或更多个FET区域和包括一起成组的两个或更多个SBD的一个或多个SBD区域被布置在GaN衬底上，使得两个或更多个FET区域和一个或多个SBD区域中的一个被介于在其他区域之间。FET以单个或成组的方式被并联连接到相应的一个或多个SBD。

根据图14所示的结构，由于容易地执行FET和SBD的分组，所以可以容易地选择彼此并联连接的多个相同的组。另外，在同一组中，可以容易地执行其中同相进行导通/截止操作的同相子组的区分。因此，可以采用简单结构来实现需要对同相的多个FET执行导通/截止操作的大电流的电流路径和信号线的区分。

在该实施例的半导体器件中，由于FET区域和SBD区域被设置成彼此相邻，因此在FET区域和SBD区域处产生的热被容易地传导到相邻区域。因此，尽管可以采用简单结构通过大电流的事实，但是温度没有局部增大，由此耐热性可以提高。

其他优点与第四实施例中的优点相同。

(第六实施例的修改形式1)

图15示出第六实施例的修改形式1，其是本发明实施例之一。图15所示的半导体器件可以被视为第六实施例的修改形式或第四实施例的修改形式。在该半导体器件中，FET布置在一个SBD周围。SBD和FET的尺寸彼此不同，并且SBD的尺寸大于FET的尺寸。

根据上述结构，可以按最高密度来布置元件，这适于降低芯片的面积。此外，由于FET和SBD以混合方式存在，所以从导通状态元件产生的热被容易地扩散到截止状态元件。因此，可以抑制温度的突然增加。

(第六实施例的修改形式2)

图16示出第六实施例的修改形式2，其是本发明实施例之一。图16所示的半导体器件还可以被视为第六实施例的修改形式或第四实施例的修改形式。在该半导体器件中，FET以60度的角度以径向方式被布置在一个大SBD周围。

在上述结构中，与图15所示的修改形式1相比，增大芯片的尺寸。然而，由于直线部分的数目增大(几乎没有通过弯曲部分被连续形成短的直线部分的结构)，因此容易地执行制造并且可以提高产率。

(第六实施例的修改形式3)

图17示出第六实施例的修改形式3，其是本发明实施例之一。图17所示的半导体器件可以被视为第六实施例的修改形式或第四或第五实施例的修改形式。在该半导体器件中，FET的栅电极G按行布置，以便形成指针状形状并朝向相同方向，并且大SBD位于栅电极G旁边。

在上述结构中，容易地形成布线，并因此可以提高产率。

(第六实施例的修改形式4)

图18示出第六实施例的修改形式4，其是本发明实施例之一。图18所示的半导体器件可以被视为第六实施例的修改形式或第四或第五实施例的修改形式。在该半导体器件中，微细FET被集成并且SBD设置在FET周围。

在该结构中，FET以高密度布置，并因此芯片的面积可以减小。此外，由于FET和SBD彼此分开，因此容易地形成布线并且因此可以提高产率。

(第七实施例)

图19是根据本发明的第七实施例的半导体器件10的平面图。该半导体器件与第一至第六实施例的半导体器件的相同之处在于，半导体器件包括在n⁺型GaN衬底上形成的n^-型GaN漂移层/p型AlGaN层/n⁺型GaN盖帽层4的外延叠层体并且FET和SBD形成在其上。然而，FET和SBD的电极的结构是不同的。FET的p型AlGaN层延伸以用作SBD的肖特基电极的保护环。

在图19所示的半导体器件中，FET和SBD的开口形成为脊形状。也就是说，凹槽被形成在n^-型GaN漂移层/p型AlGaN层/n⁺型GaN盖帽层4的外延叠层体中，以便到达n^-型GaN漂移层。FET的沟道被形成在脊形或凹槽形的开口的内表面上，以便沿着凹槽。在SBD中，形成与在凹槽底部处延伸的n^-型GaN漂移层进行肖特基接触的阳极电极A，以便使其与FET并联。

在FET中，栅电极G的基础部分和源电极S的基础部分彼此面对，并且单个栅电极G和将单个栅电极G夹在其间的两个源电极S以梳状的方式延伸。梳状电极在脊或凹槽的方向上延伸。SBD的阳极电极A从与源电极S并联的源电极S的基础部分延伸。通过根据输出电平来形成凹槽或狭缝，作为FET的背面电极的漏电极和SBD的阴极电极可以彼此分开。

这些梳状电极的横截面具有的结构为：图1所示的半导体器件重复布置。FET中的沟道可以具有iGaN/AlGaN的HEMT结构或MIS结构。

通过密集布置FET的栅电极和上电极，可以在厚度方向上通过大电流，同时保持高电流密度。此外，由于FET的p型AlGaN层延伸成接触SBD的肖特基电极，可以产生保护环效应。

(第七实施例的修改形式)

图20示出第七实施例的修改形式，其是本发明实施例之一。在该半导体器件中，与图19所示的半导体器件的FET相比，栅电极的指针边缘是圆头的。在该结构中，可以增大源电极S的表面面积，由此可以通过较大电流。

(第八实施例)

图21(a)是示出根据本发明的第八实施例的半导体器件10的示意图。图21(b)是电路图。根据该实施例的半导体器件构成执行直流电流和三相电流之间的功率转换的转换器。转换器10包括第一芯片a和第二芯片b。第一芯片a和第二芯片b包括在各个n⁺型GaN衬底1a和1b上的FET和SBD，以及U相、V相和W相中的每一个都包括FET之一和SBD之一。每个相中的该一个FET和该一个SBD对应于图1所示的半导体器件10中的每个相中的一个FET和一个SBD。如图21(b)的电路图所示，覆盖的电势高于或等于输出电势并且对应于U相、V相和W相的FET/SBD布置在第一芯片上，并且覆盖的电势低于或等于输出电势并且对应于U相、V相和W相的FET/SBD布置在第二芯片b上。如图21(b)中所示，在每个相中，具有的电势低于或等于输出电势的FET的源电极S被电连接到具有的电势高于或等于输出电势的同一相中的FET的漏电极D。也就是说，在每个相中，第一芯片a的背面电极被电连接到如图21(a)所示的第二芯片b的上电极。

根据图21所示的三相AC-DC转换器，导通电阻低，并且因此可以通过大电流。此外，由于其简单的结构而可以得到小尺寸器件。结果，可以提供以低成本和高制造产率制造并且具有低功耗、小尺寸和高质量的三相AC-DC转换器。

以上已经描述了本发明的实施例，但是以上公开的本发明实施例只是实例并且本发明的范围不限于这些实施例。本发明的范围由所附的权利要求书来限定，并且因此落入在权利要求书及其等价物的范围的所有变化通过权利要求书来涵盖。

工业应用性

根据本发明，可以提供由于其简单结构而具有低导通电阻、良好的耐压特性和小尺寸并且允许大电流通过的转换器等。结果，可以提供以低成本和高制造产率来制造并且具有低功耗、小尺寸和高质量的半导体器件，例如三相AC-DC转换器。

附图标记列表

1  n⁺型GaN衬底

1a、1b  芯片的n⁺型GaN衬底

2  n^-型GaN漂移层

3  p型AlGaN层

4  n⁺型GaN盖帽层

5  沟道形成层(HEMT结构)

5a  电子供应层

5b  电子传导层

7  栅绝缘膜

10 半导体器件

13 iGaN区

14 凹槽

15 绝缘层

23 保护绝缘层

31 层间绝缘膜

41 抗蚀剂图案

a、b 芯片

A  阳极

C  阴极

D  漏电极

G  栅电极

H1 FET开口

H2 SBD开口

K  公共布线线路

K1 布线线路

R1 第一区域(FET)

R2 第二区域(SBD)

S  源电极

Claims (7)

1.一种半导体器件，包括：

场效应晶体管（FET），所述场效应晶体管（FET）包括第一导电类型的漂移层，并且在具有与支撑衬底形成欧姆接触的GaN层的衬底的第一区域中构成切换元件；

肖特基势垒二极管（SBD），所述肖特基势垒二极管（SBD）具有与位于所述衬底的第二区域中的第一导电类型层形成肖特基接触的电极；以及，

第二导电类型层以及第一导电类型盖帽层，所述第二导电类型层以及所述第一导电类型盖帽层被形成在所述第一区域中的所述第一导电类型的漂移层上并且各自在其内形成有开口，

其中，

平行布置所述场效应晶体管和所述肖特基势垒二极管，

在所述衬底的背部形成所述场效应晶体管的背面电极和所述肖特基势垒二极管的背面电极，以及

所述场效应晶体管的圆柱形的沟道形成部分被设置成接触所述开口的内表面，栅电极被设置成使得该栅电极和在所述开口中的所述第二导电类型层的内表面将所述沟道形成部分夹在中间，并且，所述第二导电类型层从所述第一区域延伸到所述第二区域并且接触所述肖特基势垒二极管的肖特基电极。

2.根据权利要求1所述的半导体器件，其中，

所述沟道形成部分是再生长层，所述再生长层包括第一GaN基半导体层和第二GaN基半导体层，其中载流子通过该第一GaN基半导体层进行传输，该第二GaN基半导体层的带隙大于该第一GaN基半导体层的带隙。

3.根据权利要求1或2所述的半导体器件，还包括：

层间绝缘膜，所述层间绝缘膜覆盖所述场效应晶体管中的所述栅电极，

其中，所述场效应晶体管的未覆盖有所述层间绝缘膜的上电极和与所述场效应晶体管相对应的所述肖特基势垒二极管的所述肖特基电极经由公共布线层彼此电连接。

4.根据权利要求1所述的半导体器件，还包括：

所述第二导电类型层和所述第一导电类型盖帽层各自具有以脊形状延伸并且形成在所述场效应晶体管中的所述第一导电类型漂移层上的开口，

其中，所述场效应晶体管的沟道形成部分在与以脊形状延伸的所述开口的内表面相接触的情况下延伸，栅电极延伸成使得该栅电极和在脊形状的所述开口中的所述第二导电类型层的内表面将所述沟道形成部分夹在中间，两个源电极延伸成当在平面图中观看时将延伸的所述栅电极夹在中间，所述肖特基势垒二极管的肖特基电极在所述两个源电极延伸的方向上延伸，并且所述第二导电类型层接触所述肖特基势垒二极管的所述肖特基电极。

5.一种半导体器件，所述半导体器件是逆变器，其包括第一芯片以及与所述第一芯片不同的第二芯片，并且其被构造成使直流电功率和三相电功率相互转换，

其中，所述第一芯片和所述第二芯片均包括：

对应于第一相的至少一个场效应晶体管和至少一个肖特基势垒二极管，该至少一个场效应晶体管和所述至少一个肖特基势垒二极管是根据权利要求1所述的半导体器件中的所述场效应晶体管和所述肖特基势垒二极管；

对应于第二相的至少一个场效应晶体管和至少一个肖特基势垒二极管，该至少一个场效应晶体管和所述至少一个肖特基势垒二极管是根据权利要求1所述的半导体器件中的所述场效应晶体管和所述肖特基势垒二极管；以及，

对应于第三相的至少一个场效应晶体管和至少一个肖特基势垒二极管，该至少一个场效应晶体管和所述至少一个肖特基势垒二极管是根据权利要求1所述的半导体器件中的所述场效应晶体管和所述肖特基势垒二极管，并且，

在所述第一相至所述第三相中的每个相中，所述第一芯片的背面电极和所述第二芯片的上电极经由布线线路彼此连接。

6.一种制造半导体器件的方法，包括：

准备具有与支撑衬底形成欧姆接触的GaN层的GaN衬底的步骤；

在所述GaN衬底上形成第一导电类型GaN基漂移层/第二导电类型GaN基层/第一导电类型GaN基盖帽层的外延叠层体的步骤；

对在第一区域中的所述GaN衬底上的所述外延叠层体进行蚀刻以形成到达所述第一导电类型GaN基漂移层的场效应晶体管开口的步骤；

在所述开口的内表面上形成沟道形成层的步骤；以及

通过用抗蚀剂膜掩蔽所述第一区域来对第二区域中的所述沟道形成层和所述外延叠层体进行蚀刻以形成到达所述第一导电类型GaN基漂移层的肖特基势垒二极管开口的步骤，

其中，形成与所述肖特基势垒二极管开口中的所述第一导电类型GaN基漂移层形成肖特基接触的电极，并且

其中，所述第二导电类型GaN基层以及所述第一导电类型GaN基盖帽层被形成在所述第一区域中的所述第一导电类型GaN基漂移层上并且各自在其内形成有开口，

其中，场效应晶体管的圆柱形的沟道形成部分被设置成接触所述开口的内表面，栅电极被设置成使得该栅电极和在所述开口中的所述第二导电类型GaN基层的内表面将所述沟道形成部分夹在中间，并且，所述第二导电类型GaN基层从所述第一区域延伸到所述第二区域并且接触肖特基势垒二极管的肖特基电极。

7.一种制造半导体器件的方法，包括：

准备具有与支撑衬底形成欧姆接触的GaN层的GaN衬底的步骤；

在所述GaN衬底上形成第一导电类型GaN基漂移层/第二导电类型GaN基层/第一导电类型GaN基盖帽层的外延叠层体的步骤；

对所述GaN衬底的第一区域和第二区域中的所述外延叠层体进行蚀刻以在所述第一区域中形成场效应晶体管开口的步骤，所述场效应晶体管开口到达所述第一导电类型GaN基漂移层；

形成覆盖所述场效应晶体管开口和所述外延叠层体的未蚀刻部分的高电子迁移率晶体管（HEMT）结构的步骤；

在所述场效应晶体管开口中形成栅电极以使得所述栅电极和所述开口中的所述第二导电类型GaN基层的内表面将所述高电子迁移率晶体管结构夹在中间的步骤；以及

对所述GaN衬底的第一区域和第二区域中的所述外延叠层体和所述高电子迁移率晶体管结构进行蚀刻以在所述第二区域中形成肖特基势垒二极管开口的步骤，所述肖特基势垒二极管开口到达所述第一导电类型GaN基漂移层，

其中，通过形成穿透绝缘膜的通孔，在所述肖特基势垒二极管开口中形成与所述第一导电类型GaN基漂移层形成肖特基接触的电极，

其中，所述第二导电类型GaN基层以及所述第一导电类型GaN基盖帽层被形成在所述第一区域中的所述第一导电类型GaN基漂移层上并且各自在其内形成有开口，

其中，场效应晶体管的圆柱形的沟道形成部分被设置成接触所述开口的内表面，栅电极被设置成使得该栅电极和在所述开口中的所述第二导电类型GaN基层的内表面将所述沟道形成部分夹在中间，并且，所述第二导电类型GaN基层从所述第一区域延伸到所述第二区域并且接触肖特基势垒二极管的肖特基电极。

Images