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CN102165328A - 用于测试部分地组装的多管芯器件的方法、集成电路管芯和多管芯器件 - Google Patents

用于测试部分地组装的多管芯器件的方法、集成电路管芯和多管芯器件 Download PDF

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CN102165328A
CN102165328A CN200980137950.6A CN200980137950A CN102165328A CN 102165328 A CN102165328 A CN 102165328A CN 200980137950 A CN200980137950 A CN 200980137950A CN 102165328 A CN102165328 A CN 102165328A
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CN200980137950.6A
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弗兰西斯库斯·杰拉德斯·玛丽亚·德·琼
亚历山大·塞巴斯蒂安·比文格
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Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
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Abstract

本发明公开了一种对部分地组装的多管芯器件(1)进行测试的方法，包括：提供包括器件级测试数据输入(12)和器件级测试数据输出(18)在内的载体(300)；将第一管芯置于所述载体上，所述第一管芯(100c)的测试访问端口包括主测试数据输入(142)、辅测试数据输入(144)和测试数据输出(152)，所述测试访问端口由测试访问端口控制器(110)来控制；以通信方式将所述第一管芯的辅测试数据输入(144)与器件级测试数据输入(12)耦合，并将所述第一管芯的测试数据输出(152)与器件级测试数据输出(18)耦合；向所述第一管芯提供配置信息，以使所述第一管芯处于所述第一管芯接受来自其辅测试数据输入(144)的测试指令的状态；对所述第一管芯进行测试，所述测试包括通过所述器件级测试数据输入(12)向所述第一管芯的辅测试数据输入(144)提供测试指令；以及在器件级测试数据输出(18)上，收集所述第一管芯的测试结果。从而，可以使用集成的边界扫描测试架构来对诸如系统级封装之类的部分地组装的多管芯器件的管芯进行测试。

Description

用于测试部分地组装的多管芯器件的方法、集成电路管芯和多管芯器件
技术领域
本发明涉及一种用于测试部分地组装的多管芯器件(如部分地组装的系统级封装(SiP))的方法。
本发明还涉及一种用在这种方法中的集成电路(IC)管芯。
本发明还涉及一种包括至少一个这种IC管芯的多管芯器件。
背景技术
由于半导体市场和技术的日益演进，新的半导体产品定期出现在市场中。这种得到商业关注的产品示例是所谓的系统级封装(SiP)，其中，多个分离的半导体管芯(如集成电路(IC))安装在(无源)衬底上，并被装入单个封装中。因此，与例如印制电路板(PCB)(其中，容易识别和访问PCB上的各个不同管芯)不同，获得了具有单个器件的外观和感觉的器件。
典型地，任何半导体产品在投放到市场之前都需要经过测试。存在多种标准化测试方案；例如，IEEE 1149.1标准(还称作边界扫描测试(BST)或JTAG测试)便于对PCB上的分离IC的互连进行测试，如最初预期的那样。此外，IEEE 1149.1现在还用于对处于隔离中的IC的互连进行测试，并使用IEEE 1149.1边界扫描链将测试数据馈入IC的内部逻辑中。
根据BST，在测试访问端口(TAP)控制器的控制下，利用测试访问端口(TAP)来扩展IC。TAP包括多个移位寄存器，例如外部测试或边界扫描寄存器、旁路寄存器和指令寄存器，耦合在测试数据输入(TDI)和测试数据输出(TDO)之间，其中，TAP控制器负责响应于经由TDI加载至指令寄存器中的指令，选择适当的寄存器。可选地，TAP控制器还响应于测试重置(TRST)信号，以确保在开始对IC进行测试时，测试装置处于明确定义的状态。
为了服从BST标准，针对IC内的测试装置，必须遵守多个设计规则。例如，JTAG器件可以具有仅单个TAP，并必须具有由单个单元(即，数据存储元件，如闩锁器(latch)或双稳态多谐振荡器(flipflop))长度构成的旁路寄存器。此外，如果在TAP中存在可选的标识寄存器，那么该寄存器应当具有32个单元的固定长度。这些设计规则使存在多于一个IC的器件(如SiP)变得复杂。在SiP中，存在多个不同的IC管芯，典型地，在将集合体隐藏在单个封装中之前，将这些不同的IC管芯安装在无源衬底上。由于每个IC管芯可以来自不同源，因此每个管芯可以具有其自身独立的测试装置。这些测试装置可以服从基于个体的JTAG约束，但在合作中，测试装置的集合体很可能违背上述JTAG服从规则，这是由于SiP被视为单个JTAG器件。例如，经过各个测试装置的测试路径通往具有多于单个单元的聚集旁路寄存器长度的大量TAP，从而违背了单个JTAG器件的BST服从规则。
PCT专利申请WO2007/010493公开了一种可服从BST标准而测试的多管芯装置，例如SiP。该装置提供了从模块TDI管脚至管芯菊花链中的管芯的TAP的附加测试数据输入的旁路。这种测试装置便于通过提供SiP模块TDI管脚与这种附加测试输入之间的直接连接来对SiP进行JTAG服从测试，从而便于设旁路绕过SiP的在前管芯和关联的测试装置。该装置集中于对完成的模块器件(如SiP)进行测试以评估该器件是否在预定义参数内工作。
还需要在模块器件(如SiP)制造的中间阶段对该模块器件进行测试。这是由于典型地，SiP制造工艺的成品率低于单管芯制造工艺(如SoC制造)的成品率，并且，一旦将SiP的多个管芯集成在单个封装中，就难以对SiP进行修复以纠正在测试期间检测到的缺陷。因此，如果在模块器件(如SiP)制造完成之后对该模块器件进行测试，则有缺陷的器件通常被丢弃，这对已知的良好器件的价格有不利影响，这是由于制造工艺的相对较低的成品率抬高了通过测试阶段的器件的价格。不幸的是，WO2007/010493中公开的测试装置不便于对部分地组装的SiP进行测试。
PCT专利申请WO 2007/010480公开了一种SiP，该SiP具有用于在每个管芯已安装在系统级封装的衬底上之后对该管芯进行测试的无线测试控制器。在下一管芯安装在衬底上之前，可以修复或替换有缺陷的管芯。这样，可以在系统级封装的制造的中间阶段期间对系统级封装进行测试，从而确保在将管芯密封在单个封装中之前，所有管芯都正确工作。尽管该装置显著地提高了SiP制造工艺的成品率，但是其有以下缺陷：由于仅器件级的测试控制器可用，使得完成的器件具有有限的测试灵活性。
发明内容
本发明的目的是提供一种用于在多管芯封装(如SiP)的中间制造阶段期间对该多管芯封装进行测试的方法，该方法提高了完成的封装的测试灵活性。
本发明的目的是提供一种可根据该方法而测试的IC管芯。
根据本发明的第一方面，提供了一种对部分地组装的多管芯器件进行测试的方法，包括：提供包括器件级测试数据输入和器件级测试数据输出的载体；将第一管芯置于所述载体上，所述第一管芯具有测试访问端口，所述测试访问端口包括主测试数据输入(TDI)、辅测试数据输入(STDI)和测试数据输出(TDO)；以通信方式将所述第一管芯的STDI与器件级TDI耦合，并将所述第一管芯的TDO与器件级TDO耦合；使所述第一管芯处于所述第一管芯接受来自所述第一管芯的STDI的测试指令的状态；将测试数据提供给所述第一管芯，包括通过器件级TDI向所述第一管芯的STDI提供测试指令；以及在器件级TDO上从所述第一管芯收集测试结果。
本发明使得能够将测试指令馈入置于多管芯器件(如SiP)的载体上的管芯中。为此，所述载体包括与所述载体的器件级测试数据输入相连接的导体，所述导体被配置为使得每个新放置的管芯的STDI能够与该导体相连接，如例如WO2007/010493中也示出了这一点。然而，与本现有技术器件的管芯不同，本发明的测试方法中使用的管芯允许经由STDI来插入指令。
重要的是应当认识到，为了使TAP控制器服从IEEE 1149.1标准来工作，指令寄存器要接收的指令必须始终通过主测试数据输入(即，TAP的TDI管脚)而接收。这使得不可能将WO2007/010493中公开的测试装置用于部分组装测试，这是由于其中公开的SiP中使用的管芯的TAP控制器的状态机是服从JTAG的，即，TAP不能被配置为经由STDI管脚来接收指令。尽管WO2007/010493公开了对使用STDI的第二类指令的使用，但重要的是应当理解，对STDI的这种使用与在这种指令的控制下移入数据有关。始终必须经由主(即，强制)测试数据输入TDI来移入指令自身。
为此，本发明中使用的管芯具有修改的TAP控制器。典型地，所述TAP控制器具有对经由TAP而对管芯的访问进行控制的状态机。服从JTAG的状态机具有两个主要分支：用于将指令插入TAP的第一分支；以及用于将数据插入TAP的第二分支。根据本发明，将管芯的TAP控制器的状态机修改为在明确定义的条件下经由STDI来接受指令。
在实施例中，所述第一管芯包括耦合在其STDI和其TDO之间的数据寄存器(如标识寄存器或旁路寄存器)以及与所述数据寄存器耦合的比较逻辑，所述使所述第一管芯处于所述第一管芯接受来自所述第一管芯的STDI的测试指令的状态的步骤包括：将所述第一管芯的TAP控制器重置为使得所述数据寄存器与所述STDI耦合；经由器件级TDI将配置信息移入所述数据寄存器；将所提供的配置信息与存储在所述第一管芯中的标识码进行比较；以及在配置信息和标识码匹配的情况下，使TAP能够经由所述STDI来接收指令。
在重置时，所述第一管芯的TAP控制器将TAP中的数据寄存器与所述STDI耦合。这便于在数据寄存器中检测专用的配置信息(如码字)，从而随后触发TAP控制器以允许经由所述STDI来插入指令。换言之，所述配置信息向TAP控制器通知要执行部分组装测试。
在备选实施例中，所述测试访问端口包括测试输入选择管脚，所述方法还包括将所述测试输入选择管脚与载体级配置输入相连接，使所述第一管芯处于所述状态的步骤包括向所述测试输入选择管脚提供辅测试输入选择信号。由于将管脚添加至总管脚计数增加了要制造的器件的成本，因此本实施例对于其中管脚计数不是对成本来说关键的因素的管芯特别有利。本实施例确实提供了一种几乎不需要在管芯上有可测试性设计(DfT)硬件的直接测试数据输入选择机制。
在优选实施例中，主测试数据输入管脚与弱固定二进制值源(如上拉(或下拉)晶体管)相连接，所述第一管芯包括用于检测主测试数据输入上的二进制补码(例如，在上拉晶体管的情况下是低压)的检测器，使所述第一管芯处于所述状态的步骤包括：响应于所述检测器发信号通知在主测试数据输入上不存在二进制补码，选择辅测试数据输入。
本实施例基于以下认识：任何服从IEEE 1149.1的制造商的ID码必须包括至少一个“0”比特，“0”比特被表示为在主测试数据输入上的低压。仅在以下情况下才能够达到这种低压状态：主测试数据输入由连接(即，前述菊花链中的管芯的测试数据输出)驱动，使得弱上拉电压源被供给过大功率。因此，在所述第一管芯的主测试数据输入上无法检测到这种低压标明不存在与主测试数据输入的连接，这随后触发状态机经由辅测试数据输入来接受测试指令。
本实施例对于在包括相同管芯的多个实例在内的多管芯器件的制造期间的中间测试特别有利，其中，经由相应管芯的相应STDI管脚而馈入所述相应管芯中的标识信息将使得多个(相同)管芯同时接收不利的STDI使能指令。
有利地，所述方法还包括：将附加管芯置于所述载体上，所述附加管芯具有测试访问端口，所述测试访问端口包括主测试数据输入(TDI)、辅测试数据输入(STDI)和测试数据输出(TDO)；以通信方式将所述附加管芯的STDI与器件级TDI耦合，并将所述附加管芯的TDO与所述第一管芯的TDI耦合；向所述附加管芯提供配置信息，以使所述附加管芯处于所述附加管芯接受来自所述附加管芯的STDI的测试指令的状态；测试所述附加管芯，所述测试包括向所述附加管芯的STDI提供测试指令；以及经由任何先前放置的管芯，在器件级TDO上收集所述附加管芯的测试结果。
典型地，针对要置于所述载体上的每下一管芯，重复上述过程，其中，经由置于所述载体上的管芯所形成的菊花链，在器件级测试数据输出上提供所述测试结果。
所述方法是可以通过以下操作来完成的：将最后管芯置于所述载体上，所述最后管芯具有TAP，所述TAP包括主测试数据输入(TDI)和测试数据输出(TDO)；以通信方式将所述最后管芯的TDI与器件级测试数据输入耦合，并将所述附加管芯的TDO与先前放置的附加管芯的TDI耦合；测试所述最后管芯，所述测试包括向所述最后管芯的TDI提供测试指令；以及经由先前放置的管芯所形成的菊花链，在器件级TDO上收集所述最后管芯的测试结果。
这产生了与WO2007/010493中公开的器件实质上类似的完成的器件，区别在于本发明的多管芯器件中的管芯具有修改的TAP控制器以便于部分组装测试，并包括用于对经由辅测试数据输入接收指令的先决条件进行检测的检测装置，例如：用于在主数据输入上检测低压的检测器；解码逻辑，与TAP的数据寄存器耦合，用于检测接收数据模式与编码后的标识符之间的匹配；或者测试数据输入选择管脚。部分组装测试使得能够在刚一检测到有缺陷的管芯时就中止器件组装工艺，从而避免浪费进一步的组装步骤并便于在封装多管芯器件之前修复有缺陷的管芯。
此外，该装置便于在菊花链断裂的情况下测试各个管芯，这是由于每个管芯始终可以经由该管芯的STDI而被访问，并使该管芯处于可经由该输入将测试指令加载至管芯中的状态。这增加了可获取的诊断信息的量，并可以使得确定菊花链断裂的原因或位置。
通常，存在可用数据来指示要置于载体上的管芯的期望成品率或故障率。每个管芯的相应数据可以用于定义组装策略，在该组装策略中，按照提高成品率期望或降低故障率期望的顺序，将管芯置于载体上。换言之，在组装工艺的早期(即，向菊花链的末端)将更有能出现故障的管芯置于载体上，使得在早期捕捉很可能出现的故障，从而限制组装努力和成本。
备选地，可以按照提高成本的顺序将管芯安装到载体上，使得如果必须丢弃部分组装，则丢掉相对较便宜的管芯。典型地，将在已确定组装顺序之后草拟用于将管芯互相连接的选路规划。优选地，在放置管芯之前将选路置于载体上，以降低放置管芯之后载体的处理量，这是由于放置管芯之后的处理步骤引入了损坏管芯的风险。
根据本发明的另一方面，提供了一种包括测试装置的集成电路管芯，所述测试装置包括：TAP，包括主测试数据输入(TDI)、辅测试数据输入(STDI)和测试数据输出(TDO)；复用器，具有分别与TDI和STDI耦合的相应的输入；多个寄存器，包括标识寄存器和指令寄存器，所述多个寄存器耦合在复用器和TDO之间；检测装置，用于检测经由辅测试数据输入接收指令的先决条件；以及TAP控制器，用于响应于所述检测装置，将指令寄存器与STDI耦合。
如前所述，这种管芯允许经由STDI管脚将指令移入指令寄存器，从而便于测试部分地组装的多管芯器件。
在实施例中，所述指令寄存器包括用于存储比特标志的寄存器单元，所述比特标志指示作为输入的TDI或STDI的选择，所述复用器响应于所述比特标志。这允许指令选择是应当经由主测试数据输入还是应当经由辅测试数据输入来移入数据。例如，诸如EXTEST之类的指令可以包括附加比特，所述附加比特指示要经由主或辅测试数据输入而移入边界扫描链的数据。换言之，本实施例向相同指令中添加输入轮转比特，如0010-0和0010-1。备选地，指令自身可以被改变为调用对相应输入的选择，在这种情况下，不需要附加比特，但必须修改指令解码逻辑。
附图说明
作为非限制性示例，参照附图来更详细地描述本发明的实施例，附图中：
图1示意性地示出了现有技术多管芯器件；
图2示意性地示出了根据本发明实施例的管芯的修改的状态机；
图3a-c示意性地示出了根据本发明实施例的部分组装测试方法的概念；
图4示意性地示出了本发明的方法实施例的流程图；
图5示意性地示出了根据本发明实施例的TDI连接检测器；以及
图6更详细地、示意性地示出了根据本发明实施例的TDI连接检测器。
应当理解，附图仅是示意性的，并且不是按比例绘制的。还应当理解，在全部附图中使用相同的参考标记来指示相同或相似的部分。
具体实施方式
图1示出了WO2007/010493中公开的多管芯器件的实施例，可以用于一旦已完成对SiP的组装就以服从JTAG的方式对隔离的管芯以及作为单个器件的模块进行测试。仅作为非限制性示例，器件1被示为在载体(未示出)上具有3个管芯100a-c。本发明的完成的多芯片器件的全局结构可以与图1所示的器件实质上类似，区别将在以下更详细地讨论。
器件1具有多个系统互连，包括器件级TDI 12、器件级测试模式选择(TMS)输入14、器件级测试时钟(TCK)输入16和器件级TDO 18。图1所示的IC管芯100a-c中的每一个均是由测试装置来表示的，所述测试装置包括测试访问端口(TAP)，每一个测试访问端口(TAP)均具有TAP控制器110。管芯100a-c的TAP均可以包括多个移位寄存器，如边界扫描或EXTEST寄存器102、旁路寄存器104、典型地承载IC管芯的标识码的可选的标识寄存器106、以及指令寄存器108。也可以存在其他寄存器，例如用于将测试模式馈入IC管芯的磁心逻辑(core logic)120中的一个或多个扫描链122。
根据IEEE 1149.1标准，响应于指令寄存器108的内容，管芯100b和100c的TAP还包括处于其TAP控制器110的控制下的第一复用器(MUX)140，管芯100a-c的TAP还包括处于其TAP控制器110的控制下的另一MUX 150。第一MUX 140被配置为接收管芯的主测试数据输入142(即，强制TDI)和辅测试数据输入(STDI)，而另一MUX 150被配置为经由管芯的TDO 152来输出测试数据。管芯100a的TAP不包括MUX 140，这是由于该TAP是TAP的菊花链中的第一个TAP，并将被典型地置于多管芯器件1的载体的最后位置，这意味着TDI 142将与器件级TDI 12直接耦合，并且管芯100a的TAP 110不需要STDI 144。
可选地，在第一MUX 140和另一MUX 150之间存在信号路径160，信号路径160设旁路绕过了IC管芯的测试装置中的各个移位寄存器。信号路径160是直接(即，非时钟式)信号路径，该直接信号路径便于通过IC管芯的测试装置进行快速数据传送，这特别有利于调试目的，如在WO2007/010493中更详细地解释的。TAP控制器110响应于JTAG强制TMS信号112和TCK信号114，典型地，信号112和114是经由IC管芯的相应互连来接收的。IC管芯可以响应于可选的JTAG测试重置(TRST)信号，典型地，该JTAG TRST信号也是经由IC管芯的互连来提供的。备选地，TAP控制器(或者整个测试装置)可以响应于来自上电重置(POR)电路130的内部产生的重置信号。POR重置电路130不是本发明的组成部分，因此，将不会进一步详细描述。然而，可以在WO2007/010493中找到对该电路的更详细描述。
除器件1的管芯的菊花链中的第一管芯100a之外的每个管芯100的的STDI 144经由全局导体30与器件级TDI 12直接耦合，从而设旁路绕过器件1的系统级测试装置的TAP的链中的在前TAP。然而，在备选实施例中，第一管芯100a还包括与器件级TDI 12直接耦合的STDI 144(未示出)。TAP控制器110a-c的相应TMS和TCK输入分别响应于器件级TMS输入14和器件级TCK输入16。
本发明基于以下认识：如果在载体上的管芯100的组装期间，全局导体30已存在于合适的载体上，则该全局导体30可以用于经由管芯100的辅输入144将测试数据提供给具有如上所述的TAP的管芯100。然而，如将借助图2而解释的，当使用WO2007/010493中公开的TAP和TAP控制器时，这是不可能的。
图2示出了WO2007/010493的TAP控制器110所基于的服从IEEE 1149.1标准的状态机的修改版本。不会详细讨论状态机的传统部分，由于其操作是本领域公知的。对于状态机操作的详细描述，有兴趣的读者参考IEEE标准1149.1-1990 IEEE标准测试访问端口和边界扫描架构描述，可从IEEE得到。为了本发明的目的，充分指出，JTAG状态机具有两个主要分支：第一分支210，对数据向和从TAP的所选数据寄存器(DR)的通信进行控制；以及第二分支220，对指令向和从TAP的指令寄存器(IR)108的通信进行控制。为了使这种状态机服从JTAG，向和从指令寄存器的任何通信必须是经由主测试数据输入142(即，TDI)来进行的。当然，这使得不可能将指令插入部分地组装的器件1的管芯，这是由于这种管芯的TDI 142尚未与器件级TDI 12相连接。
根据本发明的管芯的TAP控制器110被修改为使得能够经由STDI 144来插入指令。为此，图2中的状态机包括两个附加状态——移位DR STDI和移位IR STDI，这两个附加状态是响应于根据本发明的检测机制而填充的，特别是当该检测机制检测到已经满足选择STDI作为输入的先决条件(例如，接收指令寄存器108的测试指令的先决条件)时。现在将更详细地解释这一点。
尽管经由STDI 144来插入指令不服从JTAG，但是这便于对部分地组装的器件1上的管芯进行测试。为此，TAP控制器110被配置为响应于重置信号而选择STDI 144，该重置信号可以是经由器件级TRST输入来提供的或可以由POR 130提供。
在第一实施例中，该检测机制基于以下认识：将预定义访问或标识码移入测试访问端口的数据寄存器之一中。为此，典型地，数据寄存器包括解码逻辑，该解码逻辑在检测到数据寄存器中接收到的数据模式与其(硬编码后的)访问或标识码之间相匹配时，触发状态机切换至移位IR STDI。
在重置之后，使TAP控制器处于分支210中的移位-DR状态。这将所选数据寄存器与STDI 144相连接。例如，所选数据寄存器可以是旁路寄存器104或标识寄存器106。仅作为非限制性示例，以下描述假定选择了标识寄存器106。
现在，经由器件级TDI 12和全局导体30将配置信息移入标识寄存器106。该配置信息具有以下目的：向TAP控制器通知要进入部分组装测试模式(即，必须经由STDI 144来接受指令的测试模式)。将该配置信息与在TAP控制器110中预编码的验证数据进行比较。例如，TAP控制器110可以包括：比较器，将接收到的配置信息与预编码后的信息(如管芯的标识码)进行比较。在配置信息和预编码后的信息之间匹配的情况下，TAP控制器110采用“STDI-in”模式，在该模式中，将允许TAP 100经由STDI 144来接收指令。为此，TAP控制器110可以包括：存储元件，用于存储指示STDI-in模式的比特标志。对状态机所做的修改对于本领域技术人员来说是显而易见的，因此不进一步详细讨论。
可能有利的是，在解码配置信息时，不立即激活STDI-in模式，例如，以便避免对STDI-in模式的意外激活。在这种保护机制中，可以将状态机转至暂停DR状态，并在与配置信息的比特长度相匹配的多个时钟周期内将该状态机保持在该状态。换言之，暂停DR状态用于倒回由在移位DR模式中接收到的比特的数目所设置的比特计数器，在移位DR模式之后采用STDI-in模式。
在激活STDI-in模式之后，状态机可以前进至第二分支220，在第二分支220中，可以经由STDI 144将测试指令馈入指令寄存器108中。典型地，测试指令(如EXTEST)将调用经由STDI 144来移入测试数据，测试数据可以用于对部分地组装的器件1的管芯进行测试。在对管芯进行测试之后，必须再次禁用TAP控制器的STDI-in模式。这可以以任何合适的方式进行，例如，通过使用5个TCK周期的标准重置，在这5个TCK周期内TMS信号保持在逻辑高(即，TMS＝1)；或者通过访问TAP控制器110的TRST管脚。
对此，需要强调，经由STDI而提供给管芯的测试数据可以用于对管芯的内部进行测试，或对管芯的环境进行测试(例如在EXTEST模式中)。
在备选实施例中，TAP控制器110包括：附加测试数据选择输入，用于以STDI-in模式选择信号的形式提供配置信息。在本实施例中，不需要比较硬件，状态机也不必逐步经过如上所述的移位DR和暂停DR状态。然而，由于因成本牵连而使附加输入(即，附加焊盘)通常是不需要的，或者因焊盘贫乏的设计而使附加输入(即，附加焊盘)时常不能实行，因此本实施例不是优选的。
图3a-c和图4更详细地描述了本发明的部分封装测试方法的实施例。该方法开始于步骤410，在步骤410，向载体300提供选路。典型地，该选路包括全局导体30以及要置于载体300上的管芯的测试连接(如TMS导体14和TCK导体16)。该选路还可以包括功能性的管芯互连。仅为了清楚，未在图3a中示出这些。在图3a中，载体300包括多个区320，这多个区320用于容纳器件1的组装工艺中的相应管芯。
在下一步骤420，将第一管芯100c置于载体上并与选路相连接。这在图3b中示出。典型地，器件1的组装工艺按照相反顺序实现了管芯100的菊花链，即，首先将要形成的菊花链的最后管芯置于载体300上。如上所述，第一个放置的管芯可以是最便宜的管芯或最有可能有缺陷的管芯。第一个管芯100c的TDO 152与器件级TDO 18相连接，第一个管芯100c的STDI 144与全局导体30相连接，全局导体30将STDI 144与器件级TDI 12相连接。在组装工艺的该阶段，TDI 142保持为未连接。
在下一步骤430，如图2的详细描述中所描述的，使第一管芯100c处于其STDI-in模式，随后，经由STDI 144来测试第一管芯100c，其中，经由第一管芯100c的TDO 152，使测试结果可用于器件级TDO 18。在步骤440，评估和决定测试结果并判定第一管芯100c是否是无缺陷的。如果第一管芯100c是有缺陷的，则本发明的方法可以前进至步骤450，在步骤450，判定是否修复部分组装。修复组装可以包括替换或修复管芯100c，此后，将重新测试管芯100c，如该方法返回至步骤430所指示。如果未修复部分组装(例如，由于修复是不可能的或太耗时和/或成本高)，则将在步骤480丢弃部分组装，此后，该方法将在步骤490结束。
如果成功修复了部分组装或者如果管芯100c被测试为无缺陷，则该方法可以前进至步骤470，在步骤470，判定是否完成组装。如果未完成，则该方法返回至步骤420，并将要形成的管芯菊花链的下一管芯100b置于载体300上，如图3c所示。下一管芯100b的STDI与全局导体30相连接，下一管芯100b的TDO与先前放置的管芯100c的先前未连接的TDI 142相连接，从而形成由两个管芯组成的菊花链。管芯的TMS和TCK输入分别与器件级TMS导体14和TCK导体16相连接。注意，此时，下一管芯100b的TDI 142尚未连接。如前所述，使管芯100b处于其STDI-in模式，随后，经由STDI 144来测试管芯100b，其中，经由由管芯100b和100c形成的TAP菊花链，使测试结果可用于器件级TDO 18。
可以重复该过程，直到已将所有管芯置于载体300上为止。需要指出，要放置的的最后管芯(即，器件级TDI 12和器件级TDI 18之间的管芯菊花链的第一管芯)不需要具有辅测试数据输入144，这是由于最后管芯的主测试数据输入142将与器件级TDI 12直接相连接。因此，可以以服从JTAG的方式来测试最后放置的管芯。因此，最后放置的管芯不需要具有修改的状态机。在放置最后管芯之后，获得可根据WO2007/010493的教导而以服从JTAG的方式来测试的器件1。
还需要指出，本发明不限于一次一个地放置管芯。还可以同时放置多于一个管芯，例如当要放置的管芯中的一些不能经由附加STDI 144来接收指令时。将这些管芯作为“后继(successor)”管芯置于菊花链中，使得这些管芯的TDI 142与前趋(predecessor)管芯的TDO 152相连接。只要可以根据本发明的方法来访问第一管芯(即，具有未连接的TDI 142的管芯)，就可以以传统方式来测试该第一管芯的后继管芯，即，通过利用TDO-TDI菊花链提供测试数据。
为了清楚，还要注意，这里，术语“放置”、“安装”和“组装”作为等价物而用于包括以下各项的任何组装工艺：
-将管芯安装至载体，随后，凭借引线接合或带卷自动接合等，以通信方式进行耦合；
-将管芯倒装组装至载体，从而以通信方式进行耦合；
-将管芯安装在诸如印制电路板之类的载体的内部，以获得“板上芯片”组装。
还要注意，可以将管芯直接组装至载体，或备选地组装至其他管芯之一。适当地，载体是典型地在封装例如印制电路板、陶瓷衬底、硅中介层和引线框时使用的任何载体。载体可以包括诸如无源组件之类的附加功能，但不必须要包括。
此外还要指出，适当地将组装和测试组合在一个方法中，但这不是严格必须的。例如，客户可以在另外的组装步骤之前对由其供给者提供的部分组装进行测试。
应当认识到，本发明的方法便于使用沿用已久的JTAG测试技术来对部分地组装的多管芯器件(如SiP)上的各个管芯进行测试。这使得能够对这种部分组装上的管芯进行快速且可靠的测试，从而便于在组装工艺的可能的最早阶段检测到缺陷，从而提高了可修复性并减小了成品率损失。
典型地，使用于将管芯的STDI-in模式激活的配置信息可用于器件1的构建者。这便于这些构建者分别测试来自不同源的管芯，只要这些源中的每一个都提供根据本发明的教导的管芯即可。
图5中示出了根据本发明的检测机制的优选实施例。本实施例基于以下认识：典型地，主TDI 142与诸如上拉电压源(例如，在IEEE 1149.1标准的情况下是上拉晶体管)之类的固定二进制值源相连接，以确保在器件1的功能模式期间该输入不展示出浮置行为。为此，IEEE 1149.1标准强制了特定数据模式(如标识码或旁路比特)必须包括固定二进制源的至少一个二进制补码(例如，在IEEE 1149.1标准的情况下的逻辑“0”)。然而，从技术的角度来看，将TDI 142与下拉电压源相连接的实现方式同样可行。
为此，TDI连接检测器510与TDI 142相连接，以检测TDI 142上的逻辑补码。一旦检测到这种逻辑补码，这就表明TDI 142已经与数据驱动源(如前趋管芯的TDO 152)相连接，这是由于固定二进制值源已经被在TDI 142上检测到的补码数据值超越。检测器510经由逻辑门530与MUX 140耦合，逻辑门530将检测信号与由TAP控制器510产生的MUX控制信号进行组合，使得当检测器510已无法在检测阶段期间检测到逻辑补码从而指示TDI 142与前趋管芯未连接时，逻辑门530将强制MUX 150接受来自STDI 144的数据。
例如，在重置管芯之后，在IEEE 1149.1标准中定义了未连接的TDI 142由于与该输入相连接的弱上拉晶体管而将被读取为“1”。还已知，如果TDI 142与在前管芯相连接，则其将从在前管芯的旁路寄存器移入“0”，或者其将开始从在前管芯移入ID码。ID码以“1”开始，紧接着是管芯的JEDEC码，该JEDEC码由11个比特构成，其中，全“1”码在该标准中是无效的。因此，保证在将所选数据寄存器移位至少12次(图2中的移位DR)之后，一定已经经由TDI 142将二进制补码(即，逻辑“0”)移入TAP中。
在来自“测试逻辑重置”状态(见图2)的重置之后，这也将成立，此后，第一个动作将是指令移位(图2中的移位IR)。在该第一指令移位期间，如标准所定义的，先导的“1”之后必须紧接着“0”，此后，将从前趋TDO 152接收初始指令寄存器的其余比特内容。在这种情况下，将在仅两个移位周期内检测到TDI 142的连接。
对此，应当认识到，未连接的TDI 142将不生成其弱固定值的二进制补码(例如，在服从IEEE 1149.1的测试装置的情况下是逻辑“0”)，从而使TDI连接检测器510的输出保持为该固定值的二进制补码(例如，逻辑“0”)，从而指示TDI 142的未连接状态。然而，在该状态下，TDI连接检测器510仍然对TDI 142的改变敏感，这可以出现在对管芯进行进一步测试期间，例如，在设计者凭借外部探测装置将逻辑低强制于未连接的TDI 142的情况下。在这种情形下，TDI连接检测器510应当无法在初始检测时段之后影响MUX 140的状态。
因此，将TDI 142的连接状态的活动检测限于有限的时段可能是有利的。为此，检测电路500还可以包括第一更新检测器520，第一更新检测器520确保一旦检测到重置后的第一更新信号(例如，图2中的“更新DR”或“更新IR”)，检测电路500的输出就固定，而不论TDI 142上的电压改变与否。第一更新检测器520耦合在检测器510和逻辑门530之间。第一更新检测器520响应于由TAP控制器110产生的任何更新信号，并确保在已从TAP控制器110接收到第一更新信号之后在该第一更新检测器520的输出处生成固定信号。
图6更详细地示出了检测电路500的可能实施例。TDI连接检测器510包括顺序元件620(例如边缘触发的或其他类型的双稳态多谐振荡器)，该顺序元件620由测试时钟TCK控制，并具有经由或(OR)门610与TDI 142相连接的数据输入D。OR门610在反相输入处接收到TDI 142。经由反馈路径630将顺序元件620的输出反馈至OR门610的另一输入。因此，一旦在TDI 142上检测到对TDI 142与前趋TDO 152之间的连接加以指示的逻辑“0”，OR门610的反相输入就将检测到逻辑“1”，从而在其输出处生成逻辑“1”，在下一TCK周期中将该逻辑“1”计时进入顺序元件620。反馈路径630确保将顺序元件620的输出Q处的逻辑“1”连续提供给OR门610，从而将OR门610和顺序元件620锁定至稳定状态，直到顺序元件620被重置信号(如TRSTn)重置为止，该重置使顺序元件初始化至逻辑“0”状态。
第一更新检测器520包括顺序元件650(例如边缘触发的或其他类型的双稳态多谐振荡器)，该顺序元件650由来自TAP控制器110的更新信号“更新(UPDATE)”控制，并且该顺序元件650的数据输入D经由与(AND)门640与TDI连接检测器510相连接。经由反馈路径660将顺序元件650的输出反馈至AND门610的另一输入。顺序元件650被配置为在重置(例如，利用重置信号TRSTn重置)时初始化至逻辑“1”。因此，当TDI输入检测器510在其输出处凭借逻辑“0”发信号通知未连接的TDI时，AND门640将在其输出处生成逻辑“0”，在TAP控制器110生成第一更新信号时，该逻辑“0”将被计时进入更新检测器520的顺序元件650。明显地，反馈路径660将顺序元件650中的逻辑“0”反馈至AND门640，从而将更新检测器520锁定以生成逻辑“0”(由于AND门640已对其输入处来自TDI检测器510的的任何变化不敏感)，直到重置检测电路500为止。
TDI连接检测器510还可以用于确保多管芯器件的可测试性，在该多管芯器件中，将第一管芯100a的TDI 142以及STDI 144都与管芯级TDI 12相连接是不可行的，例如这是由于TDI 12的管脚引线不能够支持两个接合线(即，与管芯100a的TDI 142和STDI 144都相连接)。在仅有第一管芯100a的STDI 144与管芯级TDI 12相连接的情形下，TDI连接检测器510确保尽管第一管芯100a的TDI 142未连接，也仍然可以测试整个多管芯器件，这是由于管芯100a的TDI连接检测器510将确保选择管芯100a的STDI 144将数据转发至管芯菊花链中的后继管芯100b、100c。
需要指出，对MUX 140进行控制的备选方式也是可行的。例如，在肯定了编码后的标识符与接收数据模式之间存在匹配的情况下，上述解码逻辑可以以相同方式影响MUX控制信号。这意味着数据模式识别与TDI连接检测器510具有相同的初始效应。在这种情况下，来自解码逻辑的比较器信号应当由与更新检测器520类似的一次检测器来处理。在未标明地址的管芯的情况下，解码逻辑不对MUX 140进行选通，TAP控制器110仍然控制MUX 140。
在第一更新信号之后，MUX 140将是稳定的，直到重置(例如JTAG重置)或当被私有指令显式改变时为止，如前所述。
应当注意，上述实施例示意而非限制本发明，并且在不脱离所附权利要求的范围的前提下，本领域技术人员能够设计出许多备选实施例。在权利要求中，置于括号之间的任何参考标记不应解释为限制权利要求。词语“包括”并不排除存在除权利要求中所列出的元件或步骤以外的元件或步骤。元件之前的词语“一”或“一个”并不排除存在多个这种元件。可以凭借包括多个不同元件在内的硬件来实现本发明。在列举了多个装置的设备权利要求中，这些装置中的多个装置可以由同一项硬件来体现。在互不相同的从属权利要求中记载特定手段的起码事实并不表示不能用这些手段的组合来获得有益效果。

Claims (19)

1.一种对部分地组装的多管芯器件(1)进行测试的方法，所述器件包括：
-载体(300)，包括器件级测试数据输入(12)和器件级测试数据输出(18)；
-所述载体上的第一管芯，所述第一管芯(100c)具有测试访问端口，所述测试访问端口包括主测试数据输入(142)、辅测试数据输入(144)和测试数据输出(152)，所述测试访问端口由测试访问端口控制器(110)来控制；其中，所述第一管芯(100c)的辅测试数据输入(144)以通信方式与器件级测试数据输入(12)耦合，所述第一管芯(100c)的测试数据输出(152)以通信方式与器件级测试数据输出(18)耦合；
所述方法包括以下步骤：
-使所述第一管芯(100c)处于所述第一管芯(100c)接受来自所述第一管芯(100c)的辅测试数据输入(144)的测试指令的状态；
-将测试数据提供给所述第一管芯(100c)，包括通过所述器件级测试数据输入(12)向所述第一管芯(100c)的辅测试数据输入(144)提供测试指令；以及
-在器件级测试数据输出(18)上，从所述第一管芯(100c)收集测试结果。
2.根据权利要求1所述的方法，其中，使所述第一管芯(100c)处于状态的步骤包括：向所述第一管芯(100c)的所选寄存器提供配置信息，以使所述第一管芯(100c)处于所述状态。
3.根据权利要求2所述的方法，其中，所选寄存器包括耦合在所述第一管芯(100c)的所述辅测试数据输入(144)和所述测试数据输出(152)之间的标识寄存器(106)，所述第一管芯还包括与所述标识寄存器(106)耦合的比较逻辑，以及，使所述第一管芯处于所述第一管芯接受来自所述第一管芯的辅测试数据输入(144)的测试指令的状态的步骤包括：
-将所述第一管芯(100c)的测试访问端口控制器(110)重置为使得所述标识寄存器(106)与所述辅测试数据输入(144)耦合；
-经由器件级测试数据输入(12)将配置信息移入所述标识寄存器(106)；
-将所提供的配置信息与存储在所述第一管芯(100c)中的标识码进行比较；以及
-在配置信息和标识码匹配的情况下，使测试访问端口(100c)能够经由所述辅测试数据输入(144)来接收测试指令。
4.根据权利要求1所述的方法，其中，所述测试访问端口控制器(110)包括测试输入选择管脚，所述方法还包括将所述测试输入选择管脚与载体级配置输入相连接，以及，使所述第一管芯(100c)处于所述状态的步骤包括向所述测试输入选择管脚提供辅测试输入选择信号。
5.根据权利要求1所述的方法，其中，主测试数据输入管脚(142)与弱固定二进制值源相连接，所述第一管芯(100c)包括用于检测主测试数据输入(142)上的二进制补码的检测器(510)，以及，使所述第一管芯(100c)处于所述状态的步骤包括：响应于所述检测器(510)发信号通知在主测试数据输入(142)上不存在二进制补码，选择辅测试数据输入(144)。
6.根据权利要求1所述的方法，其中，所述方法包括用于形成部分地组装的多管芯器件的以下组装步骤：
-提供包括器件级测试数据输入(12)和器件级测试数据输出(18)的载体(300)；
-将第一管芯组装至所述载体，所述第一管芯(100c)具有测试访问端口，所述测试访问端口包括主测试数据输入(142)、辅测试数据输入(144)和测试数据输出(152)，所述测试访问端口由测试访问端口控制器(110)来控制，所述组装步骤包括：以通信方式将所述第一管芯(100c)的辅测试数据输入(144)与器件级测试数据输入(12)耦合，并将所述第一管芯(100c)的测试数据输出(152)与器件级测试数据输出(18)耦合。
7.根据权利要求1所述的方法，还包括：
-将附加管芯(100b)组装至所述载体或组装在所述第一管芯上，所述附加管芯具有测试访问端口，所述测试访问端口包括主测试数据输入(142)、辅测试数据输入(144)和测试数据输出(152)；所述组装步骤包括：以通信方式将所述附加管芯(100b)的辅测试数据输入(152)与器件级测试数据输入(12)耦合，并将所述附加管芯(100c)的测试数据输出(152)与所述第一管芯(100b)的主测试数据输入(142)耦合；
-使所述附加管芯(100b)处于所述附加管芯接受来自所述附加管芯的辅测试数据输入(144)的测试指令的状态；
-将测试数据提供给所述附加管芯(100b)，包括向所述附加管芯的辅测试数据输入(144)提供测试指令；以及经由先前放置的管芯(100c)，在器件级测试数据输出(12)上从所述附加管芯(100b)收集测试结果。
8.根据权利要求6所述的方法，还包括针对另外的附加管芯(100a)重复权利要求6的步骤，其中，另外的附加管芯(100a)的测试数据输出(152)以导电方式与先前放置的附加管芯(100b)的主测试数据输入(142)耦合，收集测试结果的步骤包括通过先前放置的管芯(100a-c)所形成的菊花链来收集测试结果。
9.根据权利要求7或8所述的方法，还包括：
-将最后管芯(100a)组装至所述载体或组装在被组装至所述载体的任何管芯上，所述最后管芯具有测试访问端口，所述测试访问端口包括主测试数据输入(142)和测试数据输出(152)，所述组装步骤包括：
-以通信方式将所述最后管芯(100a)的主测试数据输入(142)与器件级测试数据输入(12)耦合，并将所述附加管芯的测试数据输出(152)与先前放置的附加管芯的主测试数据输入(142)耦合；
-向所述最后管芯(100a)提供测试数据，包括向所述最后管芯的主测试数据输入(142)提供测试指令；以及
-经由先前放置的管芯所形成的菊花链，在器件级测试数据输出(18)上收集所述最后管芯(100a)的测试结果。
10.根据权利要求7或8所述的方法，还包括：如果测试结果指示菊花链断裂，则经由菊花链中的管芯(100a-c)的辅测试数据输入(144)来访问菊花链中的所述管芯(100a-c)。
11.一种包括测试装置的集成电路管芯，所述测试装置包括：
-测试访问端口，包括主测试数据输入(142)、辅测试数据输入(144)和测试数据输出(152)；
-复用器(140)，具有分别与主测试数据输入(142)和辅测试数据输入(144)耦合的相应的输入；
-多个寄存器，包括指令寄存器(108)，所述多个寄存器耦合在复用器(140)和测试数据输出(152)之间；
-检测装置(510)，用于检测经由辅测试数据输入(144)接收测试指令的先决条件；以及
-测试访问端口控制器(110)，用于响应于所述检测装置，将指令寄存器(108)与辅测试数据输入(144)耦合。
12.根据权利要求11所述的集成电路，其中，所述检测装置包括与所述测试访问端口的数据寄存器耦合的比较逻辑。
13.根据权利要求12所述的集成电路，其中，所述数据寄存器是标识寄存器(106)，所述测试访问端口被配置为：
响应于重置信号，将标识寄存器(106)与辅测试数据输入(144)耦合；以及
响应于比较逻辑在标识寄存器(106)中检测到配置信息，将指令寄存器(108)与辅测试数据输入(144)耦合。
14.根据权利要求11、12或13所述的集成电路管芯，其中，所述指令寄存器(108)包括用于存储比特标志的寄存器单元，所述比特标志指示主测试数据输入(142)的选择，所述复用器(140)响应于所述比特标志。
15.根据权利要求11所述的集成电路，其中，所述检测装置被所述测试访问端口控制器(110)所包括，所述检测装置包括测试数据输入选择管脚，所述测试数据输入选择管脚响应于测试数据输入选择信息，所述测试访问端口控制器(110)与所述测试数据输入选择管脚耦合。
16.根据权利要求11所述的集成电路，其中，所述主测试数据输入(142)与弱固定二进制值源相连接，所述检测装置包括用于检测主测试数据输入(142)上的二进制补码的检测器(510)。
17.根据权利要求16所述的集成电路，其中，所述检测器(510)包括与主测试数据输入(142)耦合的输入以及与另一检测器(520)耦合的输出，所述另一检测器(520)用于检测测试访问端口控制器更新信号的第一实例，所述另一检测器(520)具有与逻辑门(530)耦合的输出，所述逻辑门(530)进一步被配置为从测试访问端口控制器(110)接收复用器配置信号，所述复用器(140)响应于所述逻辑门(530)。
18.一种部分地组装的多管芯器件(1)，包括：
-载体，具有器件级测试数据输入(12)和器件级测试数据输出(18)；以及
-根据权利要求11至17所述的被组装至所述载体的第一集成电路管芯(100)，其中，第一管芯(100c)的辅测试数据输入(144)以通信方式与器件级测试数据输入(12)耦合，第一管芯(100c)的测试数据输出(152)以通信方式与器件级测试数据输出(18)耦合。
19.一种多管芯器件(1)，包括：
-器件级测试数据输入(12)；
-器件级测试数据输出(18)；以及
-在所述器件级测试数据输入(12)和所述器件级测试数据输出(18)之间的菊花链中组织的多个集成电路管芯(100a-c)，所述多个集成电路管芯(100a-c)包括至少一个根据权利要求11至17中任一项所述的集成电路管芯。
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