CN101897024A - 非易失性存储装置及其制造方法 - Google Patents

Abstract

本发明提供一种非易失性存储装置，其特征在于，具备：基板(1)；第一配线(3)；埋入形成于第一通孔(4)的第一充填部(5)；由与第一配线(3)正交且依次层叠有第一电阻变化元件的电阻变化层(6)、导电层(7)、第二电阻变化元件的电阻变化层(8)的多层而构成的第二配线(11)；埋入形成于第二通孔(13)的第二充填部(14)；和第三配线(15)，第二配线(11)的导电层(7)起到第一电阻变化元件(9)的电极的作用和第二电阻变化元件(10)的电极的作用。

Description

非易失性存储装置及其制造方法

技术领域

本发明涉及一种使用电阻变化层的交叉点型非易失性存储装置，特别是涉及一种将电阻变化元件集成于配线层的结构。

背景技术

近年来，随着电子设备中的数字技术的发展，为保存音乐、图像、信息等数据，而正在积极进行大容量且非易失性存储装置的开发。例如，以闪存存储器为代表的非易失性存储装置已经应用在许多领域。但是，该闪存存储器可以说已接近精细化极限，作为后闪存存储器，正在开发相变化存储器(PCRAM)、MRAM、FeRAM等各种存储器。其中，通过施加电脉冲使电阻值变化且使用了持续保持其状态的材料的ReRAM，在易于取得与通常的半导体工艺的匹配性，适合域精细化这一方面上令人瞩目。

例如已公开了以精细化、大容量为目的的交叉点型ReRAM(例如，参照专利文献1)。该ReRAM在基板上形成有条纹状的下部电极，覆盖下部电极且在整个面上形成有活性层。作为活性层使用通过电脉冲使电阻发生可逆变化的电阻变化层。在活性层上与下部电极正交地形成有条纹状的上部电极。像这样，夹着活性层使下部电极和上部电极交叉的区域成为存储部，下部电极和上部电极分别作为字线或者位线的任一个发挥作用。通过做成这样的交叉点型结构，能够实现大容量化。

在交叉点型ReRAM的情况下，当读取形成于十字交叉的交点的电阻变化层的电阻值时，为避免其它的行和列的电阻变化层的影响而对电阻变化层串联地插入二极管。

例如已公开了一种ReRAM，其具备：相互平行的隔开间隔排列的两个以上的位线、相互平行的隔开间隔地形成于与上述位线交叉的方向上的两个以上的字线、在位线和字线交叉的位置且形成于位线上的电阻结构体、具备以使该电阻结构体和字线相接触的方式形成于电阻结构体上的二极管结构体的基板、形成于该基板上的下部电极、形成于下部电极上的电阻结构体、形成于电阻结构体上的二极管结构体、和形成于二极管结构体上的上部电极(例如，参照专利文献2)。

通过采用这样的结构，能够将单位单元结构做成一个二极管结构体和一个电阻结构体的连续层叠结构，进而也能够简单地实现阵列单元结构。

另外，作为共用配线的例子，已公开了一种在交叉点型结构的MRAM中共用字线，且在该配线的上下对称地形成有二极管元件、MTJ元件的构成(例如，参照专利文献3)。在此，通过在配线配置铂、在其上下配置硅，而形成肖特基二极管。

专利文献1：日本特开2003-68984号公报

专利文献2：日本特开2006-140489号公报

专利文献3：美国专利第6879508号说明书

在上述专利文献1公开了交叉点结构，但是，在该例的记载中，根本没有提及串联连接二极管及关于其具体结构的内容。

与此相对，在专利文献2中公开了下述的结构，即，在下部电极上形成有电阻结构体，并且在该电阻结构体上形成有二极管结构体，在该二极管结构体上形成有上部电极，并且公开了该二极管结构体利用由NiO、TiO₂等形成的p型氧化物和n型氧化物而组成。但是，在该专利文献2所记载的二极管结构体、电阻结构体中，由于在一个位单位同时蚀刻由至少四种不同的材料形成的结构体，因而非常难以确立对于精细化所需要的加工技术。更何况如果还要同时蚀刻上部电极或者下部电极就更加困难。另外，在专利文献2中，存在需要在交叉点存储器的每一层设置多个结构要素，而增加工艺步骤数目和增加工艺成本这一基本的课题。因此，难以替代工艺成本较低的闪存存储器而不易于扩大市场。

另外，在专利文献3中采用在上下的存储单元共用配线、在与配线的上下界面形成肖特基二极管的结构。但是，由于构成为一起形成电阻变化元件的上部电极、电阻变化元件、下部电极、二极管元件膜的结构，在一个位单位同时蚀刻由至少四种材料形成的结构体，因而在非常难以确立对于精细化所需的加工技术这一点上，与上述例没有差异。况且在使用与电阻变化元件的兼容性好的贵金属类的电极的情况下，该蚀刻极为困难，成为不适合精细化的结构。

我们在本发明之前，提出了一种将MSM二极管元件的一个电极兼用于交叉点的上层配线，再将另一个电极兼用于电阻变化元件的电极的结构(日本特愿2006-312590号)，实现了构成交叉点存储器的元件数的降低。而在本结构中，由于能够将二极管元件的有效面积扩大至比电阻变化元件的面积大，因此，在将二极管元件和电阻变化层进行组合的交叉点型结构中，能够确保充分的电流容量，实现了能够进行稳定的工作的ReRAM。

但是，该结构虽然在配线结构的局部将二极管元件集成化，但是在使用分别适合电阻变化膜的电极材料、二极管的电极材料、配线材料的导电性材料的情况下，交叉点的存储单元的结构要素依然多的情况没有得到改变。当存储单元的结构要素多时，使制造方法变得复杂，存在难以精细化的课题。

发明内容

本发明解决了这样的课题，特别是发现电阻变化元件以与特定的一个电极的界面附近为中心发生电阻变化并将这一发现应用于将二极管元件和电阻变化层组合而成的交叉点型结构。此外，本发明的目的在于，提供一种有效利用层阶位线结构的特征，构成为在偶数层的配线共用上下存储单元的电阻变化元件的电极的结构，使制造方法简单且适合于精细化的非易失性存储装置。

为实现上述目的，本发明提供一种非易失性存储装置，其特征在于，具备：基板；相互平行地形成在上述基板上的多个第一配线；形成在上述基板和上述第一配线上的第一层间绝缘层；第一存储单元孔，其形成于上述第一配线上的上述第一层间绝缘层；第一二极管元件，其形成于上述第一存储单元孔的内部且与上述第一配线连接；相互平行地形成的多个第二配线，其由依次层叠有上述第一电阻变化元件的电阻变化层、导电层、第二电阻变化元件的电阻变化层的多层构成，上述第二配线覆盖在上述第一二极管元件的上面，并且与上述第一配线正交地形成于上述第一层间绝缘层上；形成于上述第二配线和上述第一层间绝缘层上的第二层间绝缘层；贯通上述第二配线上的上述第二层间绝缘层而形成的第二存储单元孔；第二二极管元件，其形成于上述第二存储单元孔的内部并与上述第二配线连接；相互平行地形成的多个第三配线，其覆盖在上述第二二极管元件的上面，并且与上述第二配线正交地形成于上述第二层间绝缘层上。

另外，为实现上述目的，本发明提供一种非易失性存储装置，其特征在于，具备：基板；以沿第一方向延伸的方式相互平行地形成于上述基板上的多个第一配线；形成于上述基板和上述多个第一配线上的第一层间绝缘层；多个第二配线，其在上述第一层间绝缘层上以从上述第一层间绝缘层的厚度方向上看沿着与上述第一方向交叉的第二方向延伸的方式相互平行地形成；形成于上述第一层间绝缘层和上述多个第二配线上的第二层间绝缘层；和多个第三配线，其在上述第二层间绝缘层上，以从上述第二层间绝缘层的厚度方向上看沿着与上述第二方向交叉的第三方向延伸的方式相互平行地形成，在上述第一层间绝缘层中，在上述第一配线与上述第二配线的立体交叉点的各个以贯通上述第一层间绝缘层的方式，形成有多个第一通孔，在上述第二层间绝缘层中，在上述第二配线与上述第三配线的立体交叉点的各个以贯通上述第二层间绝缘层的方式，形成有多个第二通孔，还具备：形成于各个上述第一通孔的内部的第一充填部；形成于各个上述第二通孔的内部的第二充填部，上述第一二极管元件由上述第一充填部或者由上述第一充填部和上述第一配线构成，并且上述第二二极管元件由上述第二充填部或者由上述第二充填部和上述第三配线构成，上述第二配线具有依次层叠有第一电阻变化层、导电层和第二电阻变化层的结构。

在这样的结构中，第二配线的导电层能够承担第一电阻变化元件的上部电极、第二电阻变化元件的下部电极和原有的配线层的导电层这三个功能。现有技术中，必然需要第一电阻变化元件的上部电极和下部电极、第二电阻变化元件的上部电极和下部电极合计四个电极作为用于使电阻变化元件工作而必须的电极，在本结构中除将二极管元件的电极用作(兼用)电阻变化元件的电极外，能够集约为配线层的一个电极。因此，可减少处理步骤数，可降低工艺成本。此外，由于将第一电阻变化元件的电阻变化层、第二电阻变化元件的电阻变化层和导电层一同通过线图形成，因而不需要像点图案那样的精细加工。由于存储单元的活性区域取决于易于进行精细加工的存储单元孔的面积，因此能够与精细化充分兼得。在将二极管元件和电阻变化层组合而成的交叉点型结构中，通过构成共用上下存储单元的电阻变化元件的电极的结构，能够实现使制造方法容易且能够以低成本达成精细化的非易失性存储装置。

在上述非易失性存储装置中，也可以是，上述第一通孔以两端的开口部完全被上述第一配线和上述第二配线覆盖的方式形成，上述第二通孔以两端的开口部完全被上述第二配线和上述第三配线覆盖的方式形成。

在上述非易失性存储装置中，也可以是，上述第一充填部由以与上述第一配线物理性接触的方式形成的第一半导体层、和以与上述第一半导体层物理性接触的方式形成的第一电极层构成，上述第二充填部由以与上述第三配线物理性接触的方式形成的第二半导体层、和以与上述第二半导体层物理性接触的方式形成的第二电极层构成。

在上述非易失性存储装置中，也可以是，具有层叠有多个结构单位的构造，该结构单位具有：上述第一层间绝缘层、上述第一充填部、上述多个第二配线、上述第二层间绝缘层、上述第二充填部、和上述多个第三配线。

在这样的结构中，例如在四层的交叉点存储结构中，能够将具有电阻变化元件的配线层集约为两层，在八层的交叉点存储结构中，能够将具有电阻变化元件的配线层集约为四层。即，在多层结构中，即使使用例如与电阻变化层的兼容性好的贵金属类电极，也能够将具有电阻变化元件的配线层集约为一半。即，剩余的配线能够配置通常的LSI工艺中使用的配线层。由此，在将二极管元件和电阻变化层组合而成的交叉点型结构中，不会使工艺成本变高，而实现大容量的非易失性半导体存储装置。

在上述非易失性存储装置中，也可以是，上述第二配线的长边方向的长度比上述第一配线的长边方向的长度和上述第三配线的长边方向的长度的任一个都短。

根据这样的结构，即使是电阻率高的材料，也能够自由选择适合电阻变化层的电极材料。通过缩短第二配线，能够防止配线向用于驱动交叉点存储器的电路的延迟，防止对存储单元的施加电压的电压下降。

在上述非易失性存储装置中，也可以是，上述第二配线的厚度比上述第一配线的厚度和第三配线的厚度的任一个都薄。

根据这样的结构，即使是难以进行加工/研磨的材料也能够自由选择适合电阻变化层的电极材料。另外，通过将第二配线的膜厚做薄，而使基于加工和研磨的图案形成变得容易，能够使存储单元更加精细化。

在上述非易失性存储装置中，也可以是，上述第一配线的配线电阻和上述第三配线的配线电阻的任一个都比上述第二配线的配线电阻低。

在这样的结构中，由于具有电阻变化元件的配线层集约在第二配线，因此剩余的第一配线和第三配线可以不受限于为电阻变化元件的电极这一制约，可使用具有更低的电阻率的配线层。由此，不仅能够防止配线向用于驱动交叉点存储器的电路的延迟、防止对存储单元的施加电压的电压下降，而且能够实现存储器的高速动作。

在上述非易失性存储装置中，也可以是，上述第二配线包含选自铂、铱、钌、钨中的至少一种材料。当这些金属配置于配线的导电层时，即使在高温下发生退火也难以与由过渡金属氧化物形成的电阻变化层发生反应，且能够使电阻变化层稳定地变化为高电阻、低电阻。

在层叠有上述结构单位的非易失性存储装置中，也可以为，上述多个第一配线和上述多个第三配线具有字线功能(使存储单元活化，在成为可读出、写入的状态的字线连接有解码器，当通过解码器选择字线时(当施加电压时)，使与字线连接的存储单元活性化)，上述多个第二配线具有位线功能(将读出放大器连接于用于在与存储单元之间执行数据的写入、读出的位线，通过读出放大器将位线电位放大，作为数字信号进行处理)，属于上述结构单位的各个的上述第二配线的各个从厚度方向看以重叠的方式形成，从基板侧数起属于第偶数个的上述结构单位的第二配线中从厚度方向看相互重叠的上述第二配线相互电连接，从基板侧数起属于第奇数个的上述结构单位的第二配线中从厚度方向看相互重叠的上述第二配线相互电连接。

这样的结构中，存储单元在沿X方向延伸且形成于多个层的位线与沿Y方向延伸且形成于位线间的各层的字线的交点位置形成。而且，在每个与Z方向(厚度方向)一致的位线组，沿Y方向并排配置有字线共用的多个基本阵列面。即，实现所谓的多层交叉点结构。而且，在各基本阵列面中偶数层的位线和奇数层的位线分别共同连接，通过对共同连接的偶数层和奇数层的位线附加选择开关元件，切换控制与连接于此的总位线的电连接/非连接。即，实现了层阶位线方式。由此，尽可能不引起布局面积的增大，而且能减小阵列尺寸。

另外，本发明提供一种非易失性半导体存储装置的制造方法，其特征在于，包括：在基板上形成相互平行地形成的多个第一配线的工序；在上述基板和第一配线上形成第一层间绝缘层的工序；在上述第一配线上且在上述第一层间绝缘层的规定的位置形成第一存储单元孔的工序；在上述第一存储单元孔中埋入形成第一二极管元件的工序；形成多个第二配线的工序，上述第二配线分别由依次层叠有上述第一电阻变化元件的电阻变化层、导电层、第二电阻变化元件的电阻变化层的多层构成，上述第二配线覆盖在上述第一二极管元件的上面，并且与上述第一配线正交且相互平行地形成于上述第一层间绝缘层上；在上述第二配线和上述第一层间绝缘层上形成第二层间绝缘层的工序；在上述第二配线上且在上述第二层间绝缘层的规定位置形成第二存储单元孔的工序；在上述第二存储单元孔中埋入形成第二二极管元件的工序；形成多个第三配线的工序，该第三配线覆盖在上述第二二极管元件的上面，并且与上述第二配线正交且相互平行地形成于上述第二层间绝缘层上。

另外，本发明提供一种非易失性存储装置的制造方法，其特征在于，包括：在基板上以沿着第一方向延伸的方式相互平行地形成多个第一配线的工序；在上述基板和上述多个第一配线上形成第一层间绝缘层的工序；在各个上述第一配线上形成按规定的间隔排列且贯通上述第一层间绝缘膜的多个第一通孔的工序；在上述第一通孔的内部形成第一充填部的工序；形成多个第二配线的工序，上述第二配线具有在上述第一层间绝缘层上，以从上述第一层间绝缘层的厚度方向看沿着与上述第一方向交叉的第二方向延伸的方式相互平行地、且以覆盖上述第一充填部的上端面的整个面的方式依次层叠有第一电阻变化层、导电层、和第二电阻变化层的结构；在上述第一层间绝缘层和上述多个第二配线上形成第二层间绝缘层的工序；在各个上述第二配线上形成以规定的间隔排列且贯通上述第二层间绝缘膜的多个第二通孔的工序；在上述第二通孔的内部形成第二充填部的工序；和在上述第二层间绝缘层上，以从上述第二层间绝缘层的厚度方向看沿着与上述第二方向交叉的第三方向延伸的方式相互平行地、且以覆盖上述第二充填部的上端面的整个面的方式形成多个第三配线的工序，上述第一二极管元件由上述第一充填部构成或者由上述第一充填部和上述第一配线构成，并且上述第二二极管元件由上述第二充填部构成或者由上述第二充填部和上述第三配线构成。

在这样的制造方法中，可一体地形成第一电阻变化元件的电阻变化层、具有第一电阻变化元件的上部电极和第二电阻变化元件的下部电极及原有的配线层的导电层的功能的导电层、第二电阻变化元件的电阻变化层。通过以上的制造方法，在将二极管元件和电阻变化层组合而成的交叉点型结构中，可通过采用共用上下的存储单元的电阻变化元件的电极的结构，实现适合精细化的非易失性半导体存储装置。

在上述制造方法中，也可以是，形成上述第一充填部的工序具有：在上述第一通孔中以与上述第一配线物理性地接触的方式形成第一半导体层的工序a；和在上述工序a之后，在上述第一通孔中以与上述第一半导体层物理性地接触的方式形成第一金属电极层的工序b，形成上述第二充填部的工序具有：在上述第一通孔中以与上述第二配线物理性地接触的方式形成第二电极层的工序c；和在上述工序c之后，在上述第二通孔中以与上述第二电极层物理性地接触的方式形成第二半导体层的工序d。

在上述制造方法中，也可以是，形成上述第一配线的工序是在上述第一层间绝缘层形成所期望的槽之后，基于使用CMP法在上述槽的内部埋入配线材料的镶嵌法(damascene process)进行的工序，形成上述第二配线的工序是在依次层叠第一电阻变化层、导电层和第二电阻变化层之后使用掩模进行蚀刻的工序，形成上述第三配线的工序是在上述第二层间绝缘层形成所期望的槽之后，基于使用CMP法在上述槽的内部埋入配线材料的镶嵌法进行的工序。

在这样的制造方法中，由具有二极管功能的层叠结构构成的第二配线能够通过适合于对层叠结构进行加工的蚀刻而形成。另外，关于优选形成电阻率低的配线材料的第一配线和第三配线，能够通过在应对通常的精细化的LSI工艺的配线所使用的镶嵌法而形成。即，通过选择与目的相应的制造方法，能够实现适合精细化的非易失性半导体存储装置。

本发明的上述目的、其它目的、特征及优点，在参照附图的基础上，通过以下的最佳实施方式的详细说明将更加明确。

本发明通过采用上述结构，在交叉点型结构中，通过充分活用电阻变化元件以与特定的一个电极的界面附近为中心发生电阻变化这一发现和层阶位线结构的特征，通过采用在偶数层的配线共用上下存储单元的电阻变化元件的电极的结构，达到了如下效果，即，使制造方法变得容易且可以以低成本实现更适合精细化的非易失性存储装置。

附图说明

图1是本发明第一实施方式的双层结构的交叉点型存储器的结构剖面图。

图2是本发明第一实施方式的双层结构的交叉点型存储器的平面图。

图3是表示本发明第一实施方式的双层结构的交叉点型存储器的第二变形例的剖面的概略图。

图4是表示本发明第一实施方式的双层结构的交叉点型存储器的第三变形例的剖面的概略图。

图5是表示本发明第一实施方式的双层结构的交叉点型存储器的第四变形例的剖面的概略图。

图6是本发明第二实施方式的四层结构的交叉点型存储器的结构剖面图。

图7是本发明第三实施方式的层阶位线结构的八层交叉点型存储器的结构剖面图。

图8是说明本发明第一实施方式的双层结构的交叉点型存储器的第一制造方法的工序剖面图，其中，图8(a)是表示在基板上形成第一配线的工序的图，图8(b)是表示形成第一层间绝缘层的工序的图，图8(c)是表示在第一层间绝缘层形成多个通孔的工序的图，图8(d)是表示在各个第一通孔内埋入形成半导体层的工序的图，图8(e)是表示在各个第一通孔内埋入形成电极层的工序的图，图8(f)是表示形成第二配线的工序的图。

图9是说明本发明第一实施方式的双层结构的交叉点型存储器的第一制造方法的工序剖面图，其中，图9(a)是表示形成第二层间绝缘层的工序的图，图9(b)是表示形成第二通孔的工序的图，图9(c)是表示在各个第二通孔内埋入形成电极层的工序的图，图9(d)是表示在各个第二通孔内埋入形成半导体层的工序的图。

图10是说明本发明第一实施方式的双层结构的交叉点型存储器的第一制造方法的工序剖面图，其中，图10(a)是表示形成第一引出接触插头16的工序的图，图10(b)是表示形成第三配线15和第一引出配线的工序的图。

图11是说明本发明第一实施方式的双层结构的交叉点型存储器的第二制造方法的工序剖面图，其中，图11(a)是表示在基板上形成第一层间绝缘层和槽的工序的图，图11(b)是表示利用镶嵌法形成第一配线的工序的图，图11(c)是表示形成第一层间绝缘层的工序的图，图11(d)是表示在第一层间绝缘层形成多个通孔的工序的图，图11(e)是表示在各个第一通孔内埋入形成半导体层的工序的图，图11(f)是表示在各个第一通孔内埋入形成电极层的工序的图。

图12是说明本发明第一实施方式的双层结构的交叉点型存储器的第二制造方法的工序剖面图，其中，图12(a)是表示形成第二配线的工序的图，图12(b)是表示形成第二层间绝缘层的工序的图，图12(c)是表示形成第二通孔的工序的图，图12(d)是表示在各个第二通孔内埋入形成电极层的工序的图。

图13是说明本发明第一实施方式的双层结构的交叉点型存储器的第二制造方法的工序剖面图，其中，图13(a)是表示在各个第二通孔内埋入形成半导体层的工序的图，图13(b)是表示在形成第三层间绝缘层之后形成用于埋入形成第一引出接触插头的开口部的工序的图，图13(c)是表示形成用于埋入形成第三配线和第一引出配线的槽的工序的图，图13(d)是表示使用镶嵌法形成第三配线和第一引出配线的工序的图。

符号说明

1：基板

2：第一层间绝缘层

2A：第一层间绝缘层(下层侧)

2B：第一层间绝缘层(上层侧)

3：第一配线

3A：用于埋入形成第一配线的槽

4：第一通孔

5：第一充填部

5A：半导体层

5B：电极层

6：第一电阻变化层

7：导电层

8：第二电阻变化层

9：第一电阻变化元件

10：第二电阻变化元件

11：第二配线

12：第二层间绝缘层

13：第二通孔

14：第二充填部

14A：电极层

14B：半导体层

15：第三配线

15A：用于埋入形成第三配线的槽

16：第一引出接触插头

16A：用于埋入形成第一引出接触插头的开口部

17：第一引出配线

17A：用于埋入形成第一引出配线的槽

18：第三层间绝缘层

18A：第三层间绝缘层(下层侧)

19：第三通孔

20：第三充填部

21：第三电阻变化层

22：导电层

23：第四电阻变化层

24：第三电阻变化元件

25：第四电阻变化元件

26：第四配线

27：第四层间绝缘层

28：第四通孔

29：第四充填部

30：第五配线

31：第二引出接触插头

32：第二引出配线

33：第六配线

34：第七配线

35：第八配线

36：第九配线

37：选择开关

38：选择开关

39：总位线

具体实施方式

下面，参照附图说明本发明的实施方式。此外，存在对相同要素标注相同符号而省略说明的情况。另外，对于存储部等的形状是示意性的表示，其个数等也设为便于图示的个数。

(第一实施方式)

图1是表示本发明第一实施方式的双层结构的交叉点型非易失性存储装置的概略结构的一例的侧面剖面图。本实施方式的非易失性存储装置具备：基板1、形成于该基板1上的条纹形状的第一配线3、覆盖第一配线3且形成于基板1上的第一层间绝缘层2、以与第一配线3正交的方式形成于第一层间绝缘层2上的条纹形状的第二配线11、覆盖第二配线11且形成于第一层间绝缘层2上的第二层间绝缘层12、形成于第二层间绝缘层12上的条纹形状的第三配线15。

更详细而言，本实施方式的非易失性存储装置具备：基板1；多个第一配线3，其在基板1上形成与基板1的主面平行的第一平面，且分别以在第一方向上延伸的方式彼此平行地形成；第一层间绝缘层2，其以在基板1和多个第一配线3上(以覆盖它们的方式)且使上面与基板1的主面平行的方式形成；第二配线11，其在第一层间绝缘层2上形成与第一平面平行的第二平面，且以从第一层间绝缘层2的厚度方向看分别沿着与第一方向交叉(在图1例中为正交)的第二方向延伸的方式彼此平行地形成；第二层间绝缘层12，其在第一层间绝缘层2和多个第二配线11上(以覆盖它们的方式)且以使上面与基板1的主面平行的方式形成；以及多个第三配线15，其在第二层间绝缘层12上形成为与第二平面平行的第三平面，且以从第二层间绝缘层12的厚度方向(与第一层间绝缘层2的厚度方向相同)看分别在与第二方向交叉的第三方向上延伸的方式彼此平行地形成。第一配线3和第二配线11彼此立体交叉，第二配线11和第三配线15彼此立体交叉。

在第一配线3和第二配线11立体交叉的区域(立体交叉点)，以贯通第一层间绝缘层2的方式形成有第一通孔4(存储单元孔)。在该第一通孔4中露出使有第一配线3，以在其上依次层叠半导体层5A(第一半导体层)和电极层5B(第一电极层)的方式充填在第一通孔4中。通过这样的结构，第一充填部5将第一配线3和第二配线11电连接。在图1的例中，第一配线3和半导体层5A以物理性(直接)地相接的方式形成，半导体层5A和电极层5B以物理性(直接)地相接的方式形成。

在第二配线11和第三配线15立体交叉的区域(立体交叉点)，以贯通第二层间绝缘层12的方式形成有第二通孔13(存储单元孔)。在该第二通孔13中露出有第二配线11，以在其上依次层叠电极层14A(第二电极层)和半导体层14B(第二半导体层)的方式充填在第二通孔13中。通过这样的结构，由第二充填部14将第二配线11和第三配线15电连接。在图1的例中，电极层14A和半导体层14B以物理性(直接)地相接的方式形成，半导体层14B和第三配线15以物理性(直接)地相接的方式形成。

在图1的例中，第一充填部5和第二充填部14均单独构成二极管元件(肖特基二极管)。利用二极管元件能够抑制通过邻接的单元的漏电流(交叉漏泄)。此外，肖特基二极管由于大量载流子处于支配地位，因而能够增加存储单元的电流容量，而且能够进行高速动作。另外，优选第一充填部和第二充填部相对于第二配线11上下对称地形成。这是由于第二配线兼用作上下的电阻变化元件的位线。

在此，第二配线11依次层叠有第一电阻变化层6、导电层7和第二电阻变化层8。第一电阻变化层6、导电层7和第二电阻变化层8从厚度方向(层叠的方向，以下相同)看均具有同一的形状。第一电阻变化层6以连接多个第一通孔4的方式构成。第二电阻变化层8以连接多个第二通孔13的方式构成。

关于各个第一通孔4，由该第一通孔4中的电极层5B、第一电阻变化层6中从厚度方向上看与该第一通孔4的上部开口大致一致的区域、以及导电层7中从厚度方向上看与该第一通孔4的上部开口大致一致的区域构成第一电阻变化元件9。即，在第一电阻变化元件9中，第一电阻变化层6被电极层5B和导电层7夹持。在图1的例中，电极层5B和第一电阻变化层6以物理性(直接)地相接的方式形成，第一电阻变化层6和导电层7以物理性(直接)地相接的方式形成。

关于各个第二通孔13，由导电层7中从厚度方向上看与该第二通孔13的下部开口大致一致的区域、第二电阻变化层8中从厚度方向上看与该第二通孔13的下部开口大致一致的区域、以及该第二通孔13中的电极层14A构成第二电阻变化元件10。即，在第二电阻变化元件10中，第二电阻变化层8由导电层7和电极层14A夹持。在图1例中，导电层7和第二电阻变化层8以物理性(直接)地相接的方式形成，第二电阻变化层8和电极层14A以物理性(直接)地相接的方式形成。

导电层7发挥第一电阻变化元件9的电极、第二电阻变化元件10的电极、第二配线11的导电层三个作用。

第一电阻变化元件9和第二电阻变化元件10具有通过对两侧的电极施加规定的电流或者电压而使电极间的电阻值发生变化的特性。该电阻值即使停止电流或者电压的施加也能够保持。根据这样的特性，第一电阻变化元件9和第二电阻变化元件10能够作为用于保存数字数据的非易失性存储元件而利用。

第一电阻变化元件9和第二电阻变化元件10对称地形成于第二配线11的上下两侧。第二配线11经由贯通第二层间绝缘层12而形成的第一引出接触插头16连接于第一引出配线17。即，第二配线11的导电层7和第一引出配线17经由贯通第二层间绝缘层12和第二电阻变化层8的第一引出接触插头16而被电连接。

在此，第一电阻变化元件9和第二电阻变化元件10的电极材料(导电层7和/或电极层5B和/或电极层14A的材料)，能够使用铂、铱、钌等贵金属电极、钨或者它们的组合。

二极管元件的电极材料(电极层5B和/或电极层14A的材料)能够使用氮化钽。

另外，第一层间绝缘层2和第二层间绝缘层12能够使用绝缘性的氧化物材料形成。具体而言，能够使用利用CVD法形成的氧化硅(SiO)、使用臭氧(O₃)和四乙氧基硅烷(TEOS)通过CVD法形成的TEOS-SiO膜或者氮化硅(SiN)膜。此外，也可以使用低介电常数材料的碳氮化硅(SiCN)膜、碳氧化硅(SiOC)膜或者氟氧化硅(SiOF)膜等。优选第一层间绝缘层2和第二层间绝缘层12的膜厚为100～500nm左右的膜厚。这是由于，当配线间绝缘层变薄时则配线间漏电流增加，当配线间绝缘层变厚时则第一通孔4和第二通孔13变深而使加工变得困难。

另外，第一电阻变化层6、第二电阻变化层8也可以使用含铁的氧化物(例如四氧化三铁[Fe₃O₄])、氧化钛、氧化钽、氧化钒、氧化钴、氧化镍、氧化锌、铌氧化膜等过渡金属氧化物通过溅射法等形成。这样的过渡金属氧化物材料在施加有阈值以上的电压或者电流时显示出特定的电阻值，其电阻值在重新施加一定大小的脉冲电压或者脉冲电流之前，一直维持该电阻值。

另外，第一充填部5、第二充填部14也可以单独或者分别与第一配线3、第三配线15组合，构成在电极间(例如氮化钽)夹有半导体层(例如，氮缺损型氮化硅膜)的MSM二极管、由p型半导体层和n型半导体层的层叠结构构成的pn结二极管、或者由半导体层和电极构成肖特基连接的肖特基二极管(详情参照变形例)。另外，在本实施方式中，二极管元件的结构要素都是在第一通孔4、第二通孔13的内部形成，但是，一部分结构要素形成于通孔的外侧也可以(详情参照变形例)。

半导体层5B和/或半导体层14B例如使用硅通过溅射法形成。

第一配线3和/或第三配线15和/或第一引出配线17例如使用铜通过溅射法形成。

另外，第一引出接触插头16能够由钨或者铜构成。或者将第一引出接触插头16形成为双层结构，由钨或者铜构成上层，由钛、氮化钛、钽、氮化钽或者它们的组合形成的材料构成下层。由此，能够实现接触电阻低的引出接触。第一引出接触插头16以贯通第二电阻变化层8且与第二配线的导电层7物理性(直接)地相接的方式形成。通过除去易于形成肖特基结的第二电阻变化层8形成金属-金属的接合，从而形成欧姆接触，防止接触不良。

图2是本发明第一实施方式的双层结构的交叉点存储器的平面图。图2描绘的是假想在第二层间绝缘层12和第三配线15上覆盖绝缘膜并除去其一部分后的状态。

如图2所示，从厚度方向(基板1的上方)看，第一配线3和第二配线11完全覆盖了第一通孔4的开口且比第一通孔4的开口大(从该开口露出)。同样地，第二配线11和第三配线15完全覆盖了第二通孔13的开口且比第二通孔13的开口大(从该开口露出)。

第一配线3的宽度(图2中的左右的宽度：设第一配线3的长边方向为前后方向时的横向宽度)比第一通孔4的下部开口的宽度(图2中的左右的宽度：设第一配线3的长边方向为前后方向时的横向宽度)大。因此，第一配线3完全覆盖了第一通孔4的下部开口，且露出于其下部开口的外侧。

第二配线11(第一电阻变化层6)的宽度(图2中的上下的宽度：设第二配线11的长边方向为前后方向时的横向宽度)比第一通孔4的上部开口的宽度(图2中的上下的宽度：设第二配线11的长边方向为前后方向时的横向宽度)大。因此，第二配线11(第一电阻变化层6)完全覆盖了第一通孔4的上部开口，且露出于其上部开口的外侧。

第二配线11(第二电阻变化层8)的宽度(图2中的上下的宽度：设第二配线11的长边方向为前后方向时的横向宽度)比第二通孔13的下部开口的宽度(图2中的上下的宽度：设第二配线11的长边方向为前后方向时的横向宽度)大。因此，第二配线11(第二电阻变化层8)完全覆盖了第二通孔13的下部开口，且露出于其下部开口的外侧。

第三配线15的宽度(图2中的左右的宽度：设第三配线15的长边方向为前后方向时的横向宽度)比第二通孔13的上部开口的宽度(图2中的左右的宽度：设第三配线15的长边方向为前后方向时的横向宽度)大。因此，第三配线15完全覆盖了第二通孔13的上部开口，且露出于其上部开口的外侧。

通过设为上述的结构，第二配线的导电层7能够具有第一电阻变化元件的电极和第二电阻变化元件的电极还有原本的配线层的导电层的功能。在按下述顺序层叠有第一电阻变化元件、第二配线、第二电阻变化元件的情况下，通常，作为电极层，需要用于第一电阻变化元件的电极的两个电极层、用于第二配线层的一个电极层、用于第二电阻变化元件的电极的两个电极层，合计五个电极层。在本实施方式中，可将它们集约为三个电极层。在二极管元件具有电极层的情况下，能够将一个电极层兼用为电阻变化元件的电极层和二极管元件的电极层。像这样，在本实施方式的非易失性存储装置中，能够减少用于形成电极层所必须的工艺步骤数并且能够降低工艺成本。

此外，能够按照线图案一并形成第一电阻变化层、第二电阻变化层、导电层。因此，不需要像点图案那样程度的精细加工。

存储单元的活性区域的大小及形状取决于易于进行精细加工的通孔的开口部的面积。因此，不需要对存储单元自身进行精细化(按照与存储单元同程度地具有精细的结构的方式形成电阻变化层等)，很容易实现存储单元的高集成化。

因此，可利用简单的制造方法且以低成本实现集成度高的非易失性存储装置。

[变形例]

在上述的结构中，优选做成第二配线11的长边方向的长度比第一配线3和/或第三配线15的长边方向的长度短的结构。通过构成这样的结构，即使在导电层7使用电阻率高的材料的情况下，也能够缩短在第二配线11中传递信号的时间，且能够减小在第二配线11中的电位下降。由此，作为导电层7的材料，能够自由选择适合第一和第二电阻变化元件的电极的功能的电极材料(铂、铱、钌等贵金属电极、钨)。由此，能够防止用于驱动交叉点存储器的电路和存储单元之间的配线中的信号延迟、因配线电阻引起的对存储单元的施加电压的不足。

第二配线11不一定仅由第一电阻变化层6、导电层7和第二电阻变化层8构成，也可以具有其它的层。另外，第一电阻变化层6、导电层7和第二电阻变化层8也可以分别具有多个层。

另外，在第二配线11的长边方向的长度比第一配线3和/或第三配线15的长边方向的长度都短的结构中，第二配线11的厚度也可以采用比第一配线3的膜厚和第三配线15的厚度薄的结构。例如，优选第一配线3和第三配线为能够充分发挥作为配线的功能的厚度即150nm～500nm左右。另一方面，由于第二配线11的长边方向的长度比第一和第三配线短(例如为5μm，第一和第三配线的长边方向的长度例如为150μm)，因而作为整体的电阻变小，即使薄也能够充分发挥作为配线的功能。因此，第二配线11的厚度以满足至少使导电层7作为电阻变化元件的电极发挥功能为最低条件。优选导电层7的膜厚为10nm～50nm这一范围，第一电阻变化元件的电阻变化层6和第二电阻变化元件的电阻变化层8的膜厚范围为3～30nm这一范围。据此，优选第二配线11的膜厚为16～110nm这一范围。在这样的结构中，能够尽可能降低第二配线11的膜厚。由此，使通过加工、研磨进行图案形成变得容易。例如，在通过蚀刻形成第二配线11时，很容易在抗蚀剂消失之前完成加工。即，即使是难以进行加工、研磨的材料，也能够自由选择适合于电阻变化元件的电极材料(铂、铱、钌等贵金属电极、钨)。

另外，在上述的结构中，也可以形成为第一配线3的配线电阻和上述第三配线15的配线电阻比第二配线11的配线电阻低的结构。优选第一配线3、第三配线13构成为在例如由铜或者铝等形成的低导电层或者在它们的下层层叠有氮化钛、钛、氮化钽、钽等势垒金属的结构。通过采用这些材料形成，能够使第一配线3、第三配线15的配线电阻低于第二配线11的配线电阻。由此，不仅能够防止对用于驱动交叉点存储器的电路的配线延迟、和对存储单元的施加电压的电压下降，还能够实现存储器的高速动作。

在上述的说明中，采用的是通过在第一通孔4中充填规定的材料而形成的第一充填部和通过在第二通孔13中充填规定的材料而形成的第二充填部为肖特基二极管的结构。但是，本实施方式不限于这样的结构。

第一充填部和第一配线，只要第一配线所形成的电流路径和第二配线所形成的电流路径通过二极管元件连接，则可以构成任意的结构。第二充填部和第三配线，只要第二配线所形成的电流路径和第三配线所形成的电流路径通过二极管元件连接，则也可以构成为任意的结构。

在此，二极管元件是指，包括所谓的一般的二极管元件(具有相对于一个方向的极性的电压显示非线性的电流特性、而相对于相反极性的电压实质上不流通电流的特性的元件)和双向型的电流限制元件(相对于正负任一电压都显示非线性的电流特性的元件、双向二极管)。所谓非线性的电流特性是指在电压的绝对值低的区域(低电压区)电阻值大，在电压的绝对值高的区域(高电压区)电阻值小。

具体情况可参照以下的变形例。

(1)MSM二极管a

在第一变形例中，在图1中，以由第一充填部和第一配线构成MSM二极管(二极管元件)的方式，适当选择半导体层5A、电极层5B、和第一配线层3的材料。另外，以由第二充填部和第三配线构成MSM二极管(二极管元件)的方式，适当选择半导体层14B、电极层14A和第三配线15的材料。

在MSM二极管的情况下，能够在双方向流通电流，能够使通过两极性进行工作的双极型的电阻变化膜工作。另外，MSM二极管由于具有大的电流容量，因而能够实现稳定的电阻变化动作。

(2)MSM二极管b

在第二变形例中，第一充填部和第二充填部分别以形成MSM二极管(二极管元件)的方式构成，该MSM二极管层叠有由电极层、半导体层、电极层组成的三层而形成。

图3是表示本发明第一实施方式的双层结构的交叉点存储器的第二变形例的、表示剖面概略的图。在图3中，与图1共同的要素标注相同的符号而省略说明。

第一充填部40以在露出于第一通孔4中的第一配线3上依次在第一通孔4中层叠有电极层40A、半导体层40B和电极层40C的方式构成。

第二充填部41以在露出于第二通孔13中的第二配线11上依次在第二通孔13中层叠有电极层41A、半导体层41B和电极层41C的方式构成。

通过第二变形例也能够得到与第一变形例同样的效果。此外，在第二变形例中，由于能够分别独立地选择配线层和电极层的材料，因而很容易兼得配线内部的信号传递速度的提高和MSM二极管的良好的电流限制特性。

(3)MSM二极管c

在第三变形例中，在图1中，将第一配线层3和第三配线15形成为双层结构，以使第一配线3的一层和第一充填部形成MSM二极管(二极管元件)的方式构成，且以使第三配线15的一层和第二充填部形成MSM二极管(二极管元件)的方式构成。

图4是表示本发明第一实施方式的双层结构的交叉点存储器的第三变形例的、表示剖面概略的图。在图4中，与图1共同的要素标注相同符号而省略说明。

第一配线3以在基板1上依次层叠有配线层3A和电极层3B并且从层叠方向上看形成为同一形状的方式构成。

第一充填部42以在露出于第一通孔4中的电极层3B上在第一通孔4中将半导体层42A和电极层42B依次层叠的方式构成。

第二充填部43以在露出于第二通孔13中的第二配线11(电阻变化层8)上在第二通孔13中将电极层43A和半导体层43B依次层叠的方式构成。

第三配线15以在第二层间绝缘层12和半导体层43B上依次层叠电极层15A和配线层15B并且从厚度方向(层叠方向)上看形成为同一形状的方式构成。

本变形例也能够得到与第二变形例同样的效果。此外，由于形成于通孔的元件层成为两层，因而其特征在于，与第二变形例相比能够简化制造方法。

也可以构成为，第一充填部只由电极层构成，并且第一配线3以依次层叠有配线层、电极层和半导体层而且从厚度方向(层叠方向)上看形成为同一形状的方式构成。

也可以构成为，第二充填部只由电极层构成，并且第三配线15以依次层叠有半导体层、电极层和配线层而且从厚度方向(层叠方向)上看形成为同一形状的方式构成。

(4)pn结二极管

在第四变形例中，在图1中，第一充填部和第二充填部分别构成层叠有n型半导体层和p型半导体层这2层而形成的pn结二极管(二极管元件)。

图5是表示本发明第一实施方式的双层结构的交叉点存储器的第四变形例的、表示剖面概略的图。在图5中，与图1共同的要素标注相同符号而省略说明。

第一充填部44以在露出于第一通孔4中的第一配线3上，将n型半导体层44A、p型半导体层44B和连接电极层44C在第一通孔4中依次层叠的方式构成。连接电极层44C是为了使p型半导体层44B和第二配线11的电阻变化层6的电接触稳定而设置。

第二充填部47以在露出于第二通孔13中的第二配线11上将连接电极层47A、p型半导体层47B、n型半导体层47C在第二通孔13中依次层叠的方式构成。连接电极层47A是为了使第二配线11的电阻变化层8和p型半导体层47B的电接触稳定而设置。

在pn结二极管的情况下，由于少数载流子为支配性，因而电流容量小，能够期待防止过剩电流、降低电力消耗的效果。由此，能够进一步降低读入或写入时的串扰。另外，还能够简化用于读入或写入的电路结构。另外，优选第一充填部44和第二充填部47相对于第二配线11上下对称地形成。这是为了将第二配线11兼用作形成于其上下的两层电阻变化元件的位线。

(第二实施方式)

图6是表示本发明第二实施方式的、四层结构的交叉点型非易失性存储装置的概略结构的一例的侧方剖面图。与第一实施方式的不同在于，在第三配线15上还层叠有两层交叉点存储器(为由与图1中的由第一层间绝缘层2、第一通孔4、第一充填部5、第二配线11、第二层间绝缘层12、第二通孔13、第二充填部14、第三配线15构成的交叉点存储器相同的结构要素构成的结构单位)。在层叠时，将位于下侧的交叉点存储器2层的最上部的配线和位于上侧的交叉点存储器2层的最下部的配线做成同一部件。对于在图1和图6中共同的结构要素标注相同符号而省略说明。

即，该非易失性存储装置的构成是在第一实施方式的结构的基础上，在第三配线15上具备：第三层间绝缘层18；以与第三配线15正交的方式形成于该第三层间绝缘层18上的条纹状的第四配线26；覆盖第四配线26且形成于第三层间绝缘层18上的第四层间绝缘层27；和形成于第四层间绝缘层27上的条纹形状的第五配线30。第三层间绝缘层18、第四层间绝缘层27、第五配线30的结构分别与第一层间绝缘层2、第二层间绝缘层12、第一配线3(或者第三配线15)相同，因而省略详细的说明。

在第三配线15和第四配线26正交的区域的第三层间绝缘层18形成有第三通孔19(存储单元孔)。在该第三通孔19中以与第三配线15连接的方式形成有由半导体层20A及电极层20B构成的第三充填部20。另外，在第四配线26和第五配线30正交的区域的第四层间绝缘层27形成有第四通孔28(存储单元孔)。在该第四通孔28中，以与第四配线26连接的方式形成有由电极层29A和半导体层29B构成的第四充填部29。第三通孔19和第三充填部20的具体结构与第一通孔4和第一充填部5相同，因此省略详细的说明。第四通孔28和第四充填部29的具体结构与第二通孔13和第二充填部14相同，因此省略详细的说明。

在此，第四配线26为依次层叠第三电阻变化层21、导电层22、第四电阻变化层23而形成。由于第四配线26的结构与第二配线11相同，因此省略详细的说明。

导电层22发挥第三电阻变化元件24的电极、第四电阻变化元件25的电极和第四配线26的导电层这三个作用。

由电极层20B、第三电阻变化层21和导电层22构成第三电阻变化元件24。由于第三电阻变化元件24的具体结构与第一电阻变化元件9相同，因此省略详细的说明。

由导电层22、第四电阻变化层23和电极层29A构成第四电阻变化元件25。由于第四电阻变化元件25的具体结构与第二电阻变化元件10相同，因此省略详细的说明。

第三电阻变化元件24和第四电阻变化元件25对称地形成于第四配线26的上下两侧。第四配线26经由贯通第四层间绝缘层27而形成的第二引出接触插头31与第二引出配线32连接。由于第二引出接触插头31的具体结构与第一引出接触插头16相同，因此省略详细的说明。由于第二引出配线32的具体结构与第一引出配线17相同，因此省略详细的说明。

在如上所述的本实施方式的四层交叉点存储器结构中，将具有电阻变化元件的电极的功能的配线层做成配线层11、26两层。即，即使使用与电阻变化层的兼容性好的贵金属类的电极，也能够将具有电阻变化元件的电极的功能的配线层集约为大约一半。即，剩余的配线能够配置通常的LSI工艺中所使用的配线层。因此，在将二极管元件和电阻变化层组合而成的交叉点型结构中，能够抑制工艺成本提高，又能够实现大容量的非易失性存储装置。

另外，对于第三充填部20、第四充填部29、第三层间绝缘层18、第四层间绝缘层27、第三电阻变化层21、第四电阻变化层23、第二引出接触插头31的具体方式，由于与在第一实施方式中公开的相同，因此省略详细的说明。

(第三实施方式)

图7是表示本发明第三实施方式的在八层交叉点型中具有层阶位线结构的非易失性存储装置的一例的概略结构的侧面剖面图。本第三实施方式将第一实施方式的结构分为多层适用于层阶位线结构。对于在图1和图7中共同的结构要素标注相同符号而省略说明。

所谓层阶位线结构是指形成为将位线设置为总位线(主位线)和副位线的层阶结构，由将各存储单元并联连接于副位线的阵列结构构成。通过将驱动单位分割，以伴随阵列面的大型化的读出动作余量的改善和高速化等为目的。另外，由于详细的结构与已经在第一实施方式中所说明的结构相同，因而在此省略说明。此外，在图7中，71、72、73、74分别为第五～第八层间绝缘层，51～63为引出接触插头。另外，75为层间绝缘层，76、77为引出接触插头。39为用于共同连接各层阶的位线的总位线。在层间绝缘层75下面配设有未图示的基板。

第五通孔48、第六通孔49、第七通孔68、第八通孔69分别具有与第一通孔4、第二通孔13、第三通孔19、第四通孔28同样的结构。

第五充填部64、第六充填部65、第七充填部66、第八充填部67分别具有与第一充填部5、第二充填部14、第三充填部20、第四充填部29同样的结构。

半导体层64A、65B、66A、67B分别具有与半导体层5A、14B、20A、29B同样的结构。

电极层64B、65A、66B、67A分别具有与电极层5B、14A、20B、29A同样的结构。

第六配线33、第八配线35分别具有与第二配线11、第四配线26同样的结构。

第七配线34、第九配线36分别具有与第三配线15、第五配线30同样的结构。

在本实施方式的非易失性存储装置的结构中，如图7所示，第一配线3、第三配线15、第五配线30、第七配线34、第九配线36以沿着X方向(垂直纸面的方向)延伸的方式形成，且具有作为字线的功能(使存储单元活化而成为可读出、写入的状态的功能。即，在字线连接有解码器，在通过解码器选择字线时(当施加电压时)，使与字线连接的存储单元活化的功能)。另一方面，将这些上下的存储单元的电阻变化元件集成化后的第二配线11、第四配线26、第六配线33、第八配线35以沿着Y方向(纸面横方向)延伸的方式形成，且具有作为位线(副位线)的功能(作为用于在与存储单元之间进行数据的写入、读出的数据线的功能。在位线上连接有读出放大器，通过读出放大器将位线电位进行放大，作为数字信号被处理的功能)。位线以在Z方向(层叠方向)上重叠的方式配置，作为偶数层的位线的第四配线26、第八配线35通过引出接触插头57～63和引出配线91～95共同连接(彼此通过电极层被电连接)，且与通过引出接触插头77连接在总位线39的FET晶体管相连接。选择开关38为该FET晶体管的栅极电极。即，由未图示的基板和选择开关38构成FET晶体管。另外，作为奇数层的位线的第二配线11、第六配线33通过引出接触插头51～56和引出配线96～99共同连接(彼此通过电极层被电连接)，且与通过引出接触插头76连接到总位线39的FET晶体管相连接。选择开关37为该FET晶体管的栅极电极。即，由未图示的基板和选择开关37构成FET晶体管。

此外，引出接触插头56、63在图中与总位线39相交叉，但是，实际上两者在交叉部分是绝缘的。

通过构成为这样的结构，在沿X方向延伸且形成于多个层的字线与沿Y方向延伸且形成于字线间的各层的位线的交点位置(立体交叉点)形成存储单元，而且，在与Z方向一致的每个位线组，沿Y方向排列地配置有字线共同的多个基本阵列面。即，实现了所谓的多层交叉点结构。而且，在各基本阵列面，偶数层的位线和奇数层的位线分别共同连接，共同连接的偶数层和奇数层的位线通过附加选择开关元件，从而切换控制和与其连接的总位线的电连接/非连接。即，实现了层阶位线方式。由此，尽可能不导致布局面积的增大，而能够实现可减小阵列尺寸的非易失性存储装置。

另外，由于通过将作为层阶位线方式的特征的位线分割，即通过将配线长度长的总位线(主位线)和配线长度短的副位线形成为层阶结构，而将该副位线配置于各阵列面，因而在各阵列面的位线的长度缩短。通过在该副位线集约具有电阻变化元件的电极的功能的配线层，则不束缚于剩余的配线长度长的字线为电阻变化元件这一制约，能够使用具有更低的电阻率的配线层。由此，不仅能够防止向用于驱动交叉点存储器的电路的配线的延迟、对存储单元的施加电压的电压下降，还可以实现存储器的高速动作。

(第一实施方式的第一制造方法)

下面，参照图8～图10说明本发明第一实施方式的非易失性存储装置的第一制造方法。

图8(a)是表示在基板1上通过使用所期望的掩模的图案(使用溅射和掩模的蚀刻)形成条纹形状的第一配线3的工序的剖面图。在本实施方式的情况下，作为第一配线3的主成分可使用铝。所谓“条纹形状”是指以分别沿规定的方向延伸的方式相互平行地形成多个配线。在本工序中，以沿着第一方向延伸的方式在基板1上相互平行地形成有多个第一配线3。

然后，如图8(b)所示，以覆盖基板1和其上的第一配线3的方式通过溅射在基板1的整个面形成第一层间绝缘层2，且通过CMP使其表面平坦化。作为第一层间绝缘层2的材料，为了降低配线间的寄生电容能够适当地使用含氟氧化物(例如SiOF)及含碳氮化物(例如，SiCN)。

然后，如图8(c)所示，以贯通第一配线3上的第一层间绝缘层2而达到第一配线3的方式，通过使用所期望的掩模的图案形成(蚀刻)沿各个第一配线3的延伸方向(与图8(c)的纸面相垂直的方向)按一定的排列间距(间隔)形成第一通孔4。在第一配线3的宽度比第一通孔4小的情况下，因掩模对合偏移的影响第一配线3和之后形成的电极层5B的接触面积改变，例如单元电流发生变动。出于防止该情况的观点，使第一配线3的宽度(图8(c)中的左右的宽度：设第一配线3的长边方向为前后方向时的横向宽度)比第一通孔4的下部开口的宽度(在图8(c)中的左右的宽度：设第一配线3的长边方向为前后方向时的横向宽度)大。由此，第一配线3覆盖第一通孔4的下部开口的整个面且露出于其周围。

然后，如图8(d)所示，在第一通孔4内埋入形成第一充填部5的第一层即半导体层5A。在半导体层5A中使用通过溅射法形成的硅。此外，作为成膜方法不仅仅是溅射法，也可以使用CVD法、ALD法等。向第一通孔4的埋入使用CMP工艺或者回蚀工艺。在此，通过进行过量研磨或者回蚀，而在第一通孔4内的上部形成凹部。

然后，如图8(e)所示，在第一通孔4内的上部的凹部埋入形成第一充填部5的第二层即电极层5B。在电极层5B中可使用氮化钽。氮化钽的成膜可通过以钽为目标的氮反应性溅射法进行。另外，对于埋入能够使用CMP工艺或者回蚀工艺而形成。通过以上所述在第一通孔4内形成成为肖特基结二极管的第一充填部5。另外，电极层5B的氮化钽还起到第一电阻变化元件的电极的作用。

然后，如图8(f)所示，形成依次层叠有第一电阻变化层6、导电层7、第二电阻变化层8而成的条纹形状的第二配线11。更具体地说，在本工序中，在第一层间绝缘层2上以从第一层间绝缘层的厚度方向看沿着与第一方向交叉的第二方向延伸的方式相互平行地形成有多个第二配线11。第二配线11使用所期望的掩模以与第一充填部5的电极层5B物理性地接触且与第一配线3立体交叉(例如正交)的方式形成。具体而言，在使用溅射法层叠第一电阻变化层6、导电层7和第二电阻变化层8之后，通过使用掩模的蚀刻得到所期望的形状的第二配线。此时，第二配线11以覆盖第一充填部5的上端面(电极层5B的上端面)的整个面且露出于其周围的方式形成。即，第二配线11的宽度(垂直于图8(f)的纸面的方向的宽度：设第二配线11的长边方向为前后方向时的横向宽度)比第一通孔4的上部开口的宽度(垂直于图8(f)的纸面的方向的宽度：设第二配线11的长边方向为前后方向时的横向宽度)大。

然后，如图9(a)所示，以覆盖第一层间绝缘层2及其上的第二配线11的方式在第一层间绝缘层2上形成第二层间绝缘层12。第二层间绝缘层12可使用与第一层间绝缘层3相同的材料和方法形成。

然后，如图9(b)所示，通过使用了所期望的掩模的图案形成(蚀刻)，以贯通第二配线11上的第二层间绝缘层12且达到第二配线11的方式沿着各个第二配线的延伸方向(图9(b)的左右方向)并按照一定的排列间距(间隔)形成第二通孔13。由于与第一通孔4同样的理由，使第二配线11的宽度((与图9(b)中的纸面相垂直的方向的宽度：设第二配线11的长边方向为前后方向时的横向宽度)比第二通孔13的下部开口的宽度(与图9(b)的纸面相垂直的方向的宽度：设第二配线11的长边方向为前后方向时的横向宽度)大。由此，使第二配线11覆盖第二通孔13的下部开口的整个面且露出于其周围。此外，优选第二通孔13的位置在第一通孔4的正上方。这是为了能够将单元布局精细化这一点和在交叉点存储器的上下的单元维持对称性且抑制电路动作的不一致。

然后，如图9(c)所示，在第二通孔13内的下部使用CMP工艺或者回蚀工艺埋入形成第二充填部14的第一层即电极层14A。在电极层14A中可使用氮化钽。通过进行过研磨或者回蚀，而在第二通孔13内的上部形成凹部。另外，电极层14A的氮化钽还起到第二电阻变化元件的电极的作用。

然后，如图9(d)所示，在第二通孔13内的上部埋入形成第二充填部14的第二层即半导体层14B。在半导体层14B中可使用通过溅射法形成的硅。第一充填部5和第二充填部14对称地形成于第二配线11的上下两侧。由此，使电路设计变得容易，且能够减少电路动作的不一致。此外，关于它们的形成方法，由于在图8(d)、(e)已表述，因此省略详细的说明。

接着，如图10(a)所示，形成贯通第二层间绝缘层12并与第二配线11连接的第一引出接触插头16。第一引出接触插头16例如可通过下述方法形成，即，使用所期望的掩模进行蚀刻，在使用溅射和CVD充填接触孔之后，通过CMP对表面进行平坦化。第一引出接触插头16由钨或者铜构成。或者，也可以构成为在钨或者铜的下层埋入有由钛、氮化钛、钽、氮化钽的组合而成的材料的层叠结构。第一引出接触插头16贯通第二电阻变化元件的电阻变化层8，且与第二配线的导电层7连接。这是为了形成欧姆接触以防止接触不良。

最后，如图10(b)所示，通过使用了所期望的掩模的图案形成(使用了溅射法和掩模的蚀刻)，形成条纹形状的第三配线15和第一引出配线17。更具体地说，在本工序中，在第二层间绝缘层12上以从第二层间绝缘层的厚度方向看沿着与第二方向交叉的第三方向延伸的方式相互平行地形成多个第三配线15，同时，形成第一引出配线17。第三配线15以与第二充填部14的半导体层14B物理性地接触且与第二配线11立体交叉(例如正交)的方式形成。此时，第三配线15以覆盖第二充填部14的上端面(半导体层14B的上端面)的整个面且露出于其周围的方式形成。即，第三配线15的宽度(图10(b)的左右的宽度：设第三配线15的长边方向为前后方向时的横向宽度)比第二通孔13的上部开口的宽度(图8(f)的左右的宽度：设第三配线15的长边方向为前后方向时的横向宽度)大。另外，第一引出配线17以与第一引出接触插头16连接的方式形成。此后，通过形成绝缘保护层(未图示)，能够制造如图1所示的本发明第一实施方式的非易失性存储装置。

此外，在本实施方式中，作为第一充填部5、第二充填部14使用了由电极层及半导体层构成的肖特基二极管，但是，也可以在通孔中形成连接p型半导体层和n型半导体层而成的pn结二极管、由电极层和半导体层和电极层构成的MSM二极管。另外，在本实施方式中，二极管元件的结构要素全都形成于第一通孔4、第二通孔13的内部，但是将一部分结构要素形成于通孔的外侧也可以。

(第一实施方式的第二制造方法)

下面，参照图11～图13说明本发明第一实施方式的非易失性存储装置的第二制造方法。此外，从表示在第一绝缘层2中形成第一通孔4的工序的图11(d)至表示在第二通孔13内埋入形成第二充填部14的工序的图13(a)的工序，由于与在图8(c)～图9(d)中表示的工序相同，因而在此省略说明。另外，由于用于配线、层间绝缘层、电阻变化层、充填部、接触的材料等也都与在本发明第一实施方式的第一制造方法的具体实施方式所示的相同，因而，在此省略说明。

图11(a)是表示在基板1上将第一层间绝缘层2A形成于基板1的整个面之后，在规定的位置形成之后用于埋入形成第一配线3的槽3A的工序的剖面图。该工序在通过溅射法形成第一层间绝缘层2A之后可通过进行使用了所期望的掩模的蚀刻而实现。

然后，如图11(b)所示，在形成作为第一配线3的导电膜之后通过使用CMP的镶嵌工艺而形成第一配线3。在此，第一配线3的材料采用通过最前沿的LSI工艺已经被导入的、电阻更低且适合于精细化的Cu为主成分的构成。

然后，如图11(c)所示，通过溅射法覆盖第一配线3并将第一层间绝缘层2B形成于第一配线3的上端面和第一层间绝缘层2A的上端面的整个面。

图11(d)～图13(a)是与在第一实施方式中已叙述的图8(c)～图9(d)同样的工序。需要指出的是，第二配线11使用所期望的掩模且通过蚀刻而形成。即，电阻变化元件的多个结构要素为集成(一体地形成)于第二配线11并构成为层叠结构的配线，此外，在该配线膜厚能够进行薄膜化的情况下，使用适合于精细化的蚀刻而形成图案。

然后，如图13(b)所示，覆盖第二通孔13且在第二层间绝缘层12上通过溅射法形成第三层间绝缘层18A之后，通过使用了掩模的蚀刻形成开口部16A，该开口部16A用于埋入形成贯通第二层间绝缘层12和第三层间绝缘层18A的第一引出接触插头。用于埋入形成第一引出接触插头的开口部16A以贯通第二电阻变化层8且使第二配线的导电层7露出的方式形成。这是为了形成欧姆接触防止接触不良。关于第三层间绝缘层18A，为了降低配线间的寄生电容，而优选使用含氟氧化物(例如，SiOF)、含碳氮化物(例如，SiCN)。

接下来，如图13(c)所示，在第三层间绝缘层18A中的规定的位置，通过使用了掩模的蚀刻形成用于埋入形成第三配线15的槽15A和用于埋入形成第一引出配线的槽17A。槽15A以使第二通孔13中的半导体层14B露出的方式形成，槽17A以包含用于埋入形成第一引出接触插头16的开口部16A的方式形成。

最后，如图13(d)所示，在形成作为第三配线15、第一引出配线17的导电膜之后，通过使用CMP的镶嵌工艺充填上述的槽15A、17A、和开口部16A。由此，形成第三配线15、第一引出接触插头16、第一引出配线17。在此，配线(第三配线15、第一引出接触插头16、第一引出配线17)的材料可采用在最前沿的LSI工艺已经被导入的以电阻更低且适合精细化的Cu为主成分的构成。此后，通过形成绝缘保护层(未图示)，可制造如图1所示的本发明第一实施方式的非易失性存储装置。

此外，对于在图6所示的四层结构的交叉点型非易失性存储装置和在图7中所示的八层交叉点型且具有层阶位线结构的非易失性存储装置，也可通过同样地使用上述的第一制造方法或者第二制造方法进行层叠化，而形成四层、八层的层叠结构，这是显而易见的。因此，省略这些情况的详细的制造方法及工序图。

根据上述说明，作为本行业专业人员很清楚本发明的许多改良和其它实施方式。因此，上述说明只是作为例示进行解释，是出于将实施本发明的最佳方式示教于本行业专业人员而提供的。只要不脱离本发明的精神，其结构和/或功能的具体方式实质上能够进行变更。

产业上的可应用性

本发明涉及一种使用了二极管元件和电阻变化层的交叉点型非易失性存储装置，由于能够实现存储容量极大的非易失性存储器，因而在使用非易失性存储装置的各种电子仪器领域有用。

Claims (14)

1.一种非易失性半导体存储装置，其特征在于，具备：

基板；

相互平行地形成在所述基板上的多个第一配线；

形成在所述基板和所述第一配线上的第一层间绝缘层；

第一存储单元孔，其形成于所述第一配线上的所述第一层间绝缘层；

第一二极管元件，其形成于所述第一存储单元孔的内部且与所述第一配线连接；

相互平行地形成的多个第二配线，其由依次层叠有所述第一电阻变化元件的电阻变化层、导电层、第二电阻变化元件的电阻变化层的多层构成，所述第二配线覆盖在所述第一二极管元件的上面，并且与所述第一配线正交地形成于所述第一层间绝缘层上；

形成于所述第二配线和所述第一层间绝缘层上的第二层间绝缘层；

贯通所述第二配线上的所述第二层间绝缘层而形成的第二存储单元孔；

第二二极管元件，其形成于所述第二存储单元孔的内部并与所述第二配线连接；

相互平行地形成的多个第三配线，其覆盖在所述第二二极管元件的上面，并且与所述第二配线正交地形成于所述第二层间绝缘层上。

2.一种非易失性存储装置，其特征在于，具备：

基板；

以沿第一方向延伸的方式相互平行地形成于所述基板上的多个第一配线；

形成于所述基板和所述多个第一配线上的第一层间绝缘层；

多个第二配线，其在所述第一层间绝缘层上以从所述第一层间绝缘层的厚度方向上看沿着与所述第一方向交叉的第二方向延伸的方式相互平行地形成；

形成于所述第一层间绝缘层和所述多个第二配线上的第二层间绝缘层；和

多个第三配线，其在所述第二层间绝缘层上，以从所述第二层间绝缘层的厚度方向上看沿着与所述第二方向交叉的第三方向延伸的方式相互平行地形成，

在所述第一层间绝缘层中，在所述第一配线与所述第二配线的立体交叉点的各个以贯通所述第一层间绝缘层的方式，形成有多个第一通孔，

在所述第二层间绝缘层中，在所述第二配线与所述第三配线的立体交叉点的各个以贯通所述第二层间绝缘层的方式，形成有多个第二通孔，

还具备：

形成于各个所述第一通孔的内部的第一充填部；

形成于各个所述第二通孔的内部的第二充填部，

第一二极管元件由所述第一充填部构成或者由所述第一充填部和所述第一配线构成，并且

第二二极管元件由所述第二充填部构成或者由所述第二充填部和所述第三配线构成，

所述第二配线具有依次层叠有第一电阻变化层、导电层和第二电阻变化层的结构。

3.如权利要求2所述的非易失性存储装置，其特征在于：

所述第一通孔以两端的开口部完全被所述第一配线和所述第二配线覆盖的方式形成，

所述第二通孔以两端的开口部完全被所述第二配线和所述第三配线覆盖的方式形成。

4.如权利要求2所述的非易失性存储装置，其特征在于：

所述第一充填部由以与所述第一配线物理性接触的方式形成的第一半导体层、和以与所述第一半导体层物理性接触的方式形成的第一电极层构成，

所述第二充填部由以与所述第三配线物理性接触的方式形成的第二半导体层、和以与所述第二半导体层物理性接触的方式形成的第二电极层构成。

5.如权利要求2所述的非易失性存储装置，其特征在于：

具有层叠有多个结构单位的构造，该结构单位具有：所述第一层间绝缘层、所述第一充填部、所述多个第二配线、所述第二层间绝缘层、所述第二充填部、所述多个第三配线。

6.如权利要求2所述的非易失性存储装置，其特征在于：

所述第二配线的长边方向的长度比所述第一配线的长边方向的长度和所述第三配线的长边方向的长度的任一个都短。

7.如权利要求2所述的非易失性存储装置，其特征在于：

所述第二配线的厚度比所述第一配线的厚度和第三配线的厚度的任一个都薄。

8.如权利要求2所述的非易失性存储装置，其特征在于：

所述第一配线的配线电阻和所述第三配线的配线电阻的任一个都比所述第二配线的配线电阻低。

9.如权利要求2所述的非易失性存储装置，其特征在于：

所述第二配线包含选自铂、铱、钌、钨中的至少一种材料。

10.如权利要求5所述的非易失性存储装置，其特征在于：

所述多个第一配线和所述多个第三配线具有字线功能，

所述多个第二配线具有位线功能，

属于各个所述结构单位的各个所述第二配线以从厚度方向看重叠的方式形成，

从基板侧开始编号属于第偶数个所述结构单位的第二配线中从厚度方向看相互重叠的所述第二配线相互电连接，

从基板侧开始编号属于第奇数个所述结构单位的第二配线中从厚度方向看相互重叠的所述第二配线相互电连接。

11.一种非易失性半导体存储装置的制造方法，其特征在于，包括：

在基板上相互平行地形成多个第一配线的工序；

在所述基板和第一配线上形成第一层间绝缘层的工序；

在所述第一配线上且在所述第一层间绝缘层的规定的位置形成第一存储单元孔的工序；

在所述第一存储单元孔中埋入形成第一二极管元件的工序；

形成多个第二配线的工序，所述第二配线分别由依次层叠有所述第一电阻变化元件的电阻变化层、导电层、第二电阻变化元件的电阻变化层的多层构成，所述第二配线覆盖在所述第一二极管元件的上面，并且所述多个第二配线与所述第一配线正交且相互平行地形成于所述第一层间绝缘层上；

在所述第二配线和所述第一层间绝缘层上形成第二层间绝缘层的工序；

在所述第二配线上且在所述第二层间绝缘层的规定位置形成第二存储单元孔的工序；

在所述第二存储单元孔中埋入形成第二二极管元件的工序；和

形成多个第三配线的工序，该第三配线覆盖在所述第二二极管元件的上面，并且与所述第二配线正交且相互平行地形成于所述第二层间绝缘层上。

12.一种非易失性存储装置的制造方法，其特征在于，包括：

在基板上以沿着第一方向延伸的方式相互平行地形成多个第一配线的工序；

在所述基板和所述多个第一配线上形成第一层间绝缘层的工序；

在各个所述第一配线上形成按规定的间隔排列且贯通所述第一层间绝缘膜的多个第一通孔的工序；

在所述第一通孔的内部形成第一充填部的工序；

形成多个第二配线的工序，所述第二配线具有在所述第一层间绝缘层上，以从所述第一层间绝缘层的厚度方向看沿着与所述第一方向交叉的第二方向延伸的方式相互平行地、且以覆盖所述第一充填部的上端面的整个面的方式依次层叠有第一电阻变化层、导电层、和第二电阻变化层的结构；

在所述第一层间绝缘层和所述多个第二配线上形成第二层间绝缘层的工序；

在各个所述第二配线上形成以规定的间隔排列且贯通所述第二层间绝缘膜的多个第二通孔的工序；

在所述第二通孔的内部形成第二充填部的工序；和

在所述第二层间绝缘层上，以从所述第二层间绝缘层的厚度方向看沿着与所述第二方向交叉的第三方向延伸的方式相互平行地、且以覆盖所述第二充填部的上端面的整个面的方式形成多个第三配线的工序，

第一二极管元件由所述第一充填部构成或者由所述第一充填部和所述第一配线构成，并且

第二二极管元件由所述第二充填部构成或者由所述第二充填部和所述第三配线构成。

13.如权利要求12所述的非易失性存储装置的制造方法，其特征在于：

形成所述第一充填部的工序具有：

在所述第一通孔中以与所述第一配线物理性地接触的方式形成第一半导体层的工序a；和

在所述工序a之后，在所述第一通孔中以与所述第一半导体层物理性地接触的方式形成第一金属电极层的工序b，

形成所述第二充填部的工序具有：

在所述第一通孔中以与所述第二配线物理性地接触的方式形成第二电极层的工序c；和

在所述工序c之后，在所述第二通孔中以与所述第二电极层物理性地接触的方式形成第二半导体层的工序d。

14.如权利要求12所述的非易失性存储装置，其特征在于：

形成所述第一配线的工序是在所述第一层间绝缘层形成所期望的槽之后，基于使用CMP法在所述槽的内部埋入配线材料的镶嵌法进行的工序，

形成所述第二配线的工序是在依次层叠第一电阻变化层、导电层和第二电阻变化层之后使用掩模进行蚀刻的工序，

形成所述第三配线的工序是在所述第二层间绝缘层形成所期望的槽之后，基于使用CMP法在所述槽的内部埋入配线材料的镶嵌法进行的工序。

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