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CN101826365A - 具有跟踪改进的sram写能力的功率的负电压发生器 - Google Patents

具有跟踪改进的sram写能力的功率的负电压发生器 Download PDF

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Abstract

本发明公开了具有跟踪改进的SRAM写能力的功率的负电压发生器的集成电路结构，包括：静态随机存取存储器(SRAM)单元；第一电源节点，连接至SRAM单元，其中，第一电源节点被配置为向SRAM单元提供第一正电源电压；以及位线，连接至SRAM单元。负电压发生器耦合至位线并被配置为向位线输出负电压，其中，配置负电压发生器以使负电压响应于第一正电源电压的减小而减小以及响应于第一正电源电压的增大而增大。

Description

具有跟踪改进的SRAM写能力的功率的负电压发生器
本申请要求于2009年1月22日提交的名为“Negative-Voltage Generatorwith Power Tracking for Improved SRAM Write Ability”的美国临时专利申请No.61/146,568的优先权，其全部内容结合于此作为参考。
技术领域
本发明总的来说涉及一种集成电路，尤其涉及一种静态随机存取存储器(SRAM)，更具体地，涉及用于SRAM的写操作的方法和电路。
背景技术
静态随机存取存储器(SRAM)通常用在集成电路中。SRAM单元具有在不需要更新的情况下保持数据的有利特点。SRAM单元可包括不同数量的晶体管，并且通常由晶体管的数量来命名，例如，六-晶体管(6-T)SRAM、八-晶体管(8-T)SRAM等。晶体管通常形成用于存储位的数据锁存器。可以添加附加晶体管来控制对晶体管的存取。SRAM单元通常被布置为具有行和列的阵列。通常，SRAM单元的每行都连接至字线，其确定当前SRAM单元被选择或不被选择。SRAM单元的每列都连接至位线(或一对位线)，其被用于将位存储到SRAM单元或从SRAM单元读取位。
随着缩小集成电路需求的增加，减小了集成电路的电源电压以及存储电路的电源电压。从而，减小了SRAM单元的读取和写入容限(其被用于指示如何可靠地读取和写入SRAM单元的位)。由于存在静态噪声，所以减小的读取和写入容限可能导致各个读取和写入操作中的错误。
已经开发了多种方法来降低VCCmin，VCCmin为可靠读取和写入操作所要求的最小电源电压VCC，以及适合于不断下降的电源电压。例如，负位线技术被用于改善处于低电源电压的单元写能力，特别是当抑制字线电压时。参考图1，其为连接至负电压发生器120的6-T SRAM单元。假设“0”位将被写入到所示的SRAM单元100中，从而位线BL承载表示逻辑低的低电压，以及位线BLB承载表示逻辑高的高电压。在写操作之前，节点110处于高电压，同时节点112处于低电压。为了将“0”位写入SRAM单元，负电压(例如，-100mV)被加到位线BL上。负电压导致节点110和位线BL之间的电压差的增加。从而，写操作变得更容易，并减小了VCCmin。
然而，负位线技术成本很高。如图2所示，使用如图1所示的负电压发生器120生成所示的负电压，负电压发生器120包括接收电源电压VDD和生成负电压的电荷泵。图2示意性示出了电源电压VDD和由负电压发生器120生成的负位线电压之间的关系。需要注意，如果电源电压VDD变低，则负电压的幅度也会减小。然而，这种趋势使得具有负位线电压的目的很难实现。很容易想到，如果电源电压VDD减小，则负位线电压的幅度需要更大以抵消电源电压VDD的减小。为了生成更低的负电压，负电压发生器120中的电容器需要更大，从而要求更大的芯片区域。因此，需要一种新的负电压发生器来解决上述问题。
发明内容
根据本发明的一方面，一种集成电路结构包括：静态随机存取存储器(SRAM)单元；第一电源节点，连接至SRAM单元，其中，第一电源节点被配置为向SRAM单元提供第一正电源电压；以及位线，连接至SRAM单元。负电压发生器耦合至位线并被配置为向位线输出负电压，其中，负电压发生器被配置成使得负电压响应于第一正电源电压的减小而减小，以及响应于第一正电源电压的增大而增大。
根据本发明的另一方面，一种集成电路结构包括：负电压节点；电容器，包括连接至负电压节点的第一电容器极板；反相器；电源电压调节器；以及高压电源。反相器包括：耦合至电容器的第二电容器极板的第一输出节点；以及第一功率接收节点。电源电压调节器包括：第二输出节点，耦合至第一功率接收节点；第二输入节点，接收具有第一最大正电压的输入信号，其中，电源电压调节器被配置为将输入信号转换成调节后的电压；以及第二功率接收节点。电源电压调节器被配置成使得调节后的电压响应于第一最大正电压的减小而增大，以及响应于第一最大正电压的增大而减小。高压电源耦合至第二功率接收节点，并被配置为提供高于第一最大正电压的高电压。
根据本发明的又一方面，一种集成电路结构包括：SRAM单元；第一电源节点，连接至SRAM单元，其中，第一电源节点被配置为向SRAM单元提供第一正电源电压；位线，连接至SRAM单元；电容器，包括耦合至位线的第一电容器极板。第一反相器包括：第一输出，耦合至电容器的第二电容器极板；以及第一功率接收节点。该集成电路结构进一步包括：包括第二反相器的电源电压调节器，其包括耦合至第一功率接收节点的第二输出并输出调节后的电压；以及第二功率接收节点，被配置为接收高于第一正电源电压的高电源电压。
本发明的有利特点包括生成反映写操作需要的负电压，从而提高写操作的可靠性。
附图说明
为了更好地理解本发明及其优点，现在结合附图进行以下描述作为参考，其中：
图1示出了包括SRAM单元和用于将负电压提供给SRAM单元的电荷泵的传统静态随机存取存储器(SRAM)；
图2示出了电源电压VDD和通过传统电荷泵生成的负位线电压之间的关系；
图3示出了本发明的实施例；
图4示出了在本发明实施例中的电源电压调节器的转移曲线；
图5示出了典型电源电压调节器；以及
图6示出了用于生成电源电压VDD和提供给电源电压调节器的高电压的典型电路。
具体实施方式
以下详细描述当前优选实施例的制造和使用。然而，应该想到，本发明提供可以在宽范围的特定上下文中具体化的多种可应用的发明思想。所述的具体实施例仅表示制造和使用本发明的特定方式，并不用于限制本发明的范围。
提供了用于在静态随机存取存储器(SRAM)单元的写操作中生成负电压的新负电压发生器的实施例。贯穿本发明的多个视图和示意性实施例，类似的参考标号被用于指定类似元件。
参考图3，提供了SRAM 10。SRAM 10包括以行和列进行布置的多个SRAM单元。字线(未示出)被布置在行方向上，每条字线连接至同一行中的SRAM单元。位线被布置在列方向上，每对互补位线连接至同一列中的SRAM单元。为了简单，图3仅示出了SRAM单元20，其包括六个晶体管，包括分别连接至互补位线BL和BLB的栅极导通晶体管(pass-gatetransistor)PG1和PG2。位线BL和BLB进一步分别耦合至数据线DL和DLB，并且耦合至负电压节点24。可通过负电源电压VDD对SRAM单元20进行供电。
负电压发生器26生成负电压节点24处的负电压。负电压发生器26包括反相器INV1和由PMOS晶体管P1和NMOS晶体管N1形成的反相器。PMOS晶体管P1和NMOS晶体管N1的漏极连接至电容器CAP，其可以由具有源极和漏极互连以形成一个电容器极板以及用作另一电容器极板的栅极的PMOS晶体管形成。节点IN1接收由信号源SC1提供的第一输入信号。节点IN1处的输入信号包括高电压电平(以下被称为最大正电压)，其可以处于与提供给SRAM单元20的电源电压VDD相同的电平。输入信号还包括处于低电压的低脉冲，其可以为电压VSS，例如电接地。典型输入信号被拉到信号源SC1的左侧。当节点IN1处的电压为VDD时，节点25处于低电压(例如，电压VSS)，并且节点28处于电压VDD。为了论述简单，不考虑由晶体管的阈值电压导致的压降。此时，节点30处于电压VDD，从而NMOS晶体管N2(其用作开关)导通，使得负电压节点24通过NMOS晶体管N2耦合至VSS(或地)。从而，电容器CAP通过电压VDD充电，节点28在节点28处具有电压VDD。
在SRAM单元20的写操作期间，节点IN1处的电压改变为VSS，NMOS晶体管N2截止，这是由于节点30处的电压变为VSS。另一方面，节点28处于电压VSS。从而，负电压节点24处于负电压，这是由于电容器CAP的先前充电导致节点24具有比节点28更低的电压。电容器CAP与SRAM单元以及SRAM单元20和节点24之间的器件共享电荷，并且节点24处所得到的负电压与电荷共享结果相关。当节点24处的电压变为负时，负电压被提供给反相器INV2的VSS节点，使得节点30处的电压被进一步降低，并且NMOS晶体管N2被更加彻底地截止。
优选地，当SRAM单元20的电源电压VDD波动并变得更低时，由负电压发生器26提供的负电压优选被减小(具有更大的绝对值)，或者换句话说，负值变大。相反地，当SRAM单元20的电源电压VDD波动并变得更高时，由负电压发生器26提供的负电压优选增大(具有更大的绝对值)。换句话或，负电压优选跟踪电压VDD的运动，以保持电压VDD和负电压之间基本稳定的电压差。这种稳定的电压差将有利地提高SRAM单元的写能力而不会导致误操作。在本发明的实施例中，节点SUPP(其提供用于给电容器CAP充电的电压)被调节以实现上述目标。
在本发明的一个实施例中，提供了电源电压调节器40，并具有连接至节点SUPP的输出。电源电压调节器40被供有高于电源电压VDD的高电源电压HV(在节点42处)。优选地，高电源电压HV为独立于电压VDD的漂移的恒定电压，并通过高电压源38提供。可以理解，最佳高电源电压HV与电容器CAP的电容相关，并且电容越高，所需要的高电源电压HV越低，反之亦然。从而，通过增大高电源电压HV，可以减小由电容器CAP所占用的芯片区域。电源电压调节器40包括连接至信号源SC2的输入IN2，其被配置为输出在等于电压VDD的最大正电压和低电压VSS之间进行改变的电压。需要注意，如果SRAM单元20的电源电压VDD发生改变，由信号源SC2提供的信号的最大正电压也发生改变。在示例性实施例中，在节点IN2处接收的输入信号为字线信号，其可以为与提供给连接至SRAM单元20的字线WL相同的字线信号。从而，信号源SC2可以为本地控制器。节点IN2处的示例性输入信号被拉到信号源SC2的左侧。
电源电压调节器40优选具有图4所示的转移曲线。X轴表示在输入IN2处接收的输入信号的电压，其等于或低于电压VDD。Y轴表示节点SUPP处的调节后的电压。优选地，可以由电源电压调节器40输出的最大电压VH(例如，1.2V)(当电压VDD本身较低时)高于电压VDD(例如，1V)。此外，在示例性实施例中，电源电压调节器40被设计成使得如果电源电压VDD小于特定百分比(例如，指定值的约60％)，则输出电压接近最大电压VH，而如果电源电压VDD大于指定值的约80％(或90％)，则输出电压接近地电压，或等于电源电压调节器40内的内部晶体管(例如，图5中的晶体管N3)的阈值电压。
在优选实施例中，如图4中所示，当电压VDD相对较高时，节点SUPP处的调节后的电压较低。因此，在图3左边所示的充电周期期间，在电容器CAP的极板上施加的电压差较低，并且少量电荷被充电至电容器CAP。当节点IN1处的信号翻转至低脉冲时，节点24处所得到的负电压为高(具有更小的绝对值，或者换句话说，负值较小)。相反地，当电压VDD相对较低时，在充电周期中，节点SUPP处的调节后的电压为高。从而，施加在电容器CAP的极板上的电压差为高，并且更多的电荷被充电至电容器CAP。当节点IN1处的信号翻转至低脉冲时，节点24处所得到的负电压还为低(具有更大的绝对值，或者换句话说，负值较大)。负电压的这种行为适合SRAM单元20的写操作的需要。
再次参考图4，在示例性实施例中，当电源电压VDD为1V以上时，节点SUPP(图3)处调节后的电压VL接近0V。在这种情况下，电源电压VDD对于可靠写操作是足够大的。有利地，基本不生成负电压。然而，如果电源电压VDD漂移到约0.6V以下，则其对于写操作来说太低，节点SUPP处调节后的电压接近约1.2V，从而具有更大幅度的负电压被生成并被提供给位线BL(或位线BLB)。
图5示出了示例性电源电压调节器40，其简单地为反相器。PMOS晶体管P2和NMOS晶体管N3的漏极连接至节点SUPP(还在图3中示出)。PMOS晶体管P2和NMOS晶体管N3的栅极连接至输入IN2(参考图3)。PMOS晶体管P2和NMOS晶体管N3的阈值电压可以被定制以生成图4所示的期望转移曲线。
半导体芯片可以包括双电源(dual power)，具有用于I/O电路的更高电压(I/O电源电压)以及来自用于SRAM单元和核心电路的核心电源的更低电压(核心电源电压)。参考图6，提供给图3中的节点42的高电压HV可以通过降压变压器(VDC)生成，其接收来自I/O电源的I/O电源电压(例如，在约1.8V和2.5V之间)，并生成低于I/O电源电压但高于电压VDD的高电源电压HV。在这种情况下，图3所示的高电压电源38可以为图6中所示的VDC。
本发明的实施例具有多个有利特点。首先，由于高电压HV被用于对电容器CAP进行充电，所以电容器CAP可以被制成更小而不会导致负电压幅度的减小。负电压跟踪电源电压VDD的改变，从而写操作更加可靠并且基本不受电源电压VDD改变的影响。
虽然已经详细地描述了实施例和它们的优点，但是应该明白，在不脱离所附权利要求限定的实施例的精神和范围的情况下，在此可以进行多种改变、替换和修改。而且，本申请的范围不被限于处理、机器、制造的特定实施例以及说明书中描述的物质的组合、手段、方法和步骤。本领域技术人员能够从本公开、当前现有或以后开发的处理、机器、制造、物质的组合、手段、方法或步骤容易地想到，可以根据本公开利用在此所描述的相应实施例，执行基本相同的功能或实现基本相同的结果。从而，所附权利要求旨在包括在这样的处理、机器、制造、物质的合成、手段、方法或步骤的范围内。

Claims (15)

1.一种集成电路结构，包括：
静态随机存取存储器(SRAM)单元；
第一电源节点，连接至所述SRAM单元，其中，所述第一电源节点被配置为向所述SRAM单元提供第一正电源电压；
位线，连接至所述SRAM单元；以及
负电压发生器，耦合至所述位线并被配置为向所述位线输出负电压，其中，配置所述负电压发生器以使所述负电压响应于所述第一正电源电压的减小而减小，以及响应于所述第一正电源电压的增大而增大。
2.根据权利要求1所述的集成电路结构，还包括：耦合至所述负电压发生器的高压源，其中，所述高压源被配置为输出大于所述第一正电源电压的第二正电源电压，
其中，所述第二正电源电压为与所述第一电源电压的改变无关的基本恒定的电压。
3.根据权利要求2所述的集成电路结构，还包括：
电容器，包括耦合至所述位线的第一电容器极板；
反相器，包括耦合至所述电容器的第二电容器极板的输出；以及
电源电压调节器，被配置为接收所述第二正电源电压以及具有最大值等于所述第一正电源电压的输入信号，并生成调节后的电压作为所述反相器的电源，其中，所述调节后的电压响应于所述第一正电源电压的减小而增大并且响应于所述第一正电源电压的增大而减小，
其中，所述调节后的电压具有高于所述第一正电源电压的最大值。
4.根据权利要求1所述的集成电路结构，还包括：
I/O电源；
降压转换器(VDC)，耦合在所述负电压发生器和所述I/O电源之间，其中，所述VDC被配置为将从所述I/O电源接收的电压转换成所述第二正电源电压；以及
核心电源，耦合至所述SRAM单元并被配置为提供所述第一正电源电压。
5.一种集成电路结构，包括：
负电压节点；
电容器，包括连接至所述负电压节点的第一电容器极板；
反相器，包括：
第一输出节点，耦合至所述电容器的第二电容器极板；和
第一功率接收节点；
电源电压调节器，包括：
第二输出节点，耦合至所述第一功率接收节点；
输入节点，接收具有第一最大正电压的输入信号，其中，所述电源电压调节器被配置为将所述输入信号转换成调节后的电压，并且其中，所述调节后的电压响应于所述第一最大正电压的减小而增大以及响应于所述第一最大正电压的增大而减小；和
第二功率接收节点；以及
高压电源，耦合至所述第二功率接收节点，其中，所述高压电源被配置为提供高于所述第一最大正电压的高电压。
6.根据权利要求5所述的集成电路结构，其中，配置所述电源电压调节器以使所述调节后的电压的最大正值高于所述输入信号的所述第一最大正电压。
7.根据权利要求5所述的集成电路结构，还包括：
静态随机存取存储器(SRAM)单元；
第一电源节点，连接至所述SRAM单元，其中，所述第一电源节点被配置为向所述SRAM单元提供所述第一最大正电压；
位线，连接至所述SRAM单元并耦合至所述负电压节点；以及
字线，连接至所述SRAM单元和所述电源电压调节器的所述输入节点。
8.根据权利要求5所述的集成电路结构，还包括：
开关，耦合在所述负电压节点和电气接地之间，其中，所述开关被配置为将所述负电压节点连接至所述电气接地，并响应于所述反相器的输入处的信号将所述负电压节点与所述电气接地断开。
9.根据权利要求5所述的集成电路结构，还包括：附加反相器，耦合至所述高压电源，其中，所述附加反相器包括耦合至所述反相器的输入的输出。
10.根据权利要求5所述的集成电路结构，其中，由所述高压电源提供的高电压独立于所述输入信号的所述第一最大正电压的改变。
11.根据权利要求5所述的集成电路结构，还包括：信号源，耦合至所述电源电压调节器的所述输入节点，其中，所述信号源被配置为输出在所述第一最大正电压和电气接地之间进行变化的输入信号。
12.一种集成电路结构，包括：
静态随机存取存储器(SRAM)单元；
第一电源节点，连接至所述SRAM单元，其中，所述第一电源节点被配置为向所述SRAM单元提供第一正电源电压；
位线，连接至所述SRAM单元；
电容器，包括耦合至所述位线的第一电容器极板；
第一反相器，包括：
第一输出，耦合至所述电容器的第二电容器极板；和
第一功率接收节点；以及
电源电压调节器，包括：
第二反相器，包括：
第二输出节点，耦合至所述第一功率接收节点并输出调节后的电压；和
第二功率接收节点，被配置为接收高于所述第一正电源电压的高电源电压。
13.根据权利要求12所述的集成电路结构，还包括：
高压电源，耦合至所述第二功率接收节点并被配置为向所述第二功率接收节点提供所述高电源电压；以及
核心电源，耦合至所述第一电源节点并被配置为提供所述第一正电源电压。
14.根据权利要求13所述的集成电路结构，其中，配置所述高压电源和所述电源电压调节器，使得当所述第一电源电压处于第一值时，所述电源电压调节器输出第一电压，以及当所述第一电源电压处于低于所述第一值的第二值时，输出高于所述第一值的第二电压。
15.根据权利要求12所述的集成电路结构，其中，所述第二反相器还包括第一节点，并且所述集成电路结构还包括：信号源，耦合至所述第二反相器的所述输入节点，并被配置为向所述第二反相器的所述输入节点提供在所述第一正电源电压和电气接地之间进行变化的信号，
所述集成电路结构还包括：字线，连接至所述SRAM单元和所述第二反相器的所述输入节点。
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