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CN101814421B - 形成半导体器件的精细图案的方法 - Google Patents

形成半导体器件的精细图案的方法 Download PDF

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CN101814421B CN200910258448.2A CN200910258448A CN101814421B CN 101814421 B CN101814421 B CN 101814421B CN 200910258448 A CN200910258448 A CN 200910258448A CN 101814421 B CN101814421 B CN 101814421B
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Abstract

本发明提供一种形成半导体器件的精细图案的方法。该方法包括:在衬底上形成多个第一掩模图案,使得多个第一掩模图案在平行于衬底的主表面的方向上由位于其间的空间彼此分隔开;在多个第一掩模图案的侧壁和顶表面形成多个盖膜,该盖膜由在溶剂中具有第一溶解度的第一材料形成。该方法还包括形成由在该溶剂中具有第二溶解度的第二材料形成的第二掩模层,以填充位于多个第一掩模图案之间的空间,其中第二溶解度小于第一溶解度;以及形成与所述第二掩模层的剩余部分相对应的多个第二掩模图案,其中所述第二掩模层的剩余部分是在利用溶剂去除多个盖膜和一部分第二掩模层之后保留在位于多个第一掩模图案之间的空间中的部分。

Description

形成半导体器件的精细图案的方法
技术领域
本公开涉及一种形成半导体器件的精细图案的方法,更具体地,涉及一种形成半导体器件的精细图案的方法,依照该方法精细图案通过采用双图案化工艺以精细节距(fine pitch)的间隔重复形成,从而克服现有曝光设备的分辨率限制。
背景技术
在高度集成的半导体器件的制造中形成精细图案是重要的。为了在小的区域内集成许多元件,单个元件的尺寸应最小化。此外,为了形成小的元件,与将要形成的每个图案的宽度之和相对应的节距以及相邻图案之间的间隔应设计为是小的。而且,随着近来半导体器件的设计规则的缩小,由于用于形成制造半导体器件所需的图案的光刻中的分辨率限制,所以会存在对形成期望的精细节距的图案的限制。为克服光刻工艺中的分辨率限制,已经提出了一些通过使用双图案化工艺形成具有精细节距的精细硬掩模图案的方法。但是,由于根据双图案化工艺的沉积和刻蚀工艺是在具有高深宽比和小宽度的精细开口(fine aperture)中进行的,所以工艺复杂且制造成本高。
因此,本领域中需要一种不需要使用昂贵的沉积设备的形成半导体器件的精细图案的方法。
发明内容
本发明的示范性实施例提供一种利用双图案化工艺形成半导体器件的精细图案的方法,利用该方法,刻蚀掩模图案通过利用化学反应而无需使用昂贵的沉积设备在预定区域内以双倍密度形成。
根据本发明的示范性实施例,提供了一种形成半导体器件的精细图案的方法。该方法包括:在衬底上沿平行于衬底主表面的方向形成多个第一掩模图案,使得多个第一掩模图案由位于其间的空间彼此分隔开;在多个第一掩模图案的侧壁和顶表面上形成多个盖膜(capping film),该盖膜由在溶剂中具有第一溶解度的第一材料形成。该方法还包括:形成由在溶剂中具有第二溶解度的第二材料形成的第二掩模层,以便填充位于多个第一掩模图案之间的空间,其中第二溶解度小于第一溶解度;以及形成多个第二掩模图案,该多个第二掩模图案对应于第二掩模层的的剩余部分,在利用溶剂去除多个盖膜和一部分第二掩模层之后该剩余部分保留在位于多个第一掩模图案之间的空间中。
多个盖膜可以由包括具有氮原子的杂环化合物(heterocyclic compound)的材料形成。多个盖膜可以在多个盖膜的形成过程中通过暴露在多个第一掩模图案表面的氢原子与多个盖膜的氮原子之间的离子键附着到多个第一掩模图案的表面。
溶剂可以是碱性水溶液。
第二掩模层可形成为填充位于多个第一掩模图案之间的空间且完全覆盖形成在多个第一掩模图案的上部的多个盖膜。
该方法还包括在去除多个盖膜之前,利用溶剂去除第二掩模层的覆盖形成在多个第一掩模图案的上部的多个盖膜的部分直到暴露多个盖膜。
第二掩模层可形成为仅填充位于多个第一掩模图案之间的空间使得在形成第二掩模层之后多个盖膜在多个第一掩模图案的上部暴露。
该方法还包括通过去除与第二掩模层的剩余部分相对应的多个第二掩模图案的部分来减小多个第二掩模图案中的每个的宽度,其中第二掩模层的剩余部分是在形成多个第二掩模图案的过程中去除多个盖膜之后保留在空间中的部分。可使用溶剂减小多个第二掩模图案的每个的宽度。
该方法还可包括在形成多个盖膜之前硬化多个第一掩模图案,以使多个第一掩模图案不溶于有机溶剂。
附图说明
根据下面的结合附图的具体描述,将更具体地理解本发明的示范性实施例,附图中:
图1A到1H是用于描述根据本发明示范性实施例的形成半导体器件的精细图案的方法的截面图。
具体实施方式
现在将参考附图更全面地描述本发明,附图中示出了本发明的示范性实施例。但是,本发明可以以许多不同的方式实施,且不应解释为限于在此阐明的示范性实施例。在附图中,为了清楚起见夸大了层和区域的厚度。附图中相同的附图标记表示相同的元件。
图1A到1H是用于描述根据本发明示范性实施例的形成半导体器件的精细图案的方法的截面图。
参考图1A,要被刻蚀的膜110(to-be-etched film)形成在衬底110上,多个第一掩模图案120形成在要被刻蚀的膜110上。
多个第一掩模图案120在与衬底100的主表面平行的方向上由空间S1彼此相等地分隔开。
例如,多个第一掩模图案120可以以第一节距2P为间隔重复地形成,其中第一节距2P是将要形成在要被刻蚀的膜110上(将要由要被刻蚀的膜110形成)的多个精细图案的节距P的两倍大。每个第一掩模图案120的宽度WM1可等于将要形成在要被刻蚀的膜110上的每个精细图案的宽度。每个第一掩模图案120的宽度WM1也可小于或大于将要形成在要被刻蚀的膜110上的每个精细图案的宽度。
衬底100可以是例如硅衬底。
要被刻蚀的膜110可以根据将要形成在要被刻蚀的膜110上的精细图案的用途由任何材料形成。
如果栅电极形成在衬底100上,则要被刻蚀的膜110可以是导电层,例如,掺杂多晶硅层或包括掺杂多晶硅层和金属硅化物层的层叠结构。如果位线形成在衬底100上,则要被刻蚀的膜110可由金属例如钨或铝形成。可选地,要被刻蚀的膜110可以是,例如,在金属镶嵌方法(damascene method)中用作模层(mold layer)的绝缘膜。如果最终要形成的精细图案是通过刻蚀衬底100形成的,则可以不形成要被刻蚀的膜110。例如,如果通过使用根据本发明示范性实施例的方法在衬底100中定义有源区,则可以不形成要被刻蚀的膜110。在某些情况下,在第一掩模图案120形成在要被刻蚀的膜110上之前,由例如有机材料、无机材料或其组合形成的抗反射层可进一步形成在要被刻蚀的膜110上。
第一掩模图案120可由,例如,有机材料形成。例如,第一掩模图案120可以是由常规抗蚀剂组合物形成的抗蚀剂图案。为了形成第一掩模图案120,例如,抗蚀剂膜可以通过用光致抗蚀剂材料涂覆要被刻蚀的膜110的顶表面而形成,然后,抗蚀剂膜可根据典型的光刻工艺经过曝光和显影从而形成具有暴露要被刻蚀的膜110的顶表面的部分的开口的抗蚀剂图案。该部分可具有预定的宽度,例如,空间S1的宽度。
例如,第一掩模图案120可由包括光生酸剂(PAG)的正性化学放大型抗蚀剂组合物形成。在这点上,第一掩模图案120可由,例如,用于KrF受激准分子激光器(248nm)的抗蚀剂组合物、用于ArF受激准分子激光器(193nm)的抗蚀剂组合物或用于EUV(13.5nm)的抗蚀剂组合物形成。可选地,第一掩模图案120可由,例如,负性抗蚀剂组合物形成。
参考图1B,第一掩模图案120可经历硬化122。硬化122可通过,例如,热处理、Ar等离子体处理或HBr等离子体处理进行。如果热处理用于硬化第一掩模图案120,则其上形成有第一掩模图案120的所得到的(resultant)衬底在例如约50℃至约200℃的温度范围内热处理约几秒钟到约几分钟,例如,1分钟。如果HBr等离子体处理用于硬化第一掩模图案120,则通过将其上形成有第一掩模图案120的得到的衬底100加载到等离子体处理室的静电卡盘上、引入HBr气体到等离子体处理室并施加功率到该室而产生等离子体。如果需要,约10W至约2000W的电源施加到等离子体处理室的上电极,且约0W的偏压电源施加到等离子体处理室内的静电卡盘,以在等离子体处理室中产生HBr等离子体。选自由例如H2、N2和CxHy(其中x和y是从1到10的整数)组成的组中的至少一种气体也可引入到等离子体处理室。在HBr等离子体处理工艺中可产生少量的UV曝光或热。此外,各种活性物质,例如,离子和基团(radical)可在等离子体处理工艺中附带地产生。这些附带能量或活性物质(reactive species)可硬化第一掩模图案120到硬化122不影响第一掩模图案120的线宽的程度。
执行硬化122以防止当第一掩模图案120暴露于有机溶剂时第一掩模图案120在后续工艺中溶解在有机溶剂中以及与相邻的层混和。由于硬化122,第一掩模图案120可在有机溶剂例如丙二醇甲醚醋酸盐(PGMEA,propyleneglycol methyl ether acetate)、乳酸乙酯(EL)和环己酮中具有不溶性。
如果第一掩模图案120在后续工艺中不暴露于有机溶剂,则可不执行图1B所示的第一掩模图案120的硬化122。
参考图1C,多个盖膜(capping film)130分别形成在多个第一掩模图案120的侧壁和顶表面上。
盖膜130可由例如亲水有机化合物形成。此外,盖膜130可由例如具有氮原子的杂环化合物或包括具有氮原子的杂环化合物取代基的聚合物形成。例如,盖膜130可包括吡咯酮基聚合物(pyrrolidone-based polymer)。盖膜130可由例如水溶性聚合物形成。所述水溶性聚合物可以是,例如,包括吡咯酮基第一重复单元和具有不同于吡咯酮基第一重复单元的结构的第二重复单元的共聚物。第二重复单元可包括,例如,选自由丙烯酰胺(acrylamide)型单体单元、乙烯基(vinyl)型单体单元、亚烷基乙二醇(akylene glycol)型单体单元、顺丁烯二酸酐(maleic anhydride)单体单元、乙烯亚胺(ethyleneimine)单体单元、包括噁唑啉(oxazoline)基团的单体单元、丙烯腈(acrylonitrile)单体单元、烯丙基酰胺(allylamide)单体单元、3,4-二氢吡喃(3,4-dihydropyran)单体单元和2,3-二氢呋喃(2,3-dihydrofuran)单体单元组成的组中的至少一种单体单元。
例如,盖膜130可通过在第一掩模图案120上涂覆包括水溶性聚合物和去离子水的盖组合物并且通过在约25℃至约180℃的温度范围内烘焙产物(the resultant)约20秒到约180秒将水溶性聚合物附着到第一掩模图案120暴露的表面上而形成(其中水溶性聚合物包括具有氮原子的杂环化合物)。盖膜130形成后,可通过使用例如去离子水的清洗工艺去除残留在盖膜130表面上的残留物。盖膜130也可通过例如在第一掩模图案120上旋涂包括R-607和去离子水的盖组合物,并且通过在约140℃至约150℃的温度范围内烘焙产生物约1分钟将R-607附着到第一掩模图案120暴露的表面上而形成,其中,R-607是AZ Electronic Materials生产的化学收缩辅助分辨率增强光刻(Resolution Enhancement Lithography Assisted by Chemical Shrink,RELCASTM)。然后,可通过使用例如去离子水的清洗工艺去除残留在盖膜130表面上的残留物。
盖膜130的厚度可根据期望的图案的宽度而变化。例如,当从侧面观察时,每个盖膜130的宽度WC1可设计为是每个第一掩模图案120的宽度WM1的一半或比每个第一掩模图案120的宽度WM1更小。
如果用于形成盖膜130的水合物(aqueous composition)包括具有氮原子的杂环化合物,则通过包括在杂环化合物中的氮原子与暴露在第一掩模图案120表面上的氢原子之间的离子键,杂环化合物可附着到第一掩模图案120的表面而形成盖膜130。
盖膜130还可包括,例如,生酸剂(acid generator)。生酸剂可以是例如热生酸剂(TAG)的潜在酸(potential acid)或酸。可以用各种酸,并且酸的类型不受限制。例如,可使用诸如CH3SO3H的磺酸。包括在盖膜130里的生酸剂可以,例如,扩散入在后续的工艺中形成在盖膜130之间的空间S 1中的第二掩模层140(图1D)且用于控制第二掩模层140的宽度,后面将更具体地描述。
参考图1D,填充要被刻蚀的膜110上的空间S1的第二掩模层140形成在盖膜130上。
第二掩模层140可由,例如,抗蚀剂组合物形成。在这点上,形成第二掩模层140的抗蚀剂组合物可以是正性或负性的化学放大抗蚀剂组合物。例如,第二掩模层140可由用于KrF受激准分子激光器(248nm)的抗蚀剂组合物、用于ArF受激准分子激光器(193nm)的抗蚀剂组合物或用于EUV(13.5nm)的抗蚀剂组合物形成。由于第二掩模层140在后续工艺中不经历曝光或酸处理,所以不包括潜在酸例如光生酸剂(PAG)或TAG的材料可作为用于形成第二掩模层140的抗蚀剂组合物。
第二掩模层140由在溶剂中具有溶解性的材料形成,该溶剂例如是诸如标准2.38wt%的氢氧化四甲铵(TMAH,tetramethylammonium hydroxide)水溶液的碱性水溶液,其中第二掩模层140的溶解性小于盖膜130的溶解性。例如,形成第二掩模层140的材料在碱性水溶液中的溶解度可以是约1到约
Figure G2009102584482D00061
。第二掩模层140可由,例如,具有暗侵蚀(dark erosion)的抗蚀剂材料形成,在暗侵蚀中抗蚀剂膜的未曝光区域被显影液溶解或显影。但是,第二掩模层140是利用与盖膜130相比具有相对低的暗侵蚀水平的抗蚀剂材料形成的,因此第二掩模层140在显影液中的溶解度小于盖膜130的溶解度。与R-607(其是RELACSTM)相比,本领域中公知的大部分抗蚀剂材料具有较低的暗侵蚀。例如,第二掩模层140可由包括具有多羟基苯乙烯(PHS,polyhydroxy styrene)单体单元的聚合物、具有缩醛保护基团(acetal protectinggroup)或(甲基)丙烯酸酯基((meth)acrylate-based)单体单元的聚合物的抗蚀剂材料形成。用于形成第二掩模层140的材料不受限制,且任何本领域中常用的且具有期望的暗侵蚀程度的抗蚀剂材料都可使用。如果盖膜130由R-607形成,且第二掩模层140在2.38wt%的氢氧化四甲铵(TMAH)水溶液中具有约1到约
Figure G2009102584482D00062
的溶解度,则第二掩模层140在显影液中的溶解性可小于盖膜130的溶解性。
虽然在图1D中示出:第二掩模层140形成为具有高于盖膜130的顶表面的顶表面,但本发明不限于这种形式。此外,形成第二掩模层140后,第二掩模层140可形成为具有与每个盖膜130的顶表面相等或更低的高度,以使盖膜130在第一掩模图案120的上部暴露。即,第二掩模层140可仅形成于空间S1中。第二掩模层140可通过,例如,在要被刻蚀的膜110和盖膜130上旋涂通过在有机溶剂中溶解抗蚀剂材料得到的溶液并且通过干燥或烘焙工艺去除有机溶剂而形成。
如果盖膜130包括生酸剂,则生酸剂可在第二掩模层140形成时扩散入第二掩模层140至预定的距离。如果生酸剂是TAG,则由TAG产生的酸在涂覆抗蚀剂组合物之后的烘焙工艺期间扩散入第二掩模层140。如果生酸剂是酸,则酸可在第二掩模层140形成时扩散入第二掩模层140。在后续工艺中从第二掩模层140得到的多个第二掩模图案140A的宽度可根据,例如,酸在第二掩模层140中的扩散距离而控制。
参考图1E,用溶剂溶解第二掩模层140的顶表面直至盖膜130被暴露。溶剂可以是,例如,碱性水溶液,诸如,标准2.38wt%的TMAH水溶液。
因为盖膜130被暴露,所以多个第二掩模图案140A在第一掩模图案120之间的空间S1中形成。
如果第二掩模层140形成为具有与每个盖膜130的顶表面相等或更低的高度,如图1D所示,则参考图1E描述的工艺可省略。
参考图1F,在参考图1E描述的工艺之后,用溶剂溶解多个第二掩模图案140A和暴露的盖膜130。
结果,由于第二掩模层140和盖膜130在溶剂中的溶解度差异,盖膜130在第二掩模层140之前被去除。去除盖膜130的同时,第二掩模层140的暴露于碱性水溶液的表面也可以去除预定厚度D1。
参考图1G,在参考图1F描述的工艺之后,通过用溶剂去除多个第二掩模图案140A的暴露表面的部分而形成每个具有期望的宽度WM2的多个第二掩模图案140B。
如果通过完全去除盖膜130得到的第二掩模图案140A中的每个通过参考图1F描述的工艺而具有期望的宽度,则可省略参考图1G描述的工艺。
如果盖膜130在如图1C所示的形成过程中形成为包括生酸剂,则通过酸在第二掩模层140中的扩散而在第二掩模层140中形成的酸扩散区域可易于溶解在溶剂中。例如,如果碱性水溶液用作所述溶剂,则酸扩散区域通过酸碱反应可容易地溶解和去除。这样,当生酸剂包括在盖膜130中时,与没有生酸剂包括在盖膜130中的情况相比,在去除盖膜130之后剩下的每个第二掩模图案140A的宽度根据例如酸所扩散的距离而减小。可选地,第二掩模图案140A的侧壁可根据,例如,酸所扩散的距离,而具有优秀的轮廓形状。
如果需要,多个第二掩模图案140B可以以第一节距2P为间隔重复地形成,第一节距2P是将形成在要被刻蚀的膜110上的多个精细图案的节距P的两倍大。每个第二掩模图案140B的宽度WM2可与将形成在要被刻蚀的膜110上的每个精细图案的宽度相同。
参考图1H,用多个第一掩模图案120和多个第二掩模图案140B作为刻蚀掩模刻蚀要被刻蚀的膜110以形成多个精细图案110A。
在形成精细图案110A之后,保持在精细图案110A上的多个第一掩模图案120和多个第二掩模图案140B被去除。例如,可进行灰化或剥离工艺来去除所述多个第一掩模图案120和所述多个第二掩模图案140B。
多个精细图案110A可以以精细节距P为间隔重复地形成,精细节距P是第一节距2P(图1A)的一半。
如果在参考图1A描述的工艺中省略要被刻蚀的膜110的形成,则可用第一掩模图案120和第二掩模图案140B作为刻蚀掩模刻蚀衬底100。
已描述了本发明的具体实施例,还需注意的是,对本领域的技术人员而言,在不脱离由所附权利要求的边界和范围定义的本发明的精神和范围的前提下可做出各种修改。
本申请要求于2008年10月9日提交的韩国专利申请No.10-2008-0099345的权益,其公开以参考方式全部合并在此。

Claims (20)

1.一种形成半导体器件的精细图案的方法,该方法包括:
在衬底上形成多个第一掩模图案,使得所述多个第一掩模图案沿平行于所述衬底的主表面的方向由位于其间的空间彼此分隔开;
在所述多个第一掩模图案的侧壁和顶表面上形成多个盖膜,所述多个盖膜由在溶剂中具有第一溶解度的第一材料形成;
形成由在所述溶剂中具有第二溶解度的第二材料形成的第二掩模层,以便填充位于所述多个第一掩模图案之间的所述空间,其中所述第二溶解度小于所述第一溶解度;以及
形成多个第二掩模图案,所述多个第二掩模图案对应于所述第二掩模层的剩余部分,所述第二掩模层的所述剩余部分是在用所述溶剂去除所述多个盖膜和一部分所述第二掩模层之后保留在位于所述多个第一掩模图案之间的所述空间中的部分。
2.如权利要求1所述的方法,其中所述多个盖膜由包括具有氮原子的杂环化合物的材料形成。
3.如权利要求1所述的方法,其中所述多个盖膜通过离子键附着到所述多个第一掩模图案的表面,该离子键由所述多个盖膜与暴露在所述多个第一掩模图案的表面上的氢原子形成。
4.如权利要求3所述的方法,其中所述多个盖膜通过暴露在所述多个第一掩模图案的所述表面上的氢原子和所述多个盖膜的氮原子之间的离子键而附着到所述多个第一掩模图案的所述表面。
5.如权利要求1所述的方法,其中所述溶剂是碱性水溶液。
6.如权利要求1所述的方法,其中所述溶剂是标准2.38wt%的氢氧化四甲铵水溶液。
7.如权利要求1所述的方法,其中所述第二掩模层由抗蚀剂组合物形成。
8.如权利要求1所述的方法,其中所述第二掩模层包括具有多羟基苯乙烯单体单元的聚合物。
9.如权利要求1所述的方法,其中所述第二掩模层包括具有缩醛保护基团的聚合物。
10.如权利要求1所述的方法,其中所述多个盖膜还包括生酸剂。
11.如权利要求1所述的方法,其中所述第二掩模层形成为填充位于所述多个第一掩模图案之间的所述空间且完全覆盖形成在所述多个第一掩模图案的上部的所述多个盖膜。
12.如权利要求11所述的方法,还包括在去除所述多个盖膜之前,使用所述溶剂去除所述第二掩模层的覆盖形成在所述多个第一掩模图案的上部上的所述多个盖膜的部分直到暴露所述多个盖膜。
13.如权利要求1所述的方法,其中所述第二掩模层形成为仅填充位于所述多个第一掩模图案之间的所述空间,以使在形成所述第二掩模层之后所述多个盖膜在所述多个第一掩模图案的上部暴露。
14.如权利要求1所述的方法,还包括通过去除与所述第二掩模层的剩余部分相对应的所述多个第二掩模图案的部分来减小所述多个第二掩模图案中的每个的宽度,所述第二掩模层的所述剩余部分是在形成所述多个第二掩模图案的过程中去除所述多个盖膜之后保留在位于所述多个第一掩模图案之间的所述空间中的部分。
15.如权利要求14所述的方法,其中使用所述溶剂减小所述多个第二掩模图案中的每个的所述宽度。
16.如权利要求1所述的方法,其中所述多个第一掩模图案由有机材料形成。
17.如权利要求16所述的方法,还包括在形成所述多个盖膜之前硬化所述多个第一掩模图案,以使所述多个第一掩模图案不溶于有机溶剂。
18.如权利要求17所述的方法,其中使用选自由热处理和等离子体处理组成的组中的至少一种处理来硬化所述多个第一掩模图案。
19.如权利要求1所述的方法,其中形成所述多个盖膜包括:
在所述多个第一掩模图案的暴露的表面上涂覆包括水溶性聚合物和水的盖组合物;以及
热处理涂覆盖组合物的产物。
20.如权利要求1所述的方法,还包括使用所述多个第一掩模图案和所述多个第二掩模图案作为刻蚀掩模来刻蚀所述衬底。
CN200910258448.2A 2008-10-09 2009-10-09 形成半导体器件的精细图案的方法 Active CN101814421B (zh)

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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101439394B1 (ko) * 2008-05-02 2014-09-15 삼성전자주식회사 산 확산을 이용하는 더블 패터닝 공정에 의한 반도체소자의 미세 패턴 형성 방법
TWI449084B (zh) * 2009-06-26 2014-08-11 羅門哈斯電子材料有限公司 形成電子裝置之方法
EP2287667B1 (en) * 2009-06-26 2013-03-27 Rohm and Haas Electronic Materials, L.L.C. Self-aligned spacer multiple patterning methods
KR101654048B1 (ko) * 2009-09-02 2016-09-05 삼성전자주식회사 더블 패턴닝 기술을 이용한 반도체 소자 및 제조방법
JP5753351B2 (ja) * 2009-11-19 2015-07-22 ローム アンド ハース エレクトロニック マテリアルズ エルエルシーRohm and Haas Electronic Materials LLC 電子デバイスを形成する方法
FR2975823B1 (fr) * 2011-05-27 2014-11-21 Commissariat Energie Atomique Procede de realisation d'un motif a la surface d'un bloc d'un substrat utilisant des copolymeres a bloc
KR20130015429A (ko) * 2011-08-03 2013-02-14 삼성전자주식회사 에치-백 공정을 이용한 패턴 형성 방법
KR20130017664A (ko) * 2011-08-11 2013-02-20 삼성전자주식회사 금속 패턴 형성 방법 및 반도체 소자의 제조 방법
US9028918B2 (en) * 2012-08-21 2015-05-12 Globalfoundries Inc. Forming a hardmask capping layer
KR102198023B1 (ko) * 2013-10-30 2021-01-05 삼성전자주식회사 반도체 소자의 패턴 형성방법
KR102270752B1 (ko) * 2014-08-11 2021-07-01 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
US10727045B2 (en) * 2017-09-29 2020-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing a semiconductor device
JP7554539B2 (ja) * 2019-09-19 2024-09-20 東京エレクトロン株式会社 狭小トレンチを形成する方法
CN117916854A (zh) * 2021-08-25 2024-04-19 杰米纳蒂奥公司 窄线切割掩模方法
WO2023154365A1 (en) * 2022-02-10 2023-08-17 Tokyo Electron Limited Selective deprotection via dye diffusion

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006098546A (ja) * 2004-09-28 2006-04-13 Toshiba Corp パターン形成方法および電子デバイスの製造方法
CN101030044A (zh) * 2006-03-03 2007-09-05 东京毅力科创株式会社 基板处理方法
CN101126895A (zh) * 2006-08-17 2008-02-20 富士通株式会社 抗蚀图案形成工艺和半导体器件及其制造方法
US20080166665A1 (en) * 2007-01-05 2008-07-10 Hynix Semiconductor Inc. Method for Forming a Fine Pattern in a Semicondutor Device

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0155880B1 (ko) 1995-09-13 1998-12-01 김광호 반도체 소자의 미세패턴 형성방법
US6486058B1 (en) * 2000-10-04 2002-11-26 Integrated Device Technology, Inc. Method of forming a photoresist pattern using WASOOM
US6534243B1 (en) * 2000-10-23 2003-03-18 Advanced Micro Devices, Inc. Chemical feature doubling process
DE10208449A1 (de) * 2002-02-27 2003-09-11 Infineon Technologies Ag Verfahren zur Erhöhung der Ätzresistenz und zur Verkleinerung der Loch- oder Grabenbreite einer Fotoresiststruktur unter Verwendung von Lösungsmittelsystemen geringer Polarität
KR20050038125A (ko) * 2003-10-21 2005-04-27 주식회사 하이닉스반도체 미세 콘택홀 형성방법
JP4143023B2 (ja) * 2003-11-21 2008-09-03 株式会社東芝 パターン形成方法および半導体装置の製造方法
KR100680426B1 (ko) * 2004-12-30 2007-02-08 주식회사 하이닉스반도체 포토레지스트 패턴 코팅용 수용성 조성물 및 이를 이용한미세패턴 형성 방법
JP4619839B2 (ja) 2005-03-16 2011-01-26 株式会社東芝 パターン形成方法
KR20070004234A (ko) * 2005-07-04 2007-01-09 삼성전자주식회사 미세패턴의 형성방법 및 이를 이용한 구조물
DE102005056629B4 (de) * 2005-11-25 2007-08-02 Gvp Gesellschaft Zur Vermarktung Der Porenbrennertechnik Mbh Brenneranordnung
KR100811431B1 (ko) * 2005-12-28 2008-03-07 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100843917B1 (ko) * 2006-09-08 2008-07-03 주식회사 하이닉스반도체 반도체 소자 제조 방법
US7790357B2 (en) * 2006-09-12 2010-09-07 Hynix Semiconductor Inc. Method of forming fine pattern of semiconductor device
US7959818B2 (en) * 2006-09-12 2011-06-14 Hynix Semiconductor Inc. Method for forming a fine pattern of a semiconductor device
US7666578B2 (en) * 2006-09-14 2010-02-23 Micron Technology, Inc. Efficient pitch multiplication process
JP5138916B2 (ja) * 2006-09-28 2013-02-06 東京応化工業株式会社 パターン形成方法
KR100817089B1 (ko) * 2007-02-28 2008-03-26 삼성전자주식회사 이중 패터닝 기술을 이용한 반도체 소자의 미세 패턴 형성방법
US7923200B2 (en) * 2007-04-09 2011-04-12 Az Electronic Materials Usa Corp. Composition for coating over a photoresist pattern comprising a lactam
US7799503B2 (en) * 2007-05-17 2010-09-21 International Business Machines Corporation Composite structures to prevent pattern collapse
KR20090010399A (ko) * 2007-07-23 2009-01-30 삼성전자주식회사 더블 패터닝 공정을 이용하는 반도체 소자의 미세 패턴형성 방법
US7851135B2 (en) * 2007-11-30 2010-12-14 Hynix Semiconductor Inc. Method of forming an etching mask pattern from developed negative and positive photoresist layers
US8039195B2 (en) * 2008-02-08 2011-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Si device making method by using a novel material for packing and unpacking process
US7981592B2 (en) * 2008-04-11 2011-07-19 Sandisk 3D Llc Double patterning method
JP2009271259A (ja) * 2008-05-02 2009-11-19 Fujifilm Corp レジストパターン用表面処理剤および該表面処理剤を用いたレジストパターン形成方法
KR101439394B1 (ko) * 2008-05-02 2014-09-15 삼성전자주식회사 산 확산을 이용하는 더블 패터닝 공정에 의한 반도체소자의 미세 패턴 형성 방법
US7745077B2 (en) * 2008-06-18 2010-06-29 Az Electronic Materials Usa Corp. Composition for coating over a photoresist pattern
KR100934836B1 (ko) * 2008-06-19 2009-12-31 주식회사 하이닉스반도체 반도체소자의 미세패턴 형성방법
JP5446648B2 (ja) * 2008-10-07 2014-03-19 信越化学工業株式会社 パターン形成方法
US20100159392A1 (en) * 2008-12-22 2010-06-24 Shin-Etsu Chemical Co., Ltd. Patterning process and resist composition
CN101571674A (zh) * 2009-06-09 2009-11-04 上海集成电路研发中心有限公司 一种双重曝光方法
KR101573464B1 (ko) * 2009-07-28 2015-12-02 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006098546A (ja) * 2004-09-28 2006-04-13 Toshiba Corp パターン形成方法および電子デバイスの製造方法
CN101030044A (zh) * 2006-03-03 2007-09-05 东京毅力科创株式会社 基板处理方法
CN101126895A (zh) * 2006-08-17 2008-02-20 富士通株式会社 抗蚀图案形成工艺和半导体器件及其制造方法
US20080166665A1 (en) * 2007-01-05 2008-07-10 Hynix Semiconductor Inc. Method for Forming a Fine Pattern in a Semicondutor Device

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Publication number Publication date
US8173358B2 (en) 2012-05-08
CN101814421A (zh) 2010-08-25
KR101523951B1 (ko) 2015-06-02
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