CN101506976B - 性能改善的n沟道esd箝位电路 - Google Patents

Abstract

一种静电放电(ESD)保护电路使用两个N沟道场效应晶体管(NFET)来从第一电源节点向第二电源节点传导ESD电流。在ESD事件期间，ESD检测电路将两个NFET的栅极通过分离的导电路径都耦合到第一电源节点。在一个新颖方案中，RC触发电路包括通过电阻充电的电容。该电阻涉及到栅极耦合到第二NFET的栅极的P沟道晶体管。在正常加电状态期间，P沟道晶体管是导通的，由此防止如果电源电压VDD迅速升高RC触发器触发。在另一新颖方案中，新颖的电平移动倒相器驱动第二NFET。电平移动倒相器使用下拉电阻器来避免迅速跳回，还使第二NFET的栅极与电容性加载的第三电源节点隔离开。

Description

性能改善的N沟道ESD箝位电路

本专利申请要求享有2006年8月24日提交的题为“Improved CascodedRC Triggered ESD Clamp”且被转让给本申请的受让人的临时申请No.60/840275的优先权，在此通过引用将其明确并入本文。

技术领域

本文公开的实施例涉及ESD保护电路。

背景技术

集成电路可能会被静电放电(ESD)产生的高压尖脉冲损坏。人体上可能会生成高静电荷。考虑已封装集成电路独立且未耦合到印刷电路的情况。集成电路内的电源导体和接地导体可以处于第一电势。如果某人带静电荷，并且要接触集成电路的端子，可能会迅速通过该端子释放该人身体上的高静电电压电荷并释放到集成电路中，直到集成电路和人体在一共同电势处均衡为止。这种静电放电事件会瞬时向集成电路内引入高电压和大电流，这可能会损坏集成电路。在一个范例中，集成电路中的小逻辑晶体管的栅极电介质材料很薄，当在其栅电极和下方半导体材料之间瞬时存在高电压时该材料会击穿。在ESD事件期间，栅极电介质击穿且被永久损坏。在之后将该集成电路用到可用产品中时，由于在处理期间对集成电路造成的损坏，该产品可能有缺陷或无法工作。

为了防止这种情况，一般在集成电路中加入称为静电放电(ESD)保护装置的电路。ESD保护电路具有能够分流ESD放电事件的瞬时大电流同时降低一低的无破坏性电压的电路。一种ESD保护电路通常被称为ESD“箝位电路”。如果在ESD事件中集成电路的电压供应端子和接地端子之间的电压迅速升高，那么ESD保护装置变为导通，并将一个端子钳制到另一个(或将一个内部电源电压总线钳制到另一个)。所述箝制是这样的，使得端子之一上的高电压ESD事件的电荷通过ESD保护装置释放到另一端子。ESD事件仅持续很短时间，因此在ESD事件之后，ESD保护装置不再导通。在有些情况下，电路必须工作在比电路中所用的半导体场效应晶体管(FET)的额定电压更高的电压下。在这种情况下，使用称为“共射共基”的技术。在该技术中，串联极性类似的FET，以允许电路工作在个体FET的额定电压以上。这种电路需要在正电源端子和负电源端子之间的偏置电压电平。

图1(现有技术)为一种常规共射共基(cascoded)ESD保护电路的电路图。电源电压导体1耦合到第一端子，接地导体2耦合到第二端子，中间电源9或共射共基偏置电压耦合到第三端子。假设电路的所有节点最初都处于相同电势。如果导体1上的电压相对于导体2上的地电势迅速增大，会使大N沟道FET 3和4导通，从而从导体1向导体2传导可能的ESD电流。该电路涉及到两个RC电路。P沟道晶体管5充当电阻器，P沟道晶体管6充当电容器。P沟道晶体管7和8以类似方式耦合在一起。考虑涉及晶体管5和6的RC电路。一开始，晶体管6的电容被放电，在晶体管6的电容两端没有电压降。因此，节点10相对于倒相器13的引线11和12上的电源电压处于数字低。在导体1和9之间的电压迅速增大时，则通过晶体管5的电阻相对缓慢地对晶体管6的电容充电。结果，在倒相器13的输入端呈现数字低。倒相器13输出数字高，导致大N沟道晶体管3的栅极耦合到导体1。使大N沟道晶体管3导通。图1的电路的下部与电路上部以相同方式工作。因此，在ESD状态期间，在导体1和2之间的电压被检出迅速升高时，大N沟道晶体管3和4均快速导通。晶体管3和4释放静ESD电荷，防止导体1和2之间的电压到达会损坏集成电路内的其他敏感电路的高电平。

在短时间之后，晶体管6和8的电容充电到节点10和14上的电压达到倒相器13和15的切换电压的点。倒相器13和15然后切换到输出数字逻辑低值，该值又使晶体管3和4不导通。一旦大N沟道晶体管3和4不导通，就可以在正常加电条件下将电压源供应VDD耦合到导体1和2。在正常加电条件下，导体1和2之间的电压不像ESD事件中那样迅速升高。导体1和9以及导体9和2之间的电压缓慢升高，使得晶体管6和8的电容器始终充分充电，且节点10和14上的电压保持在倒相器13和15的切换电压以上。因此，倒相器13和15通常输出数字逻辑低值。因此晶体管3和4保持不导通。导体1和2之间的电压可以以这种方式升高，直到导体1和2之间的电压处于电源电压VDD电平为止。在正常加电条件期间ESD保护电路不从导体1向导体2传导电流。

有两种用于测试ESD保护电路的充分性的通用模型：人体模型(HBM)和电荷装置模型(CDM)。在CDM模型中，ESD脉冲的电流幅度大，但持续时间比HMB模型中的ESD脉冲短。在CDM测试下，注意到用于在ESD箝位电路中传导ESD电流的大N沟道晶体管失效。因此提供镇流器，成功地提升了ESD保护失效时的电压。不过发现提供镇流器增大了ESD保护电路占用的集成电路面积的量。未发现类似构造的P沟道晶体管在ESD保护电路应用中失效，尽管其具有更低的载流子迁移率且因此为了与N沟道晶体管传导相同量的ESD电流需要制造得更大。有时由P沟道晶体管占用的集成电路面积的量小于由较小的N沟道晶体管及其相关镇流器所占用的集成电路面积的量。因此，ESD保护电路开始将P沟道晶体管用于大的ESD载流晶体管。

图2(现有技术)为将P沟道晶体管P1和P2用于大ESD载流晶体管的ESD保护电路的图示。在导体16和接地导体17之间的电压迅速升高期间，RC电路18最初向倒相器20的输入引线19上提供相对于倒相器20的电源电压的数字逻辑低。因此倒相器20向倒相器21的输入引线23输出数字逻辑高，该数字逻辑高又将P1的栅极耦合到节点22上的低电势。因此使得晶体管P1导通。节点22的低电势被直接耦合到晶体管P2的栅极，使得晶体管P2也导通。通过倒相器20将节点23耦合到导体16，从而节点23比节点22具有更高电势。节点22上的电压低于倒相器23的切换阈值。因此倒相器24向晶体管25的栅极上输出数字高电压(节点23上的电压)，由此使晶体管25导通并保持节点22上的电压耦合到地电势。通过晶体管P1和P2从导体16向接地导体17传导ESD电流。

在ESD事件过去之后，相对于导体22上的电压而言，节点19上的电压升高到达到倒相器20的切换阈值的点。倒相器20切换，倒相器21切换，晶体管P1的栅极通过倒相器21耦合到导体16。然后晶体管P1截止。此时，通过倒相器20中的下拉晶体管将节点23耦合到节点22。倒相器24的输入引线上的电压不再低于倒相器24的切换点。因此倒相器24切换并将晶体管25的栅极耦合到接地导体17，由此使晶体管25截止。因为节点22不再耦合到接地导体17，因此节点22上的电压升高并使晶体管P2截止。因此，在ESD事件之后，大P沟道晶体管P1和P2都不导通。在向电源导体16施加电压、向导体22施加中间电压并向接地导体17施加地电压的正常操作条件下，晶体管P1的栅极被保持到其源极电势，由此偏置晶体管P1使其截止。晶体管P2的栅极保持在导体22的电势，由此将晶体管P1的漏极到源极电势降低到安全电平。

发明内容

一种静电放电(ESD)保护电路使用一对叠置的大的串联连接场效应晶体管(FET)来从集成电路中的第一电源节点向第二电源节点传导ESD电流。该ESD保护电路包括ESD检测电路。在ESD事件期间，触发ESD检测电路内的RC触发电路，由此导致ESD检测电路使第一FET和第二FET都导通。因此可以将ESD电流从第一电源节点经第一FET、经第二FET传导到第二电源节点。在一定时间之后，RC触发电路超时。超时导致ESD检测电路将FET截止。

在正常加电序列期间，在ESD保护电路的第三电源节点上施加共射共基电源电压V2(例如1.8伏)。将第三电源节点上的电压从零伏斜升到电源电压V2。然后，在ESD保护电路的第一电源节点上施加电源电压VDD(例如3.0伏)。第一电源节点上的电压从零伏斜升到电压VDD。正常加电序列中的斜升时间足够长，从而不会触发RC触发电路。因此不会使ESD保护电路的叠置的串联连接FET导通。在一个范例中，如果电压VDD在20微秒或更长时间内从零伏斜升到3.0伏，RC触发电路就不会触发。

在一个新颖方案中，叠置的串联连接FET为N沟道FET(NFET)。在ESD事件期间，ESD检测电路将这两个NFET的栅极都耦合到第一电源节点。通过不同且分离的导电路径将NFET耦合到第一电源节点。第一和第二FET不是P沟道FET，而是N沟道FET。每个NFET都完全被其自身的衬底结环(tiering)包围。衬底结环将NFET的主体通过众多主体接触部耦合到地电势。每个主体接触部将主体内的P+扩散区与上方的结环耦合起来。接触部位于距晶体管沟道一定距离的环中。在ESD事件期间，主体结和结环结构导致NFET的阈值电压稍微移动，这又允许NFET抽取更多电流，而不会在高压导通情况下出现故障。

在第二新颖方案中，RC触发电路包括通过电阻充电的电容。在电阻和电容之间是被称为触发节点的节点。该电阻涉及到栅极耦合到第二NFET的栅极的P沟道晶体管。在ESD事件期间，如上所述通过ESD检测电路将第二NFET的栅极耦合到第一电源节点。因此，P沟道晶体管被偏置为截止，且在ESD事件期间不导通。在ESD事件期间，P沟道晶体管不会影响RC触发电路的定时。不过，在正常加电序列中，第二NFET的栅极被耦合到第二电源节点。第二NFET的栅极上的较低电压导致RC触发电路的电阻的P沟道晶体管导通。导通的P沟道晶体管将触发节点耦合到第三电源节点，防止RC触发器在第一电源节点上的电源电压VDD迅速升高的情况下触发。

在第三新颖方案中，该ESD检测电路包括电平移动倒相器。该电平移动倒相器包括两个串联连接的P沟道晶体管和下拉电阻器。如果使P沟道晶体管都导通，那么P沟道晶体管将电平移动倒相器的输出节点上拉到第一电源节点上的高电势。该输出节点被耦合到第二NFET的栅极。另一方面，如果P沟道晶体管之一不导通，那么下拉电阻器将输出节点下拉到第二电源节点上的低电势。使用电平移动倒相器将触发信号从RC触发电路发送到第二NFET的栅极，从而在ESD事件期间使第二NFET导通，通过RC触发电路超时来使NFET截止。有利地，使用电阻器来下拉输出节点而不是N沟道晶体管，因为N沟道晶体管容易出现迅速跳回问题。如果N沟道晶体管要迅速跳回，那么可能会降低对第二NFET的栅极驱动且/或可能会损坏N沟道晶体管。电平移动倒相器的另一优点是接收电源电压V2的第三电源节点未直接耦合到第二NFET的栅极。由于第三电源节点连接到集成电路上的其他电路且由于其连接到电源端子，因此第三电源节点可以带有电容性负载。使第二NFET的栅极从第三电源节点去耦允许迅速改变第二NFET的栅极上的电压，而不会因为第三电源节点上的电容性负载而减慢。

以上是发明内容，因此在必要时包含细节的简化、概括和省略；因此，本领域的技术人员要认识到，发明内容仅仅是例示性的，并不意味着是限制性的。在本文给出的非限制性详细描述中将明了如专门由权利要求所界定的这里所述的其他方案、发明特征和装置和/或过程的优点。

附图说明

图1(现有技术)为第一种常规ESD保护电路的电路图。

图2(现有技术)为第二种常规ESD保护电路的电路图。

图3为根据一个新颖方案的系统100的图示。该系统100包括新颖的ESD保护电路110。

图3A为NFET115和116之一的自顶向下布局图。

图4为图3的ESD保护电路110中的节点电压波形图。

图5为流入图3的ESD保护电路110中的电流IDD的波形图。

图6为示出了在未提供ESD保护电路的P沟道晶体管129的情况下在正常加电条件下电流IDD中的尖脉冲的图示。

图7为示出了在提供ESD保护电路的P沟道晶体管129的情况下在正常加电条件下电流IDD中的尖脉冲的减小的幅度的图示。

图8为根据一个新颖方案的方法300的简化流程图。

具体实施方式

图3为根据一个新颖方案的系统100的图示。系统100包括电源管理集成电路(PMIC)101、第一外部电压源102、第二外部电压源103和集成电路104。PMIC 101控制在正常加电状态期间如何向集成电路104供应电源电压VDD和V2的先后次序。PMIC 101通过启用线105和106启用外部电压源102和103来控制先后次序。例如，如果启用了VDD电压源102，那么VDD电压源102会向集成电路104的端子107上供应电源电压VDD。要理解，电压VDD是端子107和108之间的电压，而外部电压源102也通过未示出的连接部连接到端子108。类似地，如果启用了V2电压源103，那么V2电压源103向集成电路104的端子109上供应电源电压V2。在该范例中，PMIC101控制着向集成电路104供应电源电压VDD(例如3.0伏)和V2(例如1.80伏)的次序和缓变率。

集成电路104包括三个电源端子107-109、静电放电(ESD)保护电路110和其他电路(未示出)。以45纳米CMOS工艺或另一种适当的CMOS工艺制造集成电路104。其他电路包括受ESD保护电路保护的电路。在图示的范例中，集成电路104包括用于从集成电路104向外驱动信号的输出驱动器(未示出)。这些输出驱动器从另一个电源接收电源电压V2并因此耦合到端子109。电压V2为中间共射共基电压，用于使MOSFET即使在VDD高于MOSFET的安全工作电压时也能够工作在安全工作区域中。类似地，ESD保护电路110从另一个电源接收电源电压V2。导体111是端子109通过其而耦合到输出驱动器和ESD保护电路110的导体。

ESD保护电路110包括第一电源节点112、第二电源节点113、第三电源节点114、第一大N沟道场效应晶体管(NFET)115、第二大NFET116和ESD检测电路117。第一和第二NFET有时被称为“大FET”。ESD检测电路117包括RC电路118、两个CMOS倒相器119和120、电平移动倒相器121、第三NFET 122、第四NFET 123和三个二极管124-126。RC电路118包括P沟道场效应晶体管127(200/6微米)，连接该P沟道场效应晶体管127以充当电容器。RC电路118还包括并联耦合的N沟道场效应晶体管128(30/0.6微米)和P沟道场效应晶体管129(10/0.6微米)。这些晶体管128和129充当着电阻，电流通过它们流动以为晶体管127的电容充电。在此，RC电路118和CMOS倒相器135一起被称为RC触发电路。CMOS倒相器包括10/0.2微米P沟道上拉FET和40/0.2微米N沟道下拉FET。

电平移动倒相器121包括两个P沟道晶体管130和131(240/0.2微米)以及5k欧姆的下拉电阻器132。例如，电阻器132可以是多晶硅电阻器或扩散电阻器。如果控制两个晶体管130和131使其都导通，那么晶体管130和131将输出节点133上的电压上拉到第一电源节点112上的电压。另一方面，如果控制晶体管130或131中的任一个使其不导通，那么通过电阻器132流动的电流将输出节点133上的电压下拉到第二电源节点113上的电压。电平移动倒相器121的下拉部件不是N沟道晶体管，而是电阻器132。如果使用N沟道晶体管，那么晶体管有可能迅速跳回，被损坏和/或降低NFET116的栅极驱动。利用电阻器132下拉电平移动倒相器内的输出节点133消除了迅速跳回的可能。

图3A为NFET 115或116之一的布局图。NFET115和116是具有所谓“松体结(loose body tie)”的2000/L微米短沟道薄氧化物场效应晶体管。为了优化布局区域，布置NFET 115和116，使得它们的多晶硅栅极彼此相邻，并且公共衬底结环包围着两个NFET 115和116。衬底结环将NFET的主体耦合到第二电源节点113上的地电势。每个接触部将P+扩散区与上方的金属结环耦合起来。P+扩散结环位于距晶体管沟道一定距离的环中。当在ESD事件期间NFET进入高压导通模式时，由于高压脉冲的原因会存在冲击电离电流。松体结和结环结构导致主体源极结的正偏置，这又导致与漏极、主体和源极区域相关联的寄生NPN双极晶体管导通。这实现了更高的导通性而不发生故障。更精确地讲，两个NFET 115和116可以在高漏极冲击电离区域内导通而不发生故障。于是，不需要镇流使得NFET的利用比图2的现有技术的情况下的PFET更有面积效率。

考虑这样的情况：集成电路104被断电并放电，然后经历人体模型(HBM)ESD事件。当集成电路104被断电并放电时，将第一、第二和第三电源节点112-114都视为处于相同电势。在ESD保护电路110内部没有电流流动，且电路中的所有节点都被视为处于地电势。晶体管127的电容被放电，电容两端没有电压。

为了进行HBM测试并创建模拟的ESD事件，将外部的100皮法的HBM电容器(未示出)充电到2000伏，并通过1.5k欧姆的外部电阻器(未示出)放电到端子107中。如果未提供ESD保护电路110，那么会在第一和第二电源端子112和113之间施加大的电压尖脉冲，并可能会发生对集成电路104其他电路的损坏。在图3的电路中，第一电源节点112上的电压(相对于第二电源节点113上的电势)迅速增大。大NFET 115和116不导通。因为电容器127被放电，所以触发节点134上的触发电压VTRIG处于第一电源节点112上的电压。第三电源节点114上的电压保持在地电势。随着第一和第三电源节点112和114之间的电压增大，供应到倒相器119的电源引线135和136上的电压增大。倒相器119开始充当逻辑倒相器。因为倒相器119的输入引线上的电压为数字高(由于电容器127正在放电，其大致为第一电源节点112上的电压)，倒相器119输出数字逻辑低并试图将节点137上的定时信号电压VINV1拉低到第三电源节点114上的电势。倒相器120接收到节点137上的低定时信号电压VINV1并向NFET 115的栅极138上输出高信号VG1。在倒相器120中的P沟道上拉晶体管将倒相器的输出引线耦合到第一电源节点112时，倒相器120输出高信号VG1。由于信号V61的电压的缘故，NFET 138的栅源电压超过其阈值电压并使NFET 115导通。

在ESD事件的该初始时段内，第三电源节点114上的电压处于地电势并与第二电源节点113处于同一电势。因此晶体管131导通。如上所述，定时信号电压VINV1更高(大致为第一电源节点112上的电压)，因此使晶体管130导通。因为晶体管130和131都导通，所以将电平移动倒相器121的输出节点133耦合到第一电源节点112。因此利用节点112上的高压驱动第二NFET 116的栅极139，使得第二NFET导通。因为第一和第二NFET 115和116都导通，所以从第一电源节点112，经第一NFET 115，经第二NFET 116，到第二电源节点113建立起导电路径。ESD电流140流动，由此将两个节点112和113之间的电压箝制到不至于高到损坏集成电路104上其他电路的电压。在图示的范例中，节点112和113之间的电压不超过2.1伏。与图2的常规箝位电路不同，第一NFET 115的栅极通过经倒相器120内的P沟道上拉晶体管(200/0.2微米)的第一导电路径耦合到第一电源节点112，第二NFET 116的栅极通过经P沟道晶体管131和130的完全分离的第二导电路径耦合到第一电源节点112。

在ESD事件的该部分期间，晶体管127的电容通过并联连接晶体管128和129的电阻充电。因此，触发节点134上的电压相对于第一电源节点112上的电压降低。当触发节点134上的电压VTRIG达到倒相器119的切换电压时，倒相器119进行切换。这样就称RC电路已“超时”。定时信号电压VINV1变高(通过倒相器119将节点137耦合到第一电源节点112)。提供晶体管123，以便为倒相器119的切换特性增加一定量的滞后。因为定时信号电压VINV1变高，倒相器120也进行切换，且电压VG1变低(通过倒相器120内的N沟道下拉晶体管将栅极138上的电压耦合到第三电源节点114上的电压)。因为此时第三电源节点114上的电压处于地电势，使得第一NFET115不导通。节点137上的数字高电压也使得P沟道晶体管130不导通。结果，节点133不再通过晶体管130和131耦合到第一电源节点112。节点133被电阻器132下拉到第二电源节点113上的电压。第二NFET 116的栅极139上的这一低电压导致第二NFET 116不导通。因为第一和第二NFET 115和116不导通，第一电源节点112和第二电源节点113之间不再存在导通电流路径。

ESD高压脉冲持续时间非常短，通常短于一微秒。实际上，HBM放电的RC时间常数为150纳秒。因此，ESD保护电路仅需要在第一电源节点112上可能出现ESD电压的短时间内生成导电电流路径。使RC电路118的RC时间常数充分大，使得导电ESD电流路径保持比短ESD脉冲的持续时间更长的一段时间。在图3所示的特定范例中，RC电路的该超时时间段大约为2微秒。

一旦不再存在ESD电流路径，就可以以正常而普通的加电序列提高第一和第三电源节点112和114上的电压，从而为端子107-109提供它们的适当的电压，供集成电路104工作。在一个范例中，适当的加电序列涉及到在十毫秒或更长的时间段内将端子109上的电源电压V2从零伏升高到1.8伏，然后，一旦电源电压V2达到1.8伏，则在接下来的十毫秒的时间段内将端子107上的电源电压VDD从零伏升高到3.0伏。通过ESD保护电路110存在可忽略的电流泄漏。

如果不像上述ESD事件那样的迅速电压上升状态，而是以正常加电序列更慢地升高第一和第三电源节点112和114上的电压，那么ESD保护电路110将不形成节点112和113之间的导电路径。如果在20微秒或更长时间内使第一和第二电源节点之间的电压从零伏升高到3.0伏，则第一和第二NFET 115和116将保持不导通。

ESD保护电路110在正常加电序列下的操作如下所述。在第一和第二电源节点112和113之间的电压缓慢升高时，晶体管127的电容充分快地充电，使得触发节点134上的电压保持充分接近第三电源节点114上的电压，使得倒相器119不断在其输入引线上接收到数字逻辑低。因此倒相器119不断输出数字逻辑高(不断将节点137耦合到第一电源节点112)。因此倒相器120持续将第一NFET 115的栅极138耦合到第三电源节点114，永远不使第一NFET 115导通。此外，因为节点137上的电压保持在数字逻辑高，所以P沟道晶体管130保持不导通。因此由电阻器132下拉节点133上的电压，该电压保持在第二电源节点113的低电势上。第二NFET 116的栅极139上的低电势使得第二NFET 116保持不导通。因此，在正常加电序列期间，当第一电源节点112上的电压较为缓慢地升高时，不会使第一和第二NFET 115和116导通，且ESD保护电路110不会执行其箝位功能。

提供晶体管122(200/0.2微米)，以使得ESD事件期间第三电源节点114上的电势保持为低的地电势。在第三电源节点114上可能有不可忽略的量的电容。这例如可能是该节点114耦合到集成电路104上的其他电路(例如输出驱动器)和外部电源103的缘故。如果在节点114和节点112之间有很大的电容且如果在节点112上存在ESD事件的迅速电压上升，那么节点112和114之间的电容耦合会导致节点114上的电压升高。这是不希望出现的情况，因为要将节点114上的电压保持充分低，以保持P沟道晶体管131导通。如果P沟道晶体管的导电性要降低，那么节点133和第二NFET116的栅极139上的电压会降低到第二NFET 116开始限制ESD电流路径的点。然而，在ESD事件期间第二NFET 116要尽可能导通，使其能够传导ESD电流。因此，提供N沟道晶体管122。当节点133上的电压充分高时，N沟道晶体管122导通，并将第三电源节点114耦合到第二电源节点113上的地电势。这使得第三电源节点114上的电容被放电到第二电源节点113上的电压。因此，第一电源节点112上电压的迅速升高不会造成第三电源节点114上电压的升高。在一个有利方案中，集成电路104上的第三电源节点114及其相关导体111不直接连接到NFET 116的栅极139。通过使第三电源节点114从NFET 116的栅极去耦，NFET 116的切换不会被延伸到集成电路104上的很多地方(例如延伸到输出驱动器以及延伸到端子109)的导体111的潜在大电容减慢。

图4为波形图，示出了在上述HBM ESD事件期间ESD保护电路110内的节点电压的波形。注意，电压VDD被箝制到不到大约2.1伏。

图5为在图4的操作范例中从端子107流入ESD保护电路110的电流IDD的波形图。

图6为示出了正常加电序列的波形图。在正常加电序列中，首先将电源电压V2从零斜升到1.8伏，然后将电源电压VDD从零斜升到3.0伏。斜升时间段可以短到一毫秒，或者可以长到一秒或更长。在图示的范例中，加电序列花了20毫秒。

图6还包括在未提供晶体管129的实施例中流入ESD保护电路110的电流IDD的波形。注意，在IDD波形中有大的尖脉冲200。如果电源电压V2和VDD在长于一秒的时间内斜升，则不会出现这种大的电流尖脉冲。因为大NFET 115和116都瞬时导通，所以发生了大的电流尖脉冲200。一旦电源电压V2达到1.8伏，就如图所示从零伏斜升电源电压VDD。由于晶体管127的电容耦合，触发节点134上的电压VTRIG与电源电压VDD一起升高，由此导致触发节点134和第三电源节点114之间具有比触发节点134和第一电源节点112之间更大的电压。结果，倒相器119进行切换并输出数字低值，倒相器120进行切换并输出数字高值，且NFET 115导通。当VINV1节点137处于数字低值时(节点137通过倒相器119耦合到第三电源节点114)，P沟道晶体管130导通。由于供电电压V2已经升高到1.8伏，P沟道晶体管131已经导通。P沟道晶体管130和131都导通，节点133上的电压升高且NFET 116导通。NFET 115和116同时都导通，大的电流200从第一电源节点112流向第二电源节点113。如图6所示，电流尖脉冲200可能具有超过1安培的幅度。一旦电源电压VDD达到其3.0的电压电平，第一电源节点112上的电压就停止升高。然后晶体管128就能够将节点134上的电压从第一电源节点上的电压下拉。这使得倒相器135和120切换，并使NFET 115和116截止。因此电流尖脉冲的情况仅持续很短时间。

为了减小或消除电流尖脉冲，提供了P沟道晶体管129。在ESD事件中，偏置P沟道晶体管129使其截止，其不会影响电路工作。其被偏置为截止是因为如上所述，节点133和NFET 116的栅极被耦合到第一电源节点112。节点133上的高电压防止了晶体管129导通。然而，在图6的正常加电序列中，在第一电源节点112上的电压开始升高之前电源电压V2是处于1.8伏的。电压V2处于P沟道晶体管131的栅极上，因此晶体管131截止。因此通过电阻器132将节点133上的电压下拉至第二电源节点113的电势。P沟道晶体管129的栅源电压高于P沟道晶体管129的阈值电压。因此，P沟道晶体管129在正常加电序列中导通。P沟道晶体管129减小了触发节点134和第三电源节点114之间的电阻，使得晶体管127的电容在电源电压VDD升高的整个时间内保持完全充电(充电到节点112和114之间的电压差)。因此VTRIG不会随着第一电源节点112上的电压升高而升高，且倒相器119始终输出数字逻辑高。因此不会使NFET 115和116导通，没有大的电流尖脉冲通过NFET 115和116。

图7为波形图，示出了在提供晶体管129时且在图7的正常加电序列中施加电源电压时流入ESD保护电路110的电流IDD的波形。电流IDD中的尖脉冲201的峰值被降低到不到11微安。该IDD电流主要是由于对晶体管127充电的充电电流导致的。

图8为根据一个新颖方案的方法300的简化流程图。在第一步骤(步骤301)中，在ESD事件期间，将第一和第二NFET 115和116的栅极耦合到第一电源节点112。在图3的电路中，第一NFET 115的栅极138通过倒相器120中的P沟道上拉晶体管而耦合到第一电源节点112。第二NFET 116的栅极139通过导通的P沟道晶体管130和131而耦合到第一电源节点112。然后RC触发电路超时，使得在ESD事件(步骤302)之后，ESD检测电路117控制第一和第二NFET 115和116，使其都不导通。

尽管出于说明的目的在上文中描述了一些具体实施例，但本专利文献的教导具有一般适用性，不限于上述具体实施例。尽管图3中未示出，但在端子107-109和相关电源节点112-114之间可以有电阻器结构。尽管图中将集成电路104示为连接到系统中，但在集成电路104是并入另一电路或产品前进行处理的松散封装集成电路的情况下，ESD保护电路110也能够保护集成电路104。尽管ESD保护电路110被示为与从外部电源向集成电路104上供应电源电压V2的系统相连，但在其他实施例中电源电压V2是在集成电路104上产生的。相信第二电源电压V2在现有技术中还没有标准名称，但对于共射共基电压而言可将其称为Vcas，对于中间电压而言可将其称为Vint，或者对于中等电压而言可将其称为Vmid。上文给出的值和波形为例示性的。针对更精确的数量和波形以及更多操作细节的信息，可以制造并测试ESD保护电路。或者，且此外，可以在诸如SPICE的电路模拟器上模拟该ESD保护电路，并且可以绘制和分析节点电压和电流。因此，可以对所述具体实施例的各种特征进行各种修改、调配和组合，而不脱离下文给出的权利要求的范围。

Claims (16)

1.一种静电放电保护电路，包括：

第一电源节点；

第二电源节点；

具有栅极的第一N沟道场效应晶体管；

具有栅极的第二N沟道场效应晶体管，其中所述第二N沟道场效应晶体管与所述第一N沟道场效应晶体管串联耦合，使得在静电放电事件期间，静电放电电流从所述第一电源节点经过所述第一N沟道场效应晶体管、经过所述第二N沟道场效应晶体管流到所述第二电源节点；以及

静电放电检测电路，在所述静电放电事件期间，所述静电放电检测电路将所述第一和第二N沟道场效应晶体管的所述栅极耦合到所述第一电源节点，其中所述静电放电检测电路包括：

RC电路，其耦合到所述第一电源节点和第三电源节点，使得在所述静电放电事件期间，所述RC电路将电流从所述第一电源节点传导到触发节点并从所述触发节点传导到所述第三电源节点，其中所述RC电路包括：

具有栅极、源极和漏极的P沟道场效应晶体管，其中所述源极耦合到所述触发节点，其中所述漏极耦合到所述第三电源节点，且其中所述栅极耦合到所述第二N沟道场效应晶体管的所述栅极；以及

具有耦合到所述触发节点的输入引线的倒相器，其中所述倒相器具有第一电源电压引线和第二电源电压引线，所述倒相器的所述第一电源电压引线耦合到所述第一电源节点，所述倒相器的所述第二电源电压引线耦合到所述第三电源节点，其中所述第三电源节点未直接连接到所述第二N沟道场效应晶体管的所述栅极。

2.根据权利要求1所述的静电放电保护电路，其中所述静电放电检测电路还包括：

具有栅极、源极和漏极的第二P沟道场效应晶体管，其中所述栅极耦合到所述第三电源节点，且其中所述漏极耦合到所述第二N沟道场效应晶体管的所述栅极。

3.根据权利要求2所述的静电放电保护电路，其中所述静电放电检测电路还包括：

电阻器，其具有耦合到所述第二P沟道场效应晶体管的漏极的第一引线和耦合到所述第二电源节点的第二引线。

4.根据权利要求1所述的静电放电保护电路，其中所述静电放电保护电路是集成电路的一部分，其中耦合所述第一电源节点，以便从所述集成电路的第一端子接收电源电压，且其中耦合所述第二电源节点，以便从所述集成电路的第二端子接收地电势。

5.根据权利要求4所述的静电放电保护电路，其中耦合所述第三电源节点，以便从所述集成电路的第三端子接收第二电源电压。

6.根据权利要求1所述的静电放电保护电路，其中所述静电放电保护电路是集成电路的一部分，且其中所述第三电源节点耦合到所述集成电路的输出驱动器。

7.根据权利要求1所述的静电放电保护电路，其中所述静电放电检测电路还包括：

具有栅极、源极和漏极的第三N沟道场效应晶体管，其中所述第三N沟道场效应晶体管的所述源极耦合到所述第二电源节点，其中所述第三N沟道场效应晶体管的所述漏极耦合到所述第三电源节点，且其中所述第三N沟道场效应晶体管的所述栅极耦合到所述第二N沟道场效应晶体管的所述栅极。

8.根据权利要求1所述的静电放电保护电路，还包括：

具有栅极、源极和漏极的第三N沟道场效应晶体管，其中所述第三N沟道场效应晶体管的所述源极耦合到所述第三电源节点，其中所述第三N沟道场效应晶体管的所述漏极耦合到所述触发节点，且其中所述第三N沟道场效应晶体管的所述栅极耦合到所述倒相器的输出引线。

9.根据权利要求1所述的静电放电保护电路，其中所述第一和第二N沟道场效应晶体管完全被衬底结环包围。

10.根据权利要求1所述的静电放电保护电路，其中所述静电放电事件选自由人体模型事件、电荷装置模型事件和机器模型事件构成的组。

11.一种用于静电放电保护的方法，包括；

(a)在静电放电事件期间，将第一N沟道场效应晶体管的栅极耦合到第一电源节点，而且将第二N沟道场效应晶体管的栅极耦合到所述第一电源节点，从而从所述第一电源节点经过所述第一N沟道场效应晶体管、经过所述第二N沟道场效应晶体管到第二电源节点建立导电路径；以及

(b)在所述静电放电事件之后，控制所述第一和第二N沟道场效应晶体管使其均不导通，从而破坏所述导电路径；

在所述导电路径被破坏时利用RC电路进行控制，其中所述RC电路包括电容，通过电阻对该电容进行充电；以及

改变作为所述第二N沟道场效应晶体管的所述栅极上的电压的函数的所述电阻。

12.根据权利要求11所述的方法，其中如果在二十微秒或更长时间内使所述第一和第二电源节点之间的电压从零伏升高到电源电压，则所述第一和第二N沟道场效应晶体管保持不导通。

13.根据权利要求12所述的方法，还包括：

在第三电源节点上接收电压；以及

在所述静电放电事件期间使用第三N沟道场效应晶体管将所述第三电源节点耦合到所述第二电源节点。

14.根据权利要求12所述的方法，还包括：

利用电平移动倒相器驱动所述第二N沟道场效应晶体管的所述栅极，其中所述电平移动倒相器具有第一输入引线和第二输入引线，其中耦合所述第一输入引线以接收定时信号，且其中所述第二输入引线耦合到第三电源节点，且其中所述电平移动倒相器包括具有第一引线和第二引线的电阻器，所述电阻器的第一引线耦合到所述第二N沟道场效应晶体管的所述栅极，所述第二引线耦合到所述第二电源节点。

15.根据权利要求11所述的方法，其中所述第二N沟道场效应晶体管完全被衬底结环包围，其中所述衬底结环将所述第二N沟道场效应晶体管的主体耦合到地电势。

16.一种集成电路，包括：

第一电源节点；

第二电源节点；

具有栅极的第一N沟道场效应晶体管；

具有栅极的第二N沟道场效应晶体管；

第三电源节点；以及

用于在静电放电事件期间将所述第一和第二N沟道场效应晶体管的所述栅极耦合到所述第一电源节点从而将静电放电电流从所述第一电源节点依次经过所述第一和第二N沟道场效应晶体管传导到所述第二电源节点的装置，

其中所述用于在静电放电事件期间将所述第一和第二N沟道场效应晶体管的所述栅极耦合到所述第一电源节点的装置包括：

用于在如下情况下控制所述第一和第二N沟道场效应晶体管使其不导通的装置：在没有静电放电事件时，在所述第一和第二电源节点之间的电压在超过二十微秒的时间内从零伏升高到电源电压，以及；

用于在如下情况下将所述第二N沟道场效应晶体管的所述栅极耦合到所述第一电源节点的装置：1)所述第三电源节点上的电压等于所述第二电源节点上的电压且2)所述装置的RC电路已经超时之后，

其中所述RC电路包括通过电阻进行充电的电容，并且

其中所述用于在静电放电事件期间将所述第一和第二N沟道场效应晶体管的所述栅极耦合到所述第一电源节点的装置包括用于改变作为所述第二N沟道场效应晶体管的所述栅极上的电压的函数的所述电阻的装置。

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