CN101404293A - 半导体器件 - Google Patents

Abstract

提供一种具有高介电强度和允许其导通电阻充分小的半导体器件。这种半导体器件包括第一导电类型半导体层、和在形成于该半导体层的主表面上的绝缘膜的给定区域上设置的栅电极。该半导体层包括：靠近该主表面形成的第一导电类型体区；靠近该主表面侧形成的第二导电类型漏区；以及在不位于该体区正下方且至少位于该漏区正下方的位置处形成并连接到该漏区的第二导电类型掩埋区。

Description

半导体器件

技术领域

本发明涉及一种半导体器件，更具体地涉及一种包括MOS晶体管的半导体器件。

背景技术

通常，已知一种在几十伏的较低电压下使用的包括LDMOS(横向扩散MOS)FET(在下文中称为LDMOS)的半导体器件。

图6是展示包括常规LDMOS的半导体器件结构的截面图。如图6所示，包括常规LDMOS的半导体器件101是N沟道型MOS晶体管，且包括P型半导体衬底102、形成在P型半导体衬底102的主表面上的栅氧化膜103、以及形成在栅氧化膜103的给定区域上的栅电极104。P型半导体衬底102配备有形成为漂移区以便覆盖栅电极104下表面的N^-型阱区111、和形成在N^-型阱区111的主表面侧附近的P^-型体区112。栅电极104被设置为跨在N^-型阱区111和P^-型体区112上。在靠近P^-型体区112的主表面侧且靠近栅电极104一侧(沿箭头A方向)的区中，从栅电极104侧起按以下顺序形成以下区域：N⁺型源区113(靠近栅电极104)和P⁺型背栅极区114。形成该P⁺型背栅极区114以便控制背栅极电势。在靠近N^-型阱区111的主表面侧且靠近栅电极104另一侧(沿箭头B方向)的区域中，形成其深度小于P^-型体区112的深度的N⁺型漏区115。

要求上述包括LDMOS的半导体器件101具有高介电强度和低导通电阻。

半导体器件101的介电强度受到N^-型阱区111和P^-型体区112的浓度以及P^-型体区112与N⁺型漏区115之间的距离L101的显著影响。明确地，N^-型阱区111和P^-型体区112的浓度越低，介电强度越高。而且P^-型体区112与N⁺型漏区115之间的距离L101越长，介电强度越高。

半导体101的导通电阻受到栅部分120(栅电极104下方N⁺型源区113与漂移区(N^-型阱区111)之间的区域)的电阻以及漂移部分121(栅电极104下方P^-型体区112和N⁺型漏区115之间的区域)的电阻的显著影响。因为栅长度L102取决于加工时生产设备的加工精度，所以即使试图缩短栅长度L102以使栅部分120电阻变小，也难以使栅长度L102小于加工精度。所以，栅部分120的电阻减小有限。为使漂移部分121的电阻变小，例如有可能试图缩短漂移部分121的长度L101或提高N^-型阱区111的浓度。然而，如果缩短漂移区121的长度L101或提高N^-型阱区111的浓度，其缺点在于降低了介电强度。

例如，JP-A-2006-202810提出了一种既不缩短漂移部分121的长度L101也不提高N^-型阱区111的浓度而能降低漂移部分121的电阻的结构。

图7是展示在JP-A-2006-202810中披露的包括LDMOS的半导体器件结构的截面图。图8是展示沿着图7中的200-200线所取的截面区域的杂质浓度分布的图。图9是展示图7中所示的在JP-A-2006-202810中披露的包括LDMOS的半导体器件的电流(电流)路径的截面图。如图7所示，JP-A-2006-202810中披露的包括LDMOS的半导体器件201是N沟道型MOS晶体管，且包括P型半导体衬底202、形成在P型半导体衬底202的主表面上的栅氧化膜203、以及形成在栅氧化膜203的给定区域上的栅电极204。P型半导体衬底202配备有形成为漂移区以便覆盖栅电极204下表面的N^-型阱区211、和形成在N^-型阱区211的主表面侧附近的P^-型体区212。栅电极204被设置为跨在N^-型阱区211和P^-型体区212上。在靠近P^-型体区212的主表面侧且靠近栅电极204一侧(沿箭头A方向)的区中，从栅电极204侧起按以下顺序形成以下区域：N⁺型源区213(靠近栅电极204)和P⁺型背栅极区214。形成该P⁺型背栅极区214以便控制背栅极电势。在靠近N^-型阱区211的主表面侧且靠近栅电极204另一侧(沿箭头B方向)的区域中，形成N⁺型漏区215。

在JP-A-2006-202810中披露的包括LDMOS的半导体器件201中，将N⁺型漏区215形成为其深度与N^-型阱区211的深度基本相同。根据该结构，因为有可能使P^-型体区212和N⁺型漏区215之间的电流通路相比于常规的半导体器件101更大，所以可减小漂移部分的电阻。因而，在JP-A-2006-202810中披露的半导体器件201中，与常规半导体器件101相比，可在某种程度上减小其导通电阻。

然而，在JP-A-2006-202810中披露的半导体器件201中，因为N⁺型漏区215是通过离子注入方法将杂质引入到P型半导体衬底202中而形成，N⁺型漏区215的表面侧的杂质浓度如图8所示变高。利用其中N⁺型漏区215形成为其深度与N^-型阱区211的深度基本相同的结构，通过仿真分析电流通路。

如图9所示，在其中N⁺型漏区215形成为其深度与N^-型阱区211的深度基本相同的结构中，电流通路220(斜线部分)被证实形成为在P^-型体区212和N⁺型漏区215之间扩散成弧形形状。换言之，其中N⁺型漏区215的杂质浓度高的区域(表面侧部分)被证实担当电流通路，而其中杂质浓度低的区域被证实不作为电流通路。如上所述，在JP-A-2006-202810中披露的半导体器件201存在一个问题，即难以使导通电阻充分小。

发明内容

本发明用来解决该常规问题，且本发明的目的是提供一种具有高介电强度和允许使它的导通电阻充分小的半导体器件。

为实现该目的，根据本发明一个方面的一种半导体器件包括：第一导电类型半导体层；和在形成于该半导体层的主表面上的绝缘膜的给定区域上设置的栅电极，该半导体层包括：形成为覆盖栅电极下侧的第二导电类型漂移区；靠近漂移区的主表面侧形成的第一导电类型体区；靠近体区的主表面侧且靠近栅电极的一侧形成的第二导电类型源区；靠近漂移区的主表面侧且靠近栅电极的另一侧形成的第二导电类型漏区；在不位于体区正下方且至少位于漏区正下方的位置处形成并连接到漏区的第二导电类型掩埋区，该半导体层包括：第一导电类型半导体衬底；和形成在半导体衬底上的第一导电类型外延层，其中掩埋区从半导体衬底的上部形成到外延层的下部。

如上所述，在根据该方面的半导体器件中，至少在漏区正下方的位置处形成并连接到漏区的第二导电类型掩埋区设置在该半导体层中，从而不仅使体区与漏区之间的区域而且使体区与掩埋区之间的区域担当电流通路。从而，因为可以使该电流通路充分大，所以可以使该电流通路的电阻(电阻)充分小。因此，有可能充分减小该半导体器件的导通电阻。此外，掩埋区形成在不位于体区正下方的位置，从而有可能防止体区与掩埋区之间的距离变短。因此，能防止该半导体器件的介电强度变低。

如上所述，在根据一个方面的半导体器件中，掩埋区被形成为从半导体衬底的上部到外延层的下部，从而能在离该半导体层(外延层)的主表面充分远的位置(深位置)容易地形成具有高杂质浓度的掩埋区。从而，因为可以使该电流通路在深度方向充分大，所以可以容易地使该电流通路的电阻充分小。因此，有可能充分减小该半导体器件的导通电阻。

在根据一个方面的半导体器件中，优选将掩埋区靠近体区侧的端部形成为比漏区靠近体区侧的端部更靠近体区侧。根据该结构，只要该掩埋区不位于体区正下方，就可将该掩埋区形成为尽可能靠近体区。因此，有可能更充分地减小该半导体器件的导通电阻。

在根据一个方面的半导体器件中，优选的是，漏区和掩埋区沿深度方向的第二导类电型杂质浓度分布至少具有两个杂质浓度峰，即，一个峰在漏区中而另一个峰在掩埋区中。根据该结构，能在离该半导体层(外延层)的主表面充分远的位置(深位置)容易地形成具有高杂质浓度的掩埋区。从而，因为可以使该电流通路在深度方向充分大，所以可以容易地使该电流通路的电阻更加充分小。

在根据一个方面的半导体器件中，优选的是，从体区到掩埋区的距离与从体区到漏区的距离基本相同。根据该结构，有可能防止掩埋区和漏区的任一个设置得比掩埋区和漏区的另一个更接近体区。因此，有可能防止该半导体器件的介电强度被掩埋区和漏区的任一个降低。

在根据一个方面的半导体器件中，优选的是，将漏区形成为其深度与体区的深度基本相同或比体区深。根据该结构，因为能在远离该半导体层的主表面的位置(深位置)容易地形成漏区和掩埋区，所以能容易地使在漏区和掩埋区之间形成的电流通路大。

在根据一个方面的该半导体器件中，优选的是，第一导电类型为P型而第二导电类型为N型。根据该结构，因为漏区和掩埋区中的多数载流子是电子，与其中多数载流子为空穴(正空穴)的半导体器件的导通电阻相比有可能容易地降低该半导体器件的导通电阻。

在其中第一导电类型为P型而第二导电类型为N型的半导体器件中，优选的是，用来形成漏区的N型杂质为磷。根据该结构，因为磷具有比例如锑和砷更高的扩散速度，与其中使用锑或砷来形成漏区的情况相比，能在更少热处理的情况下形成所需深度的漏区。因此，能提高生产该半导体器件的生产率。

在其中第一导电类型为P型而第二导电类型为N型的半导体器件中，优选的是，用来形成掩埋区的N型杂质为锑或砷。根据该结构，因为锑或砷具有比例如磷更低的扩散速度，有可能防止杂质通过在掩埋区形成之后的热处理而过度扩散，使得与其中使用磷来形成掩埋区的半导体器件相比掩埋区不会变得太大。因此，能容易地将掩埋区形成为所需大小。

在根据一个方面的半导体器件中，优选的是，外延层的厚度比从外延层的主表面沿深度方向扩散来形成漏区的杂质的扩散距离和向着漏区侧扩散来形成掩埋区的杂质的扩散距离之和小。根据该结构，因为漏区和掩埋区能容易地相互连接，所以不仅容易地使体区与漏区之间的区域而且容易地使体区与掩埋区之间的区域担当电流通路。

在根据一个方面的该半导体器件中，优选的是，漏区和掩埋区之间的连接部分具有大于或等于1×10¹⁸原子/cm³且小于或等于漏区杂质浓度最大值以及掩埋区杂质浓度最大值的杂质浓度。在这样的漏区和掩埋区之间的连接部分具有大于或等于1×10¹⁸原子/cm³杂质浓度的结构中，因为漏区和掩埋区之间的连接部分的电阻能充分小，所以载流子能在漏区和掩埋区之间顺利地运动。因此，不仅容易地使体区与漏区之间的区域而且容易地使体区与掩埋区之间的区域担当电流通路。从而，能使该半导体器件的导通电阻充分小。此外，将漏区和掩埋区之间的连接部分构造为具有小于或等于漏区杂质浓度最大值以及掩埋区杂质浓度最大值的杂质浓度，从而沿漏区和掩埋区深度方向的第二导电类型的杂质浓度分布具有至少两个杂质浓度峰，即，一个在漏区中而另一个在掩埋区中。根据该结构，能在离该半导体层(外延层)的主表面充分远的位置(深位置)容易地形成具有高杂质浓度的掩埋区。从而，因为可以使该电流通路在深度方向充分大，所以可以容易地使该电流通路的电阻更加充分小。

在其中漏区和掩埋区之间的连接部分具有大于或等于1×10¹⁸原子/cm³的杂质浓度的半导体器件中，优选的是，掩埋区的杂质浓度最大值在1×10¹⁹原子/cm³至1×10²⁰原子/cm³的范围内。当掩埋区的杂质浓度最大值为1×10¹⁹原子/cm³或更高时，容易将漏区与掩埋区之间的连接部分构造为具有1×10¹⁸原子/cm³或更高的杂质浓度。此外，当掩埋区的杂质浓度最大值为1×10²⁰原子/cm³或更低时，有可能防止掩埋区的杂质通过热处理而过度扩散，使得掩埋区不会变得太大。因此，能容易地将掩埋区形成为所需大小。

在根据一个方面的该半导体器件中，优选的是，半导体衬底和外延层具有基本相同的杂质浓度。根据该结构，能够防止当对体区施加电压时形成在体区周围的耗尽层在半导体衬底和外延层中具有相互不同的厚度(宽度)。因此，容易使掩埋区和体区之间的介电强度以及漏区和体区之间的介电强度具有相同大小。

在根据一个方面的该半导体器件中，优选的是，外延层具有大于或等于3μm且小于或等于7μm的厚度。当将外延层构造为具有3μm或更大的厚度时，因为能够防止掩埋区形成在体区附近，所以有可能抑制该半导体器件介电强度的减小。当将外延层构造为具有7μm或更小的厚度时，因为没有必要将漏区形成很深以将漏区连接到掩埋区，所以能够防止漏区与掩埋区之间的连接部分的杂质浓度变得太低。因此，能够防止掩埋区与漏区之间的电阻变大。

在根据一个方面的半导体器件中，还提供集电极补偿区和集电极掩埋区以形成双极晶体管。漏区与双极晶体管的集电极补偿区同时形成，而掩埋区与双极晶体管的集电极掩埋区同时形成。与其中漏区和掩埋区的制造过程不同于双极晶体管的集电极补偿区和集电极掩埋区的制造过程的情况相比，这种情况能够提高制造漏区和掩埋区的生产率。

附图说明

图1是示出根据本发明一个实施例的包括LDMOS的半导体器件结构的截面图。

图2是示出在根据图1中所示实施例的包括LDMOS的半导体器件的N^-型阱区中形成的耗尽层的截面图。

图3是示出沿着图1中的100-100线所取的截面区域的杂质浓度分布的图。

图4是示出根据图1中所示实施例的包括LDMOS的半导体器件中的电流通路的截面图。

图5是示出根据本发明的改良半导体器件的杂质浓度分布的图。

图6是示出包括常规LDMOS的半导体器件结构的截面图。

图7是示出在JP-A-2006-202810中披露的包括LDMOS的半导体器件结构的截面图。

图8是示出沿着图7中的200-200线所取的截面区域的杂质浓度分布的图。

图9是示出在图7中示出的JP-A-2006-202810中说明的包括LDMOS的半导体器件中的电流通路的截面图。

具体实施方式

在下文中，参考附图解释本发明的实施例。

首先，参考图1至图4解释根据本发明一个实施例的包括LDMOS的半导体器件1的结构。

如图1所示，根据本发明一个实施例的半导体器件1包括P型半导体衬底2、形成在P型半导体衬底2的主表面上的P型外延层3、形成在P型外延层3的主表面上的栅氧化膜4、以及形成在栅氧化膜4的给定区域上的栅电极5。半导体层6包括P型半导体衬底2和P型外延层3。P型半导体衬底2是根据本发明的“半导体衬底”的一个实例，而P型外延层3是根据本发明的“外延层”的一个实例。栅氧化膜4是根据本发明的“绝缘膜”的一个实例。P型(P⁺型、P^-型)是根据本发明的“第一导电类型”的实例。

这里，在本实施例中，半导体器件1包括其中形成了LDMOS 10——即N沟道型MOS晶体管——的LDMOS形成区1a、和其中形成了双极晶体管20的双极晶体管形成区1b。

P型半导体衬底2具有<100>晶轴和约20Ωcm的电阻率。P型外延层3具有约20Ωcm的电阻率。P型外延层3被形成为厚度约5μm至约7μm。具体地，P型外延层3形成为厚度比从P型外延层3(半导体层6)的主表面沿向下方向(深度方向)扩散来形成稍后说明的N⁺型漏区15的杂质的扩散距离和沿向上方向(向着N⁺型漏区15侧)扩散来形成掩埋区16的杂质的扩散距离之和小。P型半导体衬底2和P型外延层3具有基本相同的杂质浓度。

栅氧化膜4由具有约30nm厚度的二氧化硅膜形成。栅电极5由多晶硅形成并以栅电极5跨在稍后说明的N^-型阱区11和P^-型体区12上的方式仅仅设置在LDMOS形成区1a中。

在LDMOS形成区1a中，在半导体层6中，以N^-型阱区11覆盖栅电极5下方的区域的方式，将漂移区即N^-型阱区11形成为从P型外延层3的表面到P型半导体衬底2的一半深度。在该N^-型阱区11中，引入磷(P)作为N型杂质。N^-型阱区11是根据本发明的“漂移区”的实例。N型(N^-型、N⁺型)是“第二导电类型”的实例。

在N^-型阱区11中，设置有靠近主表面侧形成且具有约1.5μm至2.0μm深度的P^-型体区12。在该P^-型体区12中，引入硼(B)作为P型杂质。P^-型体区12是根据本发明的“体区”的实例。

如图2所示，在N^-型阱区11和P^-型体区12之间的边界区中，形成耗尽层30。该耗尽层30以这样的方式形成：当将电压施加到稍后说明的N⁺型漏区15上时，该耗尽层30从N^-型阱区11和P^-型体区12之间的边界表面10a起扩展基本恒定的距离W。

如图1所示，在靠近P^-型体区12侧的主表面侧且靠近栅电极5一侧(沿箭头A方向)的区域中，从栅电极5侧起按以下顺序形成以下区域：N⁺型源区13和P⁺型背栅极区14。P^-型体区12通过P⁺型背栅极区14和未示出的引线与N⁺型源区13短接。因此，有可能防止寄生NPN晶体管起作用。N⁺型源区13是根据本发明的“源区”的实例。

此外，存在于栅电极5下方且在N⁺型源区13与N^-型阱区11之间的P型体区12的表面部分12a作为沟道。

N⁺型源区13具有约0.2μm的深度。在N⁺型源区13中，引入磷(P)作为N型杂质，且具有约1×10²⁰原子/cm³的杂质浓度。

在靠近N^-型阱区11的主表面侧且靠近栅电极5另一侧(沿箭头B方向)的区域中，形成N⁺型漏区15。N⁺型漏区15是根据本发明的“漏区”的实例。

在本实施例中，在N⁺型漏区15中，引入磷(P)作为N型杂质。如图3所示，N⁺型漏区15除表面部分15a之外具有约2×10¹⁹原子/cm³的杂质浓度。表面部分15a具有约2×10²⁰原子/cm³作为峰值(最大值)的高杂质浓度。

此外，在本实施例中，如图1所示，N⁺型漏区15被形成为其深度与P^-型体区12的深度基本相同，或其深度比N^-型阱区11的深度稍深。

在本实施例中，在不位于P^-型体区12正下方(靠近P^-型体区12的另一侧(箭头B方向)的位置)且位于N⁺型漏区15正下方的位置，形成N⁺型掩埋区16以便连接到N⁺型漏区15。该N⁺型掩埋区16被设置为从P型半导体衬底2的上部到P型外延层3的下部。N⁺型掩埋区16是根据本发明的“掩埋区”的实例。

在本实施例中，在N⁺型掩埋区16中，引入锑(Sb)作为N型杂质。如图3所示，N⁺型掩埋区16的杂质浓度最大(峰)值为约2×10¹⁹原子/cm³。

如上所述，N⁺型掩埋区16除表面部分15a之外具有与N⁺型漏区15基本相同的杂质浓度。这里，N⁺型漏区15和N⁺型掩埋区16的介电强度取决于N⁺型漏区15和N⁺型掩埋区16的杂质浓度，还取决于P型半导体衬底2和P型外延层3的杂质浓度。因此，如上所述，使P型半导体衬底2的杂质浓度基本等于P型外延层3的杂质浓度，且使N⁺型漏区15的杂质浓度基本等于N⁺型掩埋区16的杂质浓度，从而能够防止N⁺型漏区15和N⁺型掩埋区16的介电强度被N⁺型漏区15和N⁺型掩埋区16其中之一或P型半导体衬底2和P型外延层3其中之一所限制。N⁺型漏区15和N⁺型掩埋区16的介电强度通常被设置为大于N⁺型漏区15与P^-型体区12之间的介电强度，且大于N⁺型掩埋区16与P^-型体区12之间的介电强度。然而，在本实施例中，为了减小半导体1(LDMOS10)的导通电阻，由于N⁺型漏区15和N⁺型掩埋区16的杂质浓度被设置为高，N⁺型漏区15和N⁺型掩埋区16的介电强度趋向于变小。因此，上述结构是有效的。

在本实施例中，N⁺型漏区15和N⁺型掩埋区16之间的连接部分具有约2×10¹⁸原子/cm³的杂质浓度。

在本实施例中，沿N⁺型漏区15和N⁺型掩埋区16的深度方向的N型杂质浓度分布具有两个杂质浓度峰，即N⁺型漏区15中的杂质浓度峰和N⁺型掩埋区16中的杂质浓度峰。

如图1所示，在本实施例中，N⁺型掩埋区16还形成在除位于N⁺型漏区15正下方的位置的另一位置。具体地，N⁺型掩埋区16靠近P^-型体区12侧(箭头A方向侧)的端部被设置为比位于N⁺型漏区15靠近p^-型体区12(箭头A方向侧)的端部的正下方的位置更靠近P^-型体区12侧(箭头A方向侧)。换言之，当从平面看时，N⁺型掩埋区16被形成为比N⁺型漏区15更靠近P^-型体区12侧。此外，N⁺型漏区15与P^-型体区12之间的距离L1和N⁺型掩埋区16与P^-型体区12之间的距离L2被形成为彼此基本相等。

在根据上述的本实施例的LDMOS 10的结构中，如图4所示，根据对通过仿真得出的电流通路的分析的结果，电流通路31(斜线部分)形成为从N⁺型漏区15的上部扩展到N⁺型掩埋区16的下部。这是因为以下原因，即N⁺型漏区15和N⁺型掩埋区16之间的连接部分被形成为具有2×10¹⁸原子/cm³或更高的杂质浓度，从而有可能使N⁺型漏区15和N⁺型掩埋区16之间的连接部分的电阻充分小，还有可能使N⁺型掩埋区16和P^-型体区12之间的区域起电流通路31的作用。

另一方面，在双极晶体管形成区1b中，如图1所示，未在栅氧化膜4上形成栅电极5。

此外，在双极晶体管形成区1b中，将以下区设置在半导体层6中，即：N^-型阱区21、P^-型体区22、N⁺型发射极区23、P⁺型基极区24、和N⁺型集电极补偿区25(N⁺型集电极区27)，其中这些区与LDMOS形成区1a中的N^-型阱区11、P^-型体区12、N⁺型源区13、P⁺型背栅极区14、和N⁺型漏区15(表面部分15a)相应地分别在相同的时间形成为相同的结构。N⁺型集电极补偿区25是根据本发明的“集电极补偿区”的实例。

N⁺型掩埋区26被形成为从位于P^-型体区22正下方的位置到位于N⁺型集电极补偿区25正下方的位置，使得N⁺型集电极掩埋区26连接到N⁺型集电极补偿区25。该N⁺型集电极掩埋区26的其他结构与N⁺型掩埋区16相同，而且N⁺型集电极掩埋区26与N⁺型掩埋区16同时形成。N⁺型集电极补偿区25和N⁺型集电极掩埋区26被设置在双极晶体管20中，因此由于能够使集电极电阻小，所以能够降低饱和电压而且能够将双极晶体管20形成为高速器件。N⁺型集电极掩埋区26是根据本发明的“集电极掩埋区”的实例。

然后，参考图1解释了根据本发明实施例的半导体器件1的制造过程。

首先，如图1所示，通过离子注入方法或通过涂层扩散方法将锑(Sb)作为N型杂质引入到具有晶轴<100>和约20Ωcm电阻率的P型半导体衬底2的主表面的给定区域中。接着在约1200℃的温度下进行热处理并持续约60分钟以驱入锑(Sb)作为N型杂质，从而形成N⁺型掩埋区16和N⁺型集电极掩埋区26。

然后，在去除P型半导体衬底2表面上的氧化膜之后，在P型半导体衬底2的主表面上形成厚度为约5μm到约7μm的电阻率约20Ωcm的P型外延层3。通过离子注入方法以4×10¹²原子/cm²的比率将P型杂质注入(离子注入)，使得P型半导体衬底2和P型外延层3的杂质浓度基本相等。

然后，在将磷(P)作为N型杂质以约1×10¹³原子/cm²的比率从P型外延层3的主表面离子注入之后，在约1200℃的温度下执行热处理(驱入)约400分钟，从而从P型外延层3的表面到P型半导体衬底2的一半深度处形成N^-型阱区11、21。此时，通过从P型半导体衬底2的上部到P型外延层3的下部的热扩散形成N⁺型掩埋区16和N⁺型集电极掩埋区26。另外，此时N⁺型掩埋区16和N⁺型集电极掩埋区26的杂质浓度最大值变为约2×10¹⁹原子/cm³。

以约1×10¹³原子/cm²的比率将硼(B)作为P型杂质离子注入到N^-型阱区11、21的给定区域中，从而形成具有约1.5μm到约2.0μm深度的P^-型体区12、22。

此时，在本实施例中，P^-型体区12形成在不位于N⁺型掩埋区16正上方的位置(沿箭头A方向远离N⁺型掩埋区16的位置)。

接着，在P型外延层3(半导体层6)的主表面上形成厚度约为30nm的由二氧化硅膜形成的栅氧化膜4。并在栅氧化膜4上形成多晶硅以及使该多晶硅形成图形，从而形成栅电极5。此时，栅电极5形成为跨在N^-型阱区11和P^-型体区12上。在LDMOS 10工作期间，存在于栅电极5下方且在N⁺型源区13与N^-型阱区11之间的P^-型体区12的表面部分12a作为沟道。

然后，为了和栅电极5自匹配，将磷(P)作为N型杂质以约6×10¹⁵原子/cm²的比率离子注入到与P^-型体区12关于栅电极5相对(箭头B方向)的N^-型阱区11中。同时，还将磷(P)作为N型杂质以约6×10¹⁵原子/cm²的比率沿箭头B方向离子注入到N^-型阱区21的一个区域中。在约1000℃的温度下进行退火约60分钟以形成N⁺型漏区15和N⁺型集电极补偿区25。

此时，在本实施例中，将N⁺型漏区15和N⁺型集电极补偿区25形成为与P^-型体区12、22基本相同的深度(约1.5μm到约2.0μm)或比P^-型体区12、22稍深的深度。N⁺型漏区15中的杂质沿向下方向(深度方向)扩散而N⁺型掩埋区16中的杂质沿向上方向(朝向N⁺型漏区15侧)扩散，因此N⁺型漏区15和N⁺型掩埋区16相互连接。此外，N⁺型漏区15与N⁺型掩埋区16之间的连接部分和N⁺型集电极补偿区25与N⁺型集电极掩埋区26之间的连接部分具有约2×10¹⁸原子/cm³的杂质浓度。

另外，此时，N⁺型掩埋区16还形成在除位于N⁺型漏区15正下方的位置外的另一位置。具体地，N⁺型掩埋区16以这样的方式形成：N⁺型掩埋区16靠近P^-型体区12侧(箭头A方向侧)的端部比位于N⁺型漏区15靠近P^-型体区12侧(箭头A方向侧)的端部正下方的位置更靠近P^-型体区12侧(箭头A方向侧)。

而且，为与栅电极5自匹配，将磷作为N型杂质以约4×10¹⁵原子/cm²的比率离子注入到P^-型体区12和N⁺型漏区15中。同时，还将磷(P)作为N型杂质以约4×10¹⁵原子/cm²的比率离子注入到P型体区22和N⁺型集电极补偿区25中。这样，在存在于靠近P^-型体区12的主表面侧且靠近栅电极5的一侧(箭头A方向)的区域中形成具有约0.2μm深度的N⁺型源区13，且N⁺型漏区15的表面15a具有峰值(最大值)约为2×10²⁰原子/cm³的杂质浓度。此外，在靠近P型体区22的主表面侧形成深度约为0.2μm的N⁺型发射极区23，并且在N⁺型集电极补偿区25的表面部分中形成杂质浓度的峰值(最大值)为约2×10²⁰原子/cm³的N⁺型集电极区27。

如上所述，对N⁺型漏区15和N⁺型集电极补偿区25进行离子注入以提高N⁺型漏区15和N⁺型集电极补偿区25的表面部分的杂质浓度，从而有可能防止N⁺型漏区15和N⁺型集电极补偿区25的接触电阻变大。具体地，当形成N⁺型漏区15和N⁺型集电极补偿区25时，离子注入进行到半导体层6的一个深位置以将N⁺型漏区15和N⁺型集电极补偿区25分别与N⁺型掩埋区16和N⁺型集电极掩埋区26连接，这会使得N⁺型漏区15和N⁺型集电极补偿区25的表面部分的杂质浓度变低。在该情况下，还有可能通过对N⁺型漏区15和N⁺型集电极补偿区25进行离子注入来提高N⁺型漏区15和N⁺型集电极补偿区25的表面部分的杂质浓度。这样，有可能防止N⁺型漏区15和N⁺型集电极补偿区25的接触电阻变大。

然后，在靠近P^-型体区12和22一侧(箭头A方向)的位置分别形成P⁺型背栅极区14和P⁺型基极区24。

如上所述，制造了该半导体器件1。

如上所述，在本实施例中，在半导体层6中，设置了至少形成在N⁺型漏区15正下方位置并连接到N⁺型漏区15的N⁺型掩埋区16，因此不仅容易地使P^-型体区12与N⁺型漏区15之间的区域而且容易地使P^-型体区12与N⁺型掩埋区16之间的区域担当电流通路31。因此，由于能够使电流通路31形成得充分大，所以能够使电流通路31的电阻充分小。从而，能使该半导体器件1的导通电阻充分小。此外，N⁺型掩埋区16形成在不位于P^-型体区12正下方的位置中，因此有可能防止P^-型体区12与N⁺型掩埋区16之间的距离L2变短。因此，能够防止该半导体器件1的介电强度变低。

在本实施例中，N⁺型掩埋区16形成为从P型半导体衬底2的上部到P型外延层3的下部，因此能够容易地在远离半导体层6(P型外延层3)的主表面的位置(深位置)处形成具有高杂质浓度的N⁺型掩埋区16。这样，能容易地在深度方向将电流路径31形成得大。因此，由于能容易地使电流路径31的电阻充分小，所以能容易地使半导体器件1的导通电阻充分小。

在本实施例中，N⁺型掩埋区16靠近P^-型体区12侧(箭头A方向侧)的端部被设置成比在N⁺型漏区15靠近P^-型体区12侧(箭头A方向侧)的端部的正下方的位置更接近P^-型体区12侧(箭头A方向侧)，从而能够将N⁺型掩埋区16形成为尽可能接近P^-型体区12，只要它不位于P^-型体区12正下方。因此，有可能更充分地减小该半导体器件1的导通电阻。

在本实施例中，沿N⁺型漏区15和N⁺型掩埋区16的深度方向的N型杂质浓度分布具有两个杂质浓度峰，即N⁺型漏区15的表面部分15a中的杂质浓度峰和N⁺型掩埋区16中的杂质浓度峰。这样，能够在充分远离半导体层6(P型外延层3)的主表面的位置(深位置)形成具有高杂质浓度的N⁺型掩埋区16。从而，因为能够容易地将该电流路径31在深度方向形成得大，所以可以容易地使该电流路径31的电阻更充分地小。

在本实施例中，使从P^-型体区12到N⁺型掩埋区16的距离L2与从P^-型体区12到N⁺型漏区15的距离L1基本相等。所以，有可能防止N⁺型掩埋区16或N⁺型漏区15其中的任一个比N⁺型掩埋区16或N⁺型漏区15中的另一个设置得更接近P^-型体区12。因此，有可能防止该半导体器件1的介电强度被N⁺型掩埋区16和N⁺漏区15其中的任一个降低(限制)。

此外，在本实施例中，N⁺型漏区15形成为其深度基本与P^-型体区12的深度相同，或形成为其深度比P^-型体区12的深度更深，因此能够容易地在远离半导体层6(外延层3)的主表面的位置(深位置)上形成N⁺型漏区15和N⁺型掩埋区16。这样，能够容易地使形成在N⁺型漏区15和P^-型体区12之间的电流路径31、和形成在N⁺型掩埋区16和P^-型体区12之间的电流路径31大。

在本实施例中，按照N⁺型漏区15和N⁺型掩埋区16中的多数载流子是电子的方式进行构造，因此相比于其中多数载流子是空穴(正空穴)的情况有可能容易地减小半导体器件1的导通电阻。

在本实施例中，使用磷(P)作为杂质形成N⁺型漏区15。因为磷(P)具有比例如锑(Sb)和砷(As)高的扩散速度，与其中使用锑(Sb)或砷(As)来形成N⁺型漏区15的情况相比，能在更少热处理的情况下形成所需深度的N⁺型漏区15。因此，能提高生产半导体器件1的生产率。

在本实施例中，使用锑(Sb)作为杂质形成N⁺型掩埋区16。因为锑(Sb)具有比例如磷(P)低的扩散速度，有可能防止杂质通过在N⁺型掩埋区16形成之后的热处理而过度扩散，使得与其中使用磷(P)来形成N⁺型掩埋区16的情况相比N⁺型掩埋区16不会变得太大。因此，能容易地将N⁺型掩埋区16形成为所需大小。因此，由于能防止N⁺型掩埋区16形成为扩展到靠近P^-型体区12的点，所以有可能防止半导体器件1的介电强度变低。

在本实施例中，P型外延层3的厚度比从P型外延层3的主表面沿向下方向(深度方向)扩散来形成N⁺型漏区15的杂质的扩散距离和沿向上方向(向着N⁺型漏区15侧)扩散来形成N⁺型掩埋区16的杂质的扩散距离之和小。在这种情况下，由于N⁺型漏区15中的杂质沿向下方向(深度方向)扩散，且由于N⁺型掩埋区16中的杂质沿向上方向(朝向N⁺型漏区15侧)扩散，因此有可能容易地将N⁺型漏区15和N⁺型掩埋区16相互连接。因此，不仅能够容易地使P^-型体区12与N⁺型漏区15之间的区域而且能够容易地使P^-型体区12与N⁺型掩埋区16之间的区域担当电流路径31。

在本实施例中，N⁺型漏区15和N⁺型掩埋区16之间的连接部分被构造为具有约2×10¹⁸原子/cm³(大于1×10¹⁸原子/cm³)的杂质浓度。在该情况下，由于N⁺型漏区15与N⁺型掩埋区16之间的连接部分的电阻能够充分小，所以载流子能够在N⁺型漏区15和N⁺型掩埋区16之间顺利地移动。因此，不仅能够容易地使P^-型体区12与N⁺型漏区15之间的区域而且能够容易地使P^-型体区12与N⁺型掩埋区16之间的区域担当电流路径31。从而，能使该半导体器件1的导通电阻充分小。

在本实施例中，N⁺型漏区15与N⁺型掩埋区16之间的连接部分被构造为具有等于或低于N⁺型漏区15的最大杂质浓度(约2×10²⁰原子/cm³)和N⁺型掩埋区16的最大杂质浓度(约2×10¹⁹原子/cm³)的杂质浓度。这样，能够容易地以这样的方式构造：沿N⁺型漏区15和N⁺型掩埋区16的深度方向的N型杂质浓度分布具有两个杂质浓度峰，即N⁺型漏区15中的一个杂质浓度峰和N⁺型掩埋区16中的另一个杂质浓度峰。

在本实施例中，N⁺型掩埋区16的杂质浓度最大值是约2×10¹⁹原子/cm³(高于1×10¹⁹原子/cm³)，因此能容易地使N⁺型漏区15和N⁺型掩埋区16之间的连接部分的电阻充分小。

在本实施例中，N⁺型掩埋区16的杂质浓度最大值约为2×10¹⁹原子/cm³(低于1×10²⁰原子/cm³)，因此有可能防止N⁺型掩埋区16中的杂质通过热处理而过度扩散，使得N⁺型掩埋区16不会变得太大。因此，能容易地将N⁺型掩埋区16形成为所需大小。因此，由于能防止N⁺型掩埋区16形成为扩展到靠近P^-型体区12的位置，所以有可能防止半导体器件1的介电强度变低。

在本实施例中，将P型半导体衬底2和P型外延层3构造为具有基本相同的杂质浓度，因此当施加电压到P^-型体区12时形成在P^-型体区12周围的耗尽层30能够如此形成：向P型半导体衬底2和P型外延层3中扩展基本恒定的距离W。根据该结构，使从P^-型体区12到N⁺型掩埋区16的距离L2与从P^-型体区12到N⁺型漏区15的距离L1基本相等，从而能容易地使N⁺型掩埋区16与P^-型体区12之间的介电强度和N⁺型漏区15与P^-型体区12之间的介电强度大小相同。换言之，有可能防止半导体器件1(LDMOS 10)的介电强度被以下介电强度中的任一个限制，即，N⁺型掩埋区16和P^-型体区12之间的介电强度或N⁺型漏区15和P^-型体区12之间的介电强度。

在本实施例中，将P型外延层3形成为约5μm到约7μm(3μm或更厚)的厚度，从而因为能防止N⁺型掩埋区16形成为扩展到靠近P^-型体区12的位置，所以有可能防止半导体器件1的介电强度变低。

在本实施例中，将P^-型外延层3形成为约5μm到约7μm(7μm或更薄)的厚度，从而因为没有必要将N⁺型漏区15形成得如此深来将N⁺型漏区15连接到N⁺型掩埋区16，所以能防止N⁺型漏区15和N⁺型掩埋区16之间的连接部分的杂质浓度变得太低。因此，能够防止N⁺型掩埋区16与N⁺型漏区15之间的电阻变大。

在本实施例中，N⁺型漏区15与双极晶体管20的N⁺型集电极补偿区25同时形成，且N⁺型掩埋区16与双极晶体管20的N⁺型集电极掩埋区26同时形成。因此，相比于其中以不同于制造双极晶体管20的N⁺型集电极补偿区25和N⁺型集电极掩埋区26的工艺制造N⁺型漏区15和N⁺型掩埋区16的情况，能够提高制造N⁺型漏区15和N⁺型掩埋区16的生产率。

必须认识到此时公开的实施例在所有方面中都是示例而不是限制性的。本发明的范围不应当由上述的实施例的解释提供，而应当由权利要求提供，且应包括在本权利要求范围内的所有修改和与权利要求含义等价的内容。

例如，在上述实施例中，第一导电类型为P型而第二导电类型为N型。然而，这在本发明中不是限制性的，即该第一导电类型可以是N型，而该第二导电类型可以是P型。在该情况下，也可能获得具有高介电强度的半导体器件并允许使导通电阻充分小。

在上述实施例中，解释了其中N⁺型漏区和N⁺型掩埋区在深度方向的N型杂质浓度分布具有两个杂质浓度峰的示例。然而，在本发明中这不是限制性的。如图5中的修改所示，也可以这样的方式构造：其中N⁺型漏区和N⁺型掩埋区在深度方向的N型杂质浓度分布具有三个或更多杂质浓度峰。特别地，使形成N⁺型漏区的离子注入能量大，从而将N⁺型漏区形成到更深位置。这样，将N⁺型漏区形成为在表面部分具有一个杂质浓度峰并在表面部分之外的区域具有其它杂质浓度峰。即使使离子注入的能量大，杂质区域最多仅形成到约1μm至约2μm的深度，难以获得恒定的形成深度，且不可能使杂质浓度大。因此，难以通过离子注入在N⁺型漏区15的正下方形成杂质区域(N⁺型掩埋区)。

在如上所述的实施例中，解释了其中使从P^-型体区到N⁺型掩埋区的距离与从P^-型体区到N⁺型漏区的距离基本相等的示例。然而，在本发明中这不是限制性的，即，可使从P^-型体区到N⁺型掩埋区的距离与从P^-型体区到N⁺型漏区的距离不相等。

在如上所述的实施例中，解释了其中将N⁺型漏区形成为其深度与P^-型体区的深度基本相同或其深度比P^-型体区更深的示例。然而，在本发明中这不是限制性的，即可将N⁺型漏区制成其深度比P^-型体区的深度更小。

在上述的实施例中，解释了其中分别使用磷(P)和锑(Sb)形成N⁺型漏区和N⁺型掩埋区的示例。然而，在本发明中这不是限制性的。换言之，可使用砷(As)或其它材料来形成N⁺型漏区和N⁺型掩埋区。

在上述实施例中，解释了其中P型外延层形成为约5μm到约7μm的厚度的示例。然而，在本发明中这不是限制性的，即可将P型外延层形成为小于5μm的深度，或可将其形成为大于7μm的深度。在这种情况下，需要将P型外延层形成为约3μm或更厚的厚度以防止N⁺型掩埋区形成在P^-型体区附近，以便防止该半导体器件的介电强度变低。

在上述实施例中，解释了其中N⁺型漏区和N⁺型掩埋区之间的连接部分被构造为具有约2×10¹⁸原子/cm³或更高的杂质浓度。然而，在本发明中这不是限制性的。换言之，N⁺型漏区和N⁺型掩埋区之间的连接部分可被构造为具有比约2×10¹⁸原子/cm³低的杂质浓度。在这种情况下，需要将N⁺型漏区和N⁺型掩埋区之间的连接部分构造为具有约1×10¹⁸原子/cm³或更高的杂质浓度，以使N⁺型漏区和N⁺型掩埋区之间的连接部分的电阻充分小。

在上述实施例中，解释了其中在半导体器件中设置LDMOS和双极晶体管的示例。然而，在本发明中这不是限制性的，即，在该半导体器件中可不设置双极晶体管。

Claims (14)

1.一种半导体器件，包括：

第一导电类型半导体层；以及

在形成于所述半导体层的主表面上的绝缘膜的给定区域上设置的栅电极，

所述半导体层包括：

形成为覆盖所述栅电极的下侧的第二导电类型漂移区；

靠近所述漂移区中的所述主表面侧形成的第一导电类型体区；

靠近所述体区中的所述主表面侧且靠近栅电极的一侧形成的第二导电类型源区；

靠近所述漂移区中的所述主表面侧且靠近所述栅电极的另一侧形成的第二导电类型漏区；

在不位于所述体区正下方且至少位于所述漏区正下方的位置处形成并连接到所述漏区的第二导电类型掩埋区，

所述半导体层包括：

第一导电类型的半导体衬底；以及

形成在所述半导体衬底上的第一导电类型外延层，

其中所述掩埋区从所述半导体衬底的上部形成到所述外延层的下部。

2.如权利要求1所述的半导体器件，其特征在于，

所述掩埋区靠近所述体区侧的端部被形成为比所述漏区靠近所述体区侧的端部更接近所述体区侧。

3.如权利要求1所述的半导体器件，其特征在于，

所述漏区和所述掩埋区在深度方向上的所述第二导电类型的杂质浓度分布至少具有两个杂质浓度峰，即，在所述漏区中的一个杂质浓度峰和在所述掩埋区中的另一个杂质浓度峰。

4.如权利要求1所述的半导体器件，其特征在于，

从所述体区到所述掩埋区的距离与从所述体区到所述漏区的距离基本相同。

5.如权利要求1所述的半导体器件，其特征在于，

所述漏区被形成为其深度与所述体区的深度基本相等或被形成为其深度比所述体区的深度深。

6.如权利要求1所述的半导体器件，其特征在于，

所述第一导电类型为P型，而所述第二导电类型为N型。

7.如权利要求6所述的半导体器件，其特征在于，

用于形成所述漏区的N型杂质为磷。

8.如权利要求6所述的半导体器件，其特征在于，

用于形成所述掩埋区的N型杂质为锑或砷。

9.如权利要求1所述的半导体器件，其特征在于，

所述外延层的厚度比从所述外延层的主表面沿深度方向扩散来形成所述漏区的杂质的扩散距离与向着所述漏区侧扩散来形成所述掩埋区的杂质的扩散距离之和小。

10.如权利要求1所述的半导体器件，其特征在于，

所述漏区和所述掩埋区之间的连接部分具有大于或等于1×10¹⁸原子/cm³且小于或等于所述漏区杂质浓度的最大值以及所述掩埋区杂质浓度的最大值的杂质浓度。

11.如权利要求10所述的半导体器件，其特征在于，

所述掩埋区的杂质浓度最大值为大于或等于1×10¹⁹原子/cm³且小于或等于1×10²⁰原子/cm³。

12.如权利要求1所述的半导体器件，其特征在于，

所述半导体衬底和所述外延层具有基本相等的杂质浓度。

13.如权利要求1所述的半导体器件，其特征在于，

所述外延层具有大于或等于3μm且小于或等于7μm的厚度。

14.如权利要求1所述的半导体器件，还包括用于形成双极晶体管的集电极补偿区和集电极掩埋区，

所述漏区与所述双极晶体管的所述集电极补偿区同时形成；以及

所述掩埋区与所述双极晶体管的所述集电极掩埋区同时形成。

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