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CN104201203B - 高耐压ldmos器件及其制造方法 - Google Patents

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Abstract

本发明所述高耐压LDMOS器件，包括具备第一掺杂类型的外延层及位于外延层上具备第二掺杂类型的源区和漏区，漏区靠近源区一侧为具备第二掺杂类型但掺杂浓度低于漏区的漂移区，漂移区与源区之间为第一掺杂类型的沟道区，所述沟道区上方设置有栅绝缘层和栅极，所述漂移区和沟道区下方还有具备第二掺杂类型且掺杂浓度高于漂移区的埋层，所述埋层与漂移区底部接触。本发明还公开了一种高耐压LDMOS器件制造方法。本发明通过将埋层设置在漂移区和沟道区交界处构建二维电场，分散了漂移区表面的电场分布，从而降低了击穿可能性，提高了器件耐压。

Description

高耐压LDMOS器件及其制造方法
技术领域
本发明属于半导体制造领域，涉及高压DMOS管的设计和制造，特别是涉及一种高耐压LDMOS器件及其制造方法。
背景技术
DMOS是双重扩散MOSFET（double-DiffusedMOSFET）的缩写，由于DMOS采用浅注入的漂移区承受高压，因此DMOS源漏之间的耐压性能得到大幅提升；DMOS主要有两种类型，垂直双扩散金属氧化物半导体场效应管VDMOSFET（verticaldouble-diffusedMOSFET）和横向双扩散金属氧化物半导体场效应管LDMOSFET（lateraldouble-diffusedMOSFET）。
DMOS器件在使用时，采用漂移区设计以增大源漏之间的耐压，使用时的漏端高压使漂移区和沟道区形成的PN结耗尽，同时，由于沟道的反型区集中在沟道表面，相应的，漂移区电场也集中在漂移区表面，造成在漂移区表面电场线集中，电场线的集中分布使器件容易发生击穿。
发明内容
为防止器件击穿，改善电场分布，从而提高LDMOS管的耐压特性，本发明公开了一种高耐压LDMOS器件及其制造方法。
本发明所述高耐压LDMOS器件，包括具备第一掺杂类型的外延层及位于外延层上具备第二掺杂类型的源区和漏区，漏区靠近源区一侧为具备第二掺杂类型但掺杂浓度低于漏区的漂移区，漂移区与源区之间为第一掺杂类型的沟道区，所述沟道区上方设置有栅绝缘层和栅极，所述漂移区和沟道区下方还有具备第二掺杂类型且掺杂浓度高于漂移区的埋层，所述埋层与漂移区底部接触。
优选的，所述漏区和漂移区深度深于源区。
优选的，所述埋层与漂移区和漏区底部接触。
优选的，所述埋层侧面边界与漂移区或漏区对齐。
具体的，所述埋层的深度为300-800埃。
具体的，所述埋层的掺杂浓度为漂移区5倍以上。
优选的，还包括紧邻所述源区远离漂移区的具备第一掺杂类型的衬底电位区。
具体的，所述第一掺杂类型和第二掺杂类型分别为P型和N型。
具体的，所述第一掺杂类型和第二掺杂类型分别为N型和P型。
本发明还公开了一种高耐压LDMOS器件制造方法，包括如下步骤：
对硅片衬底掺杂第一掺杂类型形成外延层；
对外延层以离子注入形式在外延层内部形成埋层，离子注入能量大于100kev；
在外延层上注入第二掺杂类型形成漂移区，且注入能量小于形成埋层时的注入能量；
在外延层上注入第一掺杂类型形成有源区，且注入能量小于形成埋层时的注入能量；
在沟道区上方淀积形成绝缘层；
在绝缘层上方淀积形成栅极及引线金属。
优选的，注入形成埋层时，使用源区掩膜与漂移区掩膜拼合形成埋层掩膜，进行离子注入以形成埋层。
本发明所述的高耐压LDMOS器件，通过埋层设置在漂移区和沟道区交界处构建二维电场，分散了漂移区表面的电场分布，从而降低了击穿可能性，提高了器件耐压。
附图说明
图1为本发明所述高耐压LDMOS器件的一种具体实施方式结构示意图；
图中附图标记名称为：1-外延层2-栅极3-栅绝缘层4-漏区5-漂移区，6-埋层，7-源区8-衬底电位区。
具体实施方式
下面结合附图，对本发明的具体实施方式作进一步的详细说明。
本发明所述高耐压LDMOS器件，包括具备第一掺杂类型的外延层1及位于外延层上具备第二掺杂类型的源区7和漏区4，漏区靠近源区一侧为具备第二掺杂类型但掺杂浓度低于漏区的漂移区5，漂移区5与源区4之间为第一掺杂类型的沟道区，所述沟道区上方设置有栅绝缘层和栅极，所述漂移区和沟道区下方还有具备第二掺杂类型且掺杂浓度高于漂移区的埋层，所述埋层6与漂移区底部接触。
所述第一掺杂类型和第二掺杂类型分别P和N或N和P型半导体，如图1所示的具体实施方式，以LDNMOS为例，导通时，源极接地，漏极加高压，漂移区为N型，沟道区为P型，在漂移区和沟道区之间形成一个PN结，在漏极高压作用下，PN结附近的漂移区载流子耗尽形成高阻区，电力线密集，在漂移区和沟道区下方设置N型埋层后，漏极高压通过漂移区和沟道区到达漂移区和沟道区下方，同样在漂移区下方的PN结形成耗尽高阻区，在漂移区和沟道区交界区域附近形成一个二维分布的电场，从而减少了集中在漂移区表面的电场强度，因此减少了漂移区表面发生击穿的可能性，提高了器件耐压。
埋层宽度不应超出LDMOS的有源区边界范围，长度方向不应超过功率管栅极，显然不能到达源极从而形成源漏之间的导电通路。
埋层6的掺杂浓度应显著高于漂移区5，至少5倍以上，最好是维持一个数量级左右，从而显著降低埋层电阻率，使漏端高压以较小的损耗到达埋层末端。
为取得更好的二维电场分布，漏区4和漂移区5深度可以深于源区7，在半导体制造工艺中，利用注入时的离子能量控制各层的深度，埋层深度控制在300-2000埃范围内，P型注入时，埋层注入可以采用硼离子，N型注入时，可以选择磷离子。
埋层可以延伸至漏区底部，同时与漂移区和漏区底部接触，降低漏极高压到达埋层端部的电阻，提高二维电场分布均匀程度。埋层可以延伸至沟道区底部，但为了减小成本，可以将埋层侧边设置与与漂移区和/或漏区对齐，在光刻作业中，通过设置逻辑运算过程计算埋层边界和形状，可以不再单独设置埋层掩模。
优选的在紧邻所述有源区远离漂移区的具备与外延层掺杂类型相同的衬底电位区，使用时与衬底电位一致，紧邻有源区设置利于提高器件的抗闩锁性能。
本发明所述高耐压LDMOS器件的一种具体制造方法为：
对硅片衬底掺杂第一掺杂类型形成外延层；
对外延层以离子注入形式在外延层内部形成埋层，离子注入能量大于100kev；采用硼离子注入时，应在100-180kev；注入磷离子时，应在100-300kev；当注入砷离子时，应在200-480kev。
在外延层上注入第二掺杂类型形成漂移区，且注入能量小于形成埋层时的注入能量；
在外延层上注入第一掺杂类型形成有源区，且注入能量小于形成埋层时的注入能量；
在沟道区上方淀积形成绝缘层；
在绝缘层上方淀积形成栅极及引线金属。
优选的，注入形成埋层时，使用源区掩膜与漂移区掩膜拼合形成埋层掩膜，进行离子注入以形成埋层；所谓掩膜拼合，在半导体光刻作业中，可以利用逻辑算法，例如与或非等逻辑对掩膜图形进行与或非逻辑运算，利用源区掩膜和漂移区掩膜进行与运算后形成埋层掩膜，所得到的埋层形状为边沿与源区和漂移区边沿齐平的形状，即埋层仅位于源区和漂移区下方，采用上述实施方式不再需要额外的埋层掩膜，节省了制造成本。
前文所述的为本发明的各个优选实施例，各个优选实施例中的优选实施方式如果不是明显自相矛盾或以某一优选实施方式为前提，各个优选实施方式都可以任意叠加组合使用，所述实施例以及实施例中的具体参数仅是为了清楚表述发明人的发明验证过程，并非用以限制本发明的专利保护范围，本发明的专利保护范围仍然以其权利要求书为准，凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。

Claims (9)

1.高耐压LDMOS器件，其特征在于，包括具备第一掺杂类型的外延层及位于外延层（1）上具备第二掺杂类型的源区（7）和漏区（4），漏区靠近源区一侧为具备第二掺杂类型但掺杂浓度低于漏区的漂移区（5），漂移区与源区之间为第一掺杂类型的沟道区，所述沟道区上方设置有栅绝缘层（3）和栅极（2），所述漂移区（5）和沟道区下方还有具备第二掺杂类型且掺杂浓度高于漂移区的埋层（6），所述埋层（6）与漂移区（5）底部接触，且在源区（7）下方不存在所述埋层（6）；其中，所述埋层的深度为300-800埃。
2.如权利要求1所述的高耐压LDMOS器件，其特征在于，所述漏区（4）和漂移区（5）深度深于源区（7）。
3.如权利要求1或2所述的高耐压LDMOS器件，其特征在于，所述埋层（6）与漂移区（5）和漏区（4）底部接触。
4.如权利要求1所述的高耐压LDMOS器件，其特征在于，所述埋层（6）侧面边界与漂移区（5）或漏区（4）对齐。
5.如权利要求1所述的高耐压LDMOS器件，其特征在于，所述埋层（6）的掺杂浓度为漂移区5倍以上。
6.如权利要求1所述的高耐压LDMOS器件，其特征在于，还包括紧邻所述源区远离漂移区的具备第一掺杂类型的衬底电位区（8）。
7.如权利要求1所述的高耐压LDMOS器件，其特征在于，所述第一掺杂类型和第二掺杂类型分别为P型和N型或N型和P型。
8.高耐压LDMOS器件制造方法，其特征在于，包括如下步骤：
对硅片衬底掺杂第一掺杂类型形成外延层；
对外延层以离子注入形式在外延层内部形成埋层，离子注入能量大于100kev，埋层的深度为300-800埃，埋层形成于漂移区和沟道区下方，所述埋层与漂移区底部接触，且在源区下方不存在所述埋层；
在外延层上注入第二掺杂类型形成漂移区，且注入能量小于形成埋层时的注入能量；
在外延层上注入第一掺杂类型形成有源区，且注入能量小于形成埋层时的注入能量；
在沟道区上方淀积形成绝缘层；
在绝缘层上方淀积形成栅极及引线金属。
9.如权利要求8所述高耐压LDMOS器件制造方法，其特征在于，注入形成埋层时，使用源区掩膜与漂移区掩膜拼合形成埋层掩膜，进行离子注入以形成埋层。
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Denomination of invention: High voltage LDMOS device and its manufacturing method

Granted publication date: 20160330

Pledgee: Bank of Shanghai Limited by Share Ltd. Chengdu branch

Pledgor: SICHUAN GUANGYI MICROELECTRONIC CO.,LTD.

Registration number: Y2025980047693