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CN101211821A - 用于制造半导体器件的方法 - Google Patents

用于制造半导体器件的方法 Download PDF

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CN101211821A
CN101211821A CNA2007101301576A CN200710130157A CN101211821A CN 101211821 A CN101211821 A CN 101211821A CN A2007101301576 A CNA2007101301576 A CN A2007101301576A CN 200710130157 A CN200710130157 A CN 200710130157A CN 101211821 A CN101211821 A CN 101211821A
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CN
China
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connection plug
forming
interlayer insulating
film
gate
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CNA2007101301576A
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黄昌渊
李在煐
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SK Hynix Inc
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Hynix Semiconductor Inc
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Abstract

本发明公开一种用于制造半导体器件的方法。通过增大连接插塞触点孔并且避免在湿式清洗工序中由清洗溶液引起绝缘膜的损耗，所述方法能够在不损耗将连接插塞隔开的绝缘膜的情况下增大连接插塞的尺寸，并且可以有利地用于降低接触电阻。所述制造半导体器件的方法包括如下步骤：在半导体基板之上形成栅极，并且形成填充所述栅极之间的空间的层间绝缘膜；选择性地蚀刻所述层间绝缘膜，以形成连接插塞触点孔；优选地通过选择性的外延生长方法来形成填充所述连接插塞触点孔的第一连接插塞；在所述栅极之上形成具有悬挂结构的缓冲介电膜；以及在所述第一连接插塞之上形成第二连接插塞作为导电膜。

Description

用于制造半导体器件的方法
技术领域
本发明总的来说涉及一种用于制造半导体器件的方法；更具体地说，涉及一种用于形成半导体器件的连接插塞触点(LPC)的方法。
背景技术
举例而言，在诸如动态随机存取存储(DRAM)器件等包括晶体管及电容器的高度集成的半导体器件中，连接插塞触点用于半导体基板的掺杂区域、位线以及存储节点之间的电连接。
在包括栅极的字线之间的空间中，以导电膜填充与半导体基板的掺杂区域相邻的空间，以形成连接插塞触点，该连接插塞触点与位线触点以及存储节点触点连接。
为了形成这种连接插塞触点，在半导体基板上的栅极的侧壁上形成用于使栅极与连接插塞触点之间绝缘的栅极间隙壁。
接着将层间绝缘膜沉积在整个表面上且进行平坦化。
接着，通常借助于自对准接触(SAC)蚀刻工序蚀刻层间绝缘膜，以形成露出半导体基板的连接插塞触点孔。
接着在连接插塞触点孔之上沉积用于连接插塞触点的导电膜(例如，多晶硅膜)，以形成连接插塞触点。
接着执行平坦化工序，以使彼此相邻的连接插塞触点隔开。
在半导体器件中不断提高的集成度已经造成连接插塞触点孔的尺寸逐渐缩小。于是，接触电阻增大，这造成器件失效以及器件特性劣化。
在增大触点尺寸的尝试中，可以在形成连接插塞触点孔时执行湿式蚀刻工序作为后清洗工序。
然而，使连接插塞隔开的层间绝缘膜可能会由于湿式蚀刻工序中使用的蚀刻液体而损耗。此外，更多的层间绝缘膜可能会在前清洗工序中损耗，其中该前清洗工序在以导电膜填充连接插塞触点孔之前执行，这造成在连接插塞之间形成桥接。
发明内容
本发明提供一种用于制造半导体器件的方法，包括如下步骤：在半导体基板之上形成多个间隔开的栅极，并且形成填充所述栅极之间的空间的层间绝缘膜；选择性地蚀刻相邻栅极之间的层间绝缘膜，以形成连接插塞触点孔；形成填充所述连接插塞触点孔的第一连接插塞；在所述栅极之上形成缓冲介电膜；以及形成与所述第一连接插塞电连接的第二连接插塞。
在一个示例性实施例中，在形成所述栅极的步骤之后，优选的是，在所述栅极的侧壁上以及所述半导体基板之上形成栅极间隙壁。此外，优选的是，所述层间绝缘膜包括厚度优选地为
Figure A20071013015700061
的硼磷硅酸盐玻璃(BPSG)膜。
优选的是，在以下条件下蚀刻所述层间绝缘膜：500-2000W的功率范围，10mT-150mT的压力范围，以及包含选自一个群组的气体的氛围，所述群组包括：诸如CH4等羟基碳、诸如CHF3等羟基氟碳、O2、N2、诸如C4F6等碳氟化合物、Ar、及其混合物。
在另一个示例性实施例中，在形成所述连接插塞触点孔的步骤之后，利用包含硫酸(H2SO4)与过氧化氢(H2O2)的混合物的缓冲氧化蚀刻剂(BOE)溶液来执行湿式清洗工序。
在另一个示例性实施例中，在所述湿式清洗工序之后，在包含选自一个群组的等离子气体的氛围中在所产生的界面上执行后处理，所述群组包括：诸如NF3等氮氟化合物、O2、He、及其混合气体。
在另一个示例性实施例中，所述缓冲介电膜成形为保护所述层间绝缘膜免于遭受所述湿式清洗溶液的损害。
优选的是，所述缓冲介电膜包括厚度优选地在
Figure A20071013015700062
范围内的未掺杂硅酸盐玻璃(USG)膜、或等离子增强四乙基正硅酸盐(PE-TEOS)膜。
在另一个示例性实施例中，在形成所述缓冲介电膜的步骤之后执行湿式清洗工序。
优选的是，所述第二连接插塞包括厚度在
Figure A20071013015700071
范围内的多晶硅。
于是，通过在连接插塞触点之下形成第一连接插塞，并且以如下方式形成具有悬挂结构的缓冲介电膜，即：缓冲介电膜覆盖露出的栅极的每个端部的顶部以及侧壁并且与第一连接插塞相接触，本发明的用于制造半导体器件的方法可以用于避免由后续湿式清洗工序中的清洗溶液所造成的层间绝缘膜的损耗。
根据下面的说明将能够更好地理解本发明。此外，可以认识到，可以通过各种手段实现本发明的各种目的及优点。
附图说明
图1a至图1c是横截面图，示出根据本发明优选实施例的一种用于制造半导体器件的方法的各步骤。
具体实施方式
下面将参考附图详细描述本发明的优选实施例，使得本领域技术人员可以容易地实施本发明。
图1a至图1c是逐步示出根据本发明优选实施例的一种用于制造半导体器件的方法的横截面图，其中每幅图中的(a)是横截面图，而(b)是侧视图。
参照图1a，在设置有限定有源区的器件隔离膜(未显示)的半导体基板10之上形成栅极介电膜(未显示)。
接着，在栅极介电膜之上依次形成栅极多晶硅层(未显示)、栅极钨层(未显示)、以及栅极硬掩模层(未显示)。
这里，栅极多晶硅层优选的是以
Figure A20071013015700072
范围内的厚度而形成，栅极钨层优选的是以
Figure A20071013015700073
范围内的厚度而形成，栅极硬掩模层优选的是以
Figure A20071013015700074
范围内的厚度而形成。
尽管未在图中示出，但是优选的是，在栅极多晶硅层之上形成阻障金属层。在该情况下，可以以优选地
Figure A20071013015700075
范围内的厚度形成优选地由Ti/WN/TiN构成的叠层结构。
接着，在栅极硬掩模层之上形成第一硬掩模层(未显示)以及第一光阻(未显示)。
第一硬掩模层优选的是非晶碳层。
接着利用栅极掩模(未显示)将第一光阻曝光并显影，以形成第一光阻图案(未显示)。
利用第一光阻图案作为掩模，蚀刻第一硬掩模层、栅极硬掩模层、栅极钨层、以及栅极多晶硅层，以形成第一硬掩模层图案(未显示)、栅极硬掩模层图案12c、栅极钨层图案12b、以及栅极多晶硅层图案12a。
这里，优选的是在以下条件下蚀刻栅极硬掩模层：100-1500W的功率范围，1mT-20mT(毫托)的压力范围，以及包含诸如CH4等羟基碳、诸如CHF3等羟基氟碳、O2、Ar、SF6、或其混合物的气体氛围。
此外，优选的是在以下条件下蚀刻栅极钨层：10-1500W的功率范围，2mT-20mT的压力范围，以及包含诸如NF3等氮氟化合物、Cl2、O2、N2、He、或其混合物的气体氛围。
除去第一光阻图案及第一硬掩模层图案，以完成包括栅极多晶硅层图案12a、栅极钨层图案12b、以及栅极硬掩模层图案12c的栅极12的形成。
在所产生的结构的整个上表面上形成氮化膜(未显示)，并且实施包括借助于任何适当手段进行蚀刻与清洗的间隙壁处理，以形成栅极间隙壁14。
接着，在所产生的结构的整个上表面上形成层间绝缘膜16。
层间绝缘膜16优选的是厚度在
Figure A20071013015700081
范围内的硼磷硅酸盐玻璃(BPSG)膜。
执行平坦化工序，直到栅极硬掩模层图案12c露出为止，以使得层间绝缘膜16为平坦的。
优选的是，借助于化学机械抛光(CMP)方法来实施该平坦化工序。
接着在层间绝缘膜16之上依次形成第二硬掩模层(未显示)以及第二光阻(未显示)。
第二硬掩模层优选的是非晶碳层。
利用连接插塞触点掩模(未显示)将第二光阻曝光并显影，以形成第二光阻图案18。
参照图1b，利用第二光阻图案18作为掩模而蚀刻第二硬掩模层及层间绝缘膜16，以形成第二硬掩模层图案(未显示)以及连接插塞触点孔20。
这里，优选的是在以下条件下蚀刻层间绝缘层16：500-2000W的功率范围，10mT-150mT的压力范围，以及包含CF4、诸如CH4等羟基碳、诸如CHF3等羟基氟碳、O2、N2、诸如C4F6等碳氟化合物、Ar、或其混合物的气体氛围。
除去第二光阻图案及第二硬掩模层图案，接着执行第一湿式清洗工序。
优选的是，利用包含硫酸(H2SO4)与过氧化氢(H2O2)的混合物的BOE(缓冲氧化蚀刻剂)溶液来执行该第一湿式清洗工序。
于是，在蚀刻层间绝缘膜16时所产生的聚合物被除去，并且连接插塞触点孔20的宽度得以增大。
接着，在所产生的界面上执行后处理，以除去任何残留的聚合物。
优选的是，利用诸如NF3等氮氟化合物、O2、He、或其混合物的等离子气体来实施该后处理。
接着，优选的是借助于选择性的外延生长(SEG)方法在连接插塞触点孔20的下部形成第一连接插塞22。
第一连接插塞22用作阻障层，用于避免在后续的第二湿式清洗工序中层间绝缘膜16的损耗。
形成具有悬挂结构的缓冲介电膜24，其覆盖露出的栅极12的每个端部的顶部以及侧壁，并且与第一连接插塞22接触。
这里，缓冲介电膜24成形为保护层间绝缘膜16免于遭受湿式清洗溶液的损害。
这里，缓冲介电膜24用作阻障层，用于避免在后续的第二湿式清洗工序中层间绝缘膜16的损耗，并且优选的是，包括厚度优选地在
Figure A20071013015700101
范围内的未掺杂硅酸盐玻璃(USG)膜、或等离子增强四乙基正硅酸盐(PE-TEOS)膜。
参照图1c，接着执行第二湿式清洗工序，以除去所有残留物。
第一连接插塞22及缓冲介电膜24避免蚀刻溶液渗入层间绝缘膜16，因而层间绝缘膜16不会损耗。
可以借助于该第二湿式清洗工序来除去缓冲介电膜。
接着采用导电膜填充连接插塞触点孔20，以形成第二连接插塞26，由此完成连接插塞28的形成。
此时，导电膜优选的是厚度在
Figure A20071013015700102
范围内的多晶硅。
接着，将导电膜的上部平坦化，同时与其相邻的连接插塞28分隔开。
如上所述，通过在连接插塞触点之下形成第一连接插塞，并且以如下方式形成具有悬挂结构的缓冲介电膜，即：缓冲介电膜覆盖露出的栅极的每个端部的顶部以及侧壁并且与第一连接插塞相接触，这里公开的用于制造半导体器件的方法可以有利地用于避免由后续湿式清洗工序中的清洗溶液所造成的层间绝缘膜的损耗。
本发明的上述实施例是示例性的而非限制性的。各种替代及等同的方式都是可行的。本发明并不限于在此所述的沉积、蚀刻、抛光以及图案化步骤的类型，本发明也不限于任何特定类型的半导体器件。例如，本发明可以应用于动态随机存取存储(DRAM)器件或非易失性存储器件中。在阅读本发明的公开内容之后明显可知的其它增加、减少或修改都落在所附权利要求书的范围内。
本申请要求2006年12月26日提交的韩国专利申请No.10-2006-0134077的优先权，该韩国专利申请的全部内容以引用的方式并入本文。

Claims (15)

1.一种用于制造半导体器件的方法，包括如下步骤：
在半导体基板之上形成多个间隔开的栅极，并且形成填充所述栅极之间的空间的层间绝缘膜；
选择性地蚀刻相邻栅极之间的层间绝缘膜，以形成连接插塞触点孔；
形成填充所述连接插塞触点孔的第一连接插塞；
在所述栅极之上形成缓冲介电膜；以及
形成与所述第一连接插塞电连接的第二连接插塞。
2.根据权利要求1所述的方法，还包括如下步骤：
在形成所述栅极的步骤之后，在所述栅极的侧壁上以及所述半导体基板之上形成栅极间隙壁。
3.根据权利要求1所述的方法，其中，
所述层间绝缘膜包括厚度为3000
Figure A2007101301570002C1
-8000
Figure A2007101301570002C2
的硼磷硅酸盐玻璃(BPSG)膜。
4.根据权利要求1所述的方法，还包括：
在以下条件下蚀刻所述层间绝缘膜：500W-2000W的功率范围，10mT-150mT的压力范围，以及包含选自一个群组的气体的氛围，所述群组包括：CF4、诸如CH4等羟基碳、诸如CHF3等羟基氟碳、O2、N2、诸如C4F6等碳氟化合物、Ar、及其混合物。
5.根据权利要求1所述的方法，还包括如下步骤：
在形成所述连接插塞触点孔的步骤之后，利用湿式清洗溶液来执行湿式清洗工序。
6.根据权利要求5所述的方法，包括：
利用包括硫酸(H2SO4)与过氧化氢(H2O2)的混合物的缓冲氧化蚀刻剂(BOE)溶液来执行所述湿式清洗工序。
7.根据权利要求5所述的方法，还包括如下步骤：
在所述湿式清洗工序之后，利用选自一个群组的等离子气体执行后处理，所述群组包括：诸如NF3等氮氟化合物、O2、He、及其混合气体。
8.根据权利要求5所述的方法，其中，
所述缓冲介电膜成形为保护所述层间绝缘膜免于遭受所述湿式清洗溶液的损害。
9.根据权利要求1所述的方法，其中，
所述缓冲介电膜具有悬挂结构，以使得所述缓冲介电膜与所述第一连接插塞相接触。
10.根据权利要求1所述的方法，其中，
所述缓冲介电膜具有在300
Figure A2007101301570003C1
-1500范围内的厚度。
11.根据权利要求1所述的方法，其中，
所述缓冲介电膜是未掺杂硅酸盐玻璃(USG)膜、或等离子增强四乙基正硅酸盐(PE-TEOS)膜。
12.根据权利要求1所述的方法，还包括如下步骤：
在形成所述缓冲介电膜的步骤之后，执行湿式清洗工序。
13.根据权利要求1所述的方法，其中，
所述第二连接插塞包括多晶硅。
14.根据权利要求1所述的方法，其中，
所述第二连接插塞具有在1000
Figure A2007101301570004C1
-3000
Figure A2007101301570004C2
范围内的厚度。
15.根据权利要求1所述的方法，还包括：
借助于选择性的外延生长方法来形成所述第一连接插塞。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104112699A (zh) * 2013-04-18 2014-10-22 中芯国际集成电路制造(上海)有限公司 在半导体结构中消除凸点效应的方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7615490B2 (en) * 2007-04-13 2009-11-10 Hynix Semiconductor Inc. Method for fabricating landing plug of semiconductor device
CN103367233B (zh) * 2012-03-29 2016-10-05 中芯国际集成电路制造(上海)有限公司 大马士革结构的制作方法
TWI627667B (zh) 2012-11-26 2018-06-21 應用材料股份有限公司 用於高深寬比半導體元件結構具有污染物去除之無黏附乾燥處理
WO2016007874A1 (en) 2014-07-11 2016-01-14 Applied Materials, Inc. Supercritical carbon dioxide process for low-k thin films
JP6703100B2 (ja) 2015-10-04 2020-06-03 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 容積が縮小された処理チャンバ
WO2017062135A1 (en) 2015-10-04 2017-04-13 Applied Materials, Inc. Drying process for high aspect ratio features
KR102314667B1 (ko) 2015-10-04 2021-10-20 어플라이드 머티어리얼스, 인코포레이티드 작은 열 질량의 가압 챔버
KR102046271B1 (ko) 2015-10-04 2019-11-18 어플라이드 머티어리얼스, 인코포레이티드 기판 지지체 및 배플 장치
KR20220112954A (ko) 2021-02-05 2022-08-12 삼성전자주식회사 게이트 분리층을 갖는 반도체 소자

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920008886B1 (ko) * 1989-05-10 1992-10-10 삼성전자 주식회사 디램셀 및 그 제조방법
GB9405762D0 (en) * 1994-01-20 1994-05-11 Mulox Ibc Ltd Container bag
KR100289749B1 (ko) * 1998-05-12 2001-05-15 윤종용 도전패드형성방법
US6338993B1 (en) * 1999-08-18 2002-01-15 Worldwide Semiconductor Manufacturing Corp. Method to fabricate embedded DRAM with salicide logic cell structure
KR100339683B1 (ko) * 2000-02-03 2002-06-05 윤종용 반도체 집적회로의 자기정렬 콘택 구조체 형성방법
JP3941433B2 (ja) * 2001-08-08 2007-07-04 株式会社豊田自動織機 ビアホールのスミア除去方法
JP2003100769A (ja) * 2001-09-20 2003-04-04 Nec Corp 半導体装置およびその製造方法
JP3984014B2 (ja) * 2001-09-26 2007-09-26 株式会社東芝 半導体装置用基板を製造する方法および半導体装置用基板
KR100431295B1 (ko) * 2001-10-12 2004-05-12 주식회사 하이닉스반도체 반도체소자의 플러그 형성방법
KR100484258B1 (ko) * 2001-12-27 2005-04-22 주식회사 하이닉스반도체 반도체 소자 제조 방법
KR100450671B1 (ko) * 2002-02-26 2004-10-01 삼성전자주식회사 스토리지 노드 콘택플러그를 갖는 반도체 소자의 제조방법
US20030196681A1 (en) * 2002-04-23 2003-10-23 Ching-Ping Wu Eliminating residual polymer in the cleaning process of post pad etching
KR100452038B1 (ko) * 2002-11-20 2004-10-08 주식회사 하이닉스반도체 플래쉬 메모리 장치
KR100474554B1 (ko) * 2002-12-30 2005-03-10 주식회사 하이닉스반도체 반도체소자의 형성방법
KR100607647B1 (ko) * 2003-03-14 2006-08-23 주식회사 하이닉스반도체 반도체소자의 제조 방법
KR100583961B1 (ko) * 2004-01-26 2006-05-26 삼성전자주식회사 복수개의 박스형 강유전체 커패시터들을 제조하는 방법
KR100680948B1 (ko) * 2004-07-21 2007-02-08 주식회사 하이닉스반도체 반도체 소자의 스토리지 노드 콘택 형성방법
KR20060129128A (ko) * 2005-06-10 2006-12-15 주식회사 하이닉스반도체 반도체 소자의 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104112699A (zh) * 2013-04-18 2014-10-22 中芯国际集成电路制造(上海)有限公司 在半导体结构中消除凸点效应的方法

Also Published As

Publication number Publication date
KR100876758B1 (ko) 2009-01-08
KR20080060021A (ko) 2008-07-01
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