CN101192011B

CN101192011B - 用于自对准蚀刻的系统和方法

Info

Publication number: CN101192011B
Application number: CN2006101190244A
Authority: CN
Inventors: 洪中山; 李雪
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2006-11-30
Filing date: 2006-11-30
Publication date: 2011-03-23
Anticipated expiration: 2026-11-30
Also published as: US20100123179A1; CN101192011A; US7645667B2; US20080128777A1; US7919810B2

Abstract

用于自对准蚀刻的系统和方法。根据一个实施例，本发明提供一种用于执行自对准源蚀刻工艺的方法。该方法包括提供基片材料的步骤。该方法还包括形成覆盖至少部分基片材料的可蚀刻氧化物材料层的步骤。可蚀刻氧化物材料层的特征可以在于第一厚度。可蚀刻氧化物材料层包括第一部分、第二部分以及第三部分。第二部分位于第一部分和第三部分之间。该方法另外包括形成覆盖可蚀刻氧化物材料层的多个栅结构的步骤。所述多个结构包括第一结构和第二结构。

Description

用于自对准蚀刻的系统和方法

技术领域

本发明涉及集成电路及其用于制造半导体器件制造的处理。具体地，本发明提供了一种用于自对准蚀刻的方法和器件。仅仅作为实例，本发明已应用于具有减小的临界尺度的器件(例如，具有小于135纳米甚至更小沟道长度的特征的器件)的制造。作为实例，本发明可以用于在半导体器件上形成浮动控制栅的工艺。但是将认识到本发明具有更宽的可应用范围。例如，本发明的实施例可以用于闪存器件的制造。

背景技术

集成电路或“IC”已从在单个硅芯片上制造的少数互连器件发展到数百万的器件。当前的IC提供了远远超出最初想象的性能和复杂性。为了实现复杂性和电路密度(即，在给定芯片面积上能封装的器件数目)的改善，最小器件特征尺寸，也被称为器件“几何形状”，已随着每一代IC而变得更小。现在制造的半导体器件具有小于四分之一微米宽的特征。

增加的电路密度不仅改善了IC的复杂性和性能，而且也为消费者提供了更低成本的部件。IC制造设备可以花费几亿甚至几十亿美元。每一制造设备将具有一定的晶片生产量，且每一晶片上将具有一定数目的IC。因此，通过使IC的单个器件更小，在每个晶片上可以制造更多器件，从而提高制造设备的产量。使器件更小是很有挑战性的，因为用于IC制造的每个工艺都有局限性。最近，各种工艺已用于集成电路的制造。例如，除了别的之外实现高清晰度光刻的自对准源(SAS)蚀刻工艺已经被开发，并被广泛用于具有减小尺寸(例如，90纳米或65纳米器件)的集成电路的制造。尽管与先前的技术相比较，诸如自对准源蚀刻的工艺使得能够制造更小的IC和以较高分辨率执行光刻，但是对于不同的应用来说，这些工艺常常是不够的。

因此，需要一种用于处理半导体器件的改进技术。

发明内容

本发明涉及集成电路及其用于半导体器件制造的处理。具体地，本发明提供了一种用于自对准蚀刻的方法和器件。仅仅作为实例，本发明已应用于具有减小的临界尺寸的器件(例如，具有小于135纳米或者更小沟道长度的特点的器件)的制造。作为实例，本发明可以用于在半导体器件上形成浮动控制栅的工艺。但是应当认识到，本发明具有更宽泛的可应用范围。例如，本发明的实施例可以用于闪存器件的制造。

根据一个实施例，本发明提供了一种用于执行自对准源蚀刻工艺的方法。该方法包括提供基片材料的步骤。该方法还包括形成覆盖至少部分基片材料的可蚀刻氧化物材料层的步骤。可蚀刻氧化物材料层的特征在于第一厚度。可蚀刻氧化物材料层包括第一部分、第二部分以及第三部分。第二部分位于第一部分和第三部分之间。该方法另外包括形成覆盖可蚀刻氧化物材料层的多个结构(例如，栅结构等)的步骤。所述多个结构包括第一结构和第二结构。第一结构包括第一侧壁，且位于第一部分以上。第二结构包括第二侧壁，且位于第三部分以上。第一侧壁面对第二侧壁。另外，该方法包括形成覆盖多个结构的多个光致抗蚀剂层的步骤，所述多个光致抗蚀剂层包括覆盖第一结构的第一光致抗蚀剂层和覆盖第二结构的第二光致抗蚀剂层。此外，该方法包括以第一深度执行第一干法蚀刻工艺的步骤，该步骤导致形成覆盖第一侧壁的第一聚合物层和覆盖第二侧壁的第二聚合物层。此外，第一干法蚀刻工艺除去至少第二部分的第二厚度。第二厚度小于第一厚度。例如，第一干法蚀刻工艺是要在侧壁结构上形成保护层，并且在该工艺期间蚀刻的材料是最少的。而且，该方法包括以第二深度执行第二干法蚀刻的步骤。第二深度大于第一深度。第二干法蚀刻工艺除去至少第二部分的第三厚度。另外，该方法包括除去多个光致抗蚀剂层的步骤。此外，该方法包括除去第一聚合物层和第二聚合物层的步骤。

根据另一实施例，本发明提供了一种用于执行自对准源蚀刻工艺的方法。该方法包括提供基片材料的步骤。该方法还包括形成覆盖至少部分基片材料的可蚀刻氧化物材料层的步骤。可蚀刻氧化物材料层的特征在于第一厚度。可蚀刻氧化物材料层包括第一部分、第二部分以及第三部分。第二部分位于第一部分和第三部分之间。此外，该方法还包括形成覆盖可蚀刻氧化物材料层的多个栅结构的步骤。所述多个栅结构包括第一栅结构和第二栅结构。第一栅结构包括第一侧壁，且位于第一部分以上。第二栅结构包括第二侧壁，且位于第三部分以上。第一侧壁面对第二侧壁。该方法还包括形成覆盖多个栅结构的多个光致抗蚀剂层的步骤。所述多个光致抗蚀剂层包括覆盖第一栅结构的第一光致抗蚀剂层和覆盖第二栅结构的第二光致抗蚀剂层。该方法包括使至少多个栅结构经受高速聚合物沉积的步骤，该步骤导致形成覆盖第一侧壁的第一聚合物层和覆盖第二侧壁的第二聚合物层。而且，该方法包括以第一深度执行第一干法蚀刻的步骤。该干法蚀刻工艺除去至少第二部分的第二厚度。此外，该方法包括除去多个光致抗蚀剂层的步骤。此外，该方法包括除去第一聚合物层和第二聚合物层的步骤。

根据另一实施例，本发明提供了一种部分处理的集成电路。例如，该部分处理的集成电路可用于制造闪存器件的工艺。该部分处理的集成电路包括基片材料，所述基片材料的特征在于基片厚度和基片直径。该部分处理的集成电路还包括覆盖至少部分基片材料的可蚀刻氧化物材料层。可蚀刻氧化物材料层包括第一部分、第二部分以及第三部分。第二部分位于第一部分和第三部分之间，第一部分的特征在于第一厚度，第二部分的特征在于第二厚度。第三部分的特征在于第三厚度。第二厚度略微小于第一厚度和第三厚度。该部分处理的集成电路另外包括覆盖可蚀刻氧化物材料层的多个栅结构。所述多个栅结构包括第一栅结构和第二栅结构。第一栅结构包括第一侧壁，且位于第一部分以上。第二栅结构包括第二侧壁，且位于第三部分以上。第一侧壁面对第二侧壁。而且，该部分处理的集成电路包括覆盖多个栅结构的多个光致抗蚀剂层。所述多个光致抗蚀剂层包括覆盖第一栅结构的第一光致抗蚀剂层和覆盖第二栅结构的第二光致抗蚀剂层。此外，该部分处理的集成电路包括多个聚合物层。所述多个聚合物层包括覆盖第一侧壁的第一聚合物层和覆盖第二侧壁的第二聚合物层。

根据不同的实施例，本发明提供了用于执行蚀刻工艺的改进技术，并提供了超过常规技术的很多优点。根据一特定实施例，本发明提供了一种两步骤SAS蚀刻工艺，所述工艺利用了非目标结构的侧壁上的保护层。结果，在蚀刻工艺之后，非目标结构保持它们的完整程度(definition)。还应当认识到，与常规技术相比较，本发明提供了用于蚀刻工艺的较长工艺窗口，并因此提供了更好的控制。还有其它益处。

参考随后的详细描述和附图可以更完全地理解本发明的各种另外的目的、特点和优点。

附图说明

图1A图示了在执行SAS蚀刻工艺之后，部分地处理过的集成电路的轮廓，其中没有使用停止层。

图1B图示了在执行再氧化工艺之后，部分地处理过的集成电路的轮廓。

图1C图示了在执行自对准硅化物形成工艺之后，部分地处理过的集成电路的轮廓。

图2是图示了根据本发明的一个实施例的用于执行SAS蚀刻工艺的改进方法的简化示图。

图3是图示了包括栅结构的部分处理的集成电路的简化示图。

图4是图示了根据本发明的一个实施例的部分处理的集成电路的简化示图，所述集成电路具有在栅结构上沉积的光致抗蚀剂材料。

图5A是图示了根据本发明的一个实施例的部分处理的集成电路的简化示图，其中栅结构的侧壁被保护层覆盖。

图5B图示了根据本发明的一个实施例在栅结构的侧壁上形成的保护层。

图6是图示了根据本发明的一个实施例的部分处理的集成电路的简化示图，其中栅结构的侧壁被保护层覆盖。

图7是图示了根据本发明的一个实施例，在除去栅结构的侧壁上的光致抗蚀剂和保护层之后，部分处理的集成电路的简化示图。

图8A-8C图示了根据本发明的一个实施例的部分处理的集成电路的轮廓。

具体实施方式

本发明涉及集成电路及其用于制造半导体器件的处理。具体地，本发明提供了一种用于自对准蚀刻的方法和器件。仅仅作为实例，本发明已应用于具有减小的临界尺寸的器件(例如，具有小于135纳米甚至更小沟道长度的特点的器件)的制造。例如，本发明可以用于在半导体器件上形成浮动控制栅的工艺。但是将认识到本发明具有更宽的可应用范围。例如，本发明的一个实施例可以用于闪存器件的制造。

如上所述，为了制造小尺寸(例如，90纳米和65纳米的沟道长度)的集成电路，已开发了各种技术。例如，自对准源(SAS)蚀刻工艺已经广泛用于各种类型的闪存器件的制造。SAS蚀刻工艺提供了超过常规技术的各种优点。例如，通常用多晶硅-金属硅化物(polycide)工艺代替自对准多晶硅化物工艺来进行SAS蚀刻工艺。利用多晶硅-金属硅化物工艺的实施方式使得能够用较高分辨率进行光刻，因为常常在不使用停止层的条件下执行SAS蚀刻工艺(即，由于不具有停止层而节省了空间)。

遗憾的是，与较早的技术(例如，在蚀刻工艺期间使用停止层的技术)相比，SAS蚀刻工艺常常具有各种缺点。例如，由于在该蚀刻工艺期间基片上的现有结构被用作掩模，现有结构的部分常常与目标可蚀刻材料一起被蚀刻掉，这是不希望的。

图1A至1C是根据常规技术的部分处理的集成电路的轮廓。这些示图仅仅提供一个实例，其不应该过度地限制权利要求的范围。本领域普通技术人员将认识到许多变化、替换和修改。如图1A至1C所示，根据常规技术的SAS蚀刻工艺产生的半导体结构常常具有不良轮廓和不希望的特性。

图1A图示了在执行SAS蚀刻工艺之后，部分处理的集成电路的轮廓，其中未使用停止层。如图1A所示，在拐角区和侧壁区都存在不希望的多晶硅(poly)材料的损失。此外，在有源区中存在硅材料的损失。随着蚀刻深度增加，不希望的多晶硅和硅材料损失的问题加重。

图1B图示了执行再氧化工艺之后，部分处理的集成电路的轮廓。如图1B所示，由于多晶硅和/或硅的损失，所示结构的拐角和侧壁不是很完整(well-defined)。例如，结构的侧壁具有倾斜轮廓。

图1C图示了执行自对准硅化物形成工艺之后，部分处理的集成电路的轮廓。如图1C所示，多晶硅材料的损失如此大，以致该轮廓几乎不能保持结构的完整程度。取决于应用，多晶硅的这种损失和所产生的结构常常造成完工的集成电路的不良性能。

因此，应当理解，根据各种实施例，本发明提供了一种用于SAS蚀刻工艺的改进方法和系统。

图2图示了根据本发明的一个实施例的用于执行SAS蚀刻工艺的改进法的简化示图。该示图仅是实例，其不应该过度地限制权利要求的范围。本领域普通技术人员将认识到许多变化、替换和修改。例如，各个步骤可以被代替、去除、重新排列、重叠和/或部分地重叠。

在步骤201，提供基片材料。在此限定的术语“基片”可以用与本领域普通技术人员所理解的一致的意思来解释。亦即，术语基片可以包括大块基片(bulk substrate)、多层基片(例如，具有覆盖电介质和金属膜的硅晶片)、分级基片、绝缘体上硅基片、外延硅基片、这些基片的任意组合，包括分层基片、部分处理的晶片(包括集成电路及其它元件的一部分)、图案化和未被图案化的晶片等等。当然，可以有其它变化、改进和替换。

在步骤202，提供可蚀刻材料层。根据一个特定实施例，可蚀刻材料层主要是用来提供隔离的氧化物材料(例如，用于浅沟槽隔离的氧化物)。例如，可蚀刻材料层由用于浅沟槽隔离的氧化物组成，以及其特征在于厚度为1000埃至6000埃。取决于应用，可蚀刻材料可以是除氧化物材料以外的材料。

在步骤203，形成一个或多个栅结构。仅作为实例，在图3中图示了根据步骤203的部分处理的集成电路。图3图示了包括栅结构的部分处理的集成电路的简化示图。该示图仅是实例，其不应该过度地限制权利要求的范围。本领域普通技术人员将认识到许多变化、替换和修改。

如图3所示，部分处理的集成电路300包括基片301、可蚀刻氧化物层302以及栅结构306、307和308。应当理解也可以有其它结构来作为部分处理的集成电路300的一部分。取决于应用，栅结构可以是各种形式。例如，栅结构是依照0.18微米或更小的设计规则。根据一特定实施例，栅结构由多晶硅材料组成。根据另一特定实施例，该栅结构包括氧化物-氮化物-氧化物(ONO)材料。例如，ONO材料被用作电介质材料。根据又一特定实施例，使用堆叠栅结构来实现该栅结构。例如，该堆叠栅结构包括浮动多晶硅栅、内多晶硅电介质层以及控制多晶硅栅。例如，各种材料(例如，氧化铝、氧化铪、氧化钽、硅铪氧化物等)可用于实现内多晶硅电介质层。应当理解也可以用其它形式的多晶硅材料来实现该栅结构。

现在返回来参考图2。在步骤204，提供光致抗蚀剂材料。取决于应用，可以使用各种类型的材料作为光致抗蚀剂材料。典型地，使用某一类型的聚合物材料作为光致抗蚀剂材料。

图4图示了根据本发明一个实施例的部分处理的集成电路的简化示图，所述集成电路具有在栅结构上沉积的光致抗蚀剂材料。该示图仅是实例，其不应该过度地限制权利要求的范围。本领域普通技术人员将认识到许多变化、替换和修改。

如图4所示，部分处理的集成电路400包括基片401、可蚀刻氧化物层402以及栅结构406、407和408。应当理解也可以有其它结构来作为部分处理的集成电路400的一部分。光致抗蚀剂410、411以及412基于将执行蚀刻工艺的区域。

现在返回来参考图2。在步骤205，在栅结构的侧壁上形成保护层。根据一个实施例，通过各向异性等离子体干法蚀刻工艺形成保护层，其中在栅结构的侧壁上沉积聚合物材料，作为聚合物残留物。例如，在等离子体干法蚀刻工艺期间利用含C-H聚合物材料，并将其沉积在栅结构的侧壁上。仅作为实例，在以高沉积速率提供聚合物的地方执行接触蚀刻工艺。取决于应用，可以通过各种技术形成栅结构的侧壁上的保护层。

图5A图示了根据本发明一个实施例的部分处理的集成电路的简化示图，其中栅结构的侧壁被保护层覆盖。该示图仅是实例，其不应该过度地限制权利要求的范围。本领域普通技术人员将认识到许多变化、替换和修改。

如图5A所示，部分处理的集成电路500包括基片501、可蚀刻氧化物层502以及栅结构505、506、507和508。在栅结构505、506、507和508的侧壁上形成保护层509、510、511和512。取决于应用，可以通过相对于可蚀刻氧化物层502具有选择性的各种类型的材料来形成保护层。例如，保护层由含C-H聚合物材料(例如，利用包含CH3F、CH2F2、CHF3、C4F8、C5F8、C4F6等的等离子体所形成的聚合物材料)组成。取决于应用，可以利用其它类型的材料作为保护层。如图5A所述，可蚀刻氧化物层502被部分地蚀刻。例如，依据以上的步骤205所述，通过各向异性干法蚀刻工艺来部分地蚀刻该可蚀刻氧化物层502。根据一特定实施例，在步骤205执行的蚀刻量是最小的，因为各向异性蚀刻工艺的目的是要在侧壁上形成保护层。根据另一特定实施例，在步骤205执行蚀刻以形成镶嵌结构。也可以有其它变化。

图5B图示了根据本发明的一个实施例在栅结构的侧壁上形成的保护层的简化示图。该示图仅是实例，其不应该过度地限制权利要求的范围。本领域普通技术人员将认识到许多变化、替换和修改。作为实例，图5B图示了在基片经受利用含C-H聚合物的干法蚀刻之后在多晶硅栅结构的侧壁上形成的保护层。

现在返回来参考图2。在步骤206，执行蚀刻。根据一特定实施例，执行使用等离子体物质的SAS蚀刻工艺。如上所述，由于栅结构的侧壁(例如，图5A中的栅结构511和512)防止了在蚀刻工艺期间栅结构被蚀刻，因此栅结构提供了用于蚀刻工艺的对准并且在蚀刻之后保持完整的轮廓。此外，由于栅结构被保护，可相对长时间地执行蚀刻。例如，用长的工艺窗口执行蚀刻，而不会引起显著的栅结构的多晶硅或硅损失。

图6图示了根据本发明一个实施例的部分处理的集成电路的简化示图，其中栅结构的侧壁被保护层覆盖。该示图仅是实例，其不应该过度地限制权利要求的范围。本领域普通技术人员将认识到许多变化、替换和修改。

如图6所示，部分处理的集成电路600包括基片601、可蚀刻氧化物层602以及栅结构603、604、605和606。在栅结构603、604、605和606的侧壁上形成保护层609、610、611和612。例如，与在步骤205执行的蚀刻相比较，在步骤206执行的蚀刻工艺以更大的深度蚀刻。在一特定实例中，在步骤206，可蚀刻氧化物层602被蚀刻穿，并且基片601的少部分也被蚀刻掉。

现在返回来参考图2。在步骤207，除去光致抗蚀剂。取决于应用，可以用不同的方法除去光致抗蚀剂。根据一特定实施例，通过湿法剥离工艺除去光致抗蚀剂。应当理解也有其它方法除去光致抗蚀剂。

在步骤208，除去保护层。取决于应用，可以用不同的方法除去保护层。根据一特定实施例，通过剥离除去保护层。根据另一特定实施例，通过灰化除去保护层。还有其它方法除去保护层，如使用等离子体物质。根据一个实施例，在同一步骤中执行步骤207和步骤208。例如，光致抗蚀剂和保护层由基本上相同的材料组成，并且使用相同的工艺除去。

图7图示了根据本发明的一个实施例，除去栅结构的侧壁上的光致抗蚀剂和保护层之后，部分处理的集成电路的简化示图。该示图仅是实例，其不应该过度地限制权利要求的范围。本领域普通技术人员将认识到许多变化、替换和修改。作为实例，图7示出了在SAS蚀刻工艺之后，尽管可蚀刻氧化物材料已被蚀刻掉，但是栅结构保持它们的完整程度。

为了证明本发明的有效性和有用性，提供了图8A-8C。图8A-8C图示了根据本发明一个实施例的部分处理的集成电路的轮廓。所述图仅是实例，其不应该过度地限制权利要求的范围。本领域普通技术人员将认识到许多变化、替换和修改。如图8A-8C所示，在可蚀刻材料上执行深各向异性蚀刻之前，在栅结构的侧壁上形成保护层。结果，在蚀刻工艺之后在侧壁和拐角几乎没有侵蚀并且保持完整的轮廓。作为实例，图8A-8C中的截面图是从0.18μm闪存阵列拍摄的。应当理解本发明可以用于制造其它类型的器件。

根据一个实施例，本发明提供了一种用于执行自对准源蚀刻工艺的方法。该方法包括提供基片材料的步骤。该方法还包括形成覆盖至少部分基片材料的可蚀刻氧化物材料层的步骤。可蚀刻氧化物材料层可以特征在于第一厚度。可蚀刻氧化物材料层包括第一部分、第二部分以及第三部分。第二部分位于第一部分和第三部分之间。该方法附加地包括用于形成覆盖可蚀刻氧化物材料层的多个结构(例如，栅结构等)的步骤。所述多个结构包括第一结构和第二结构。第一结构包括第一侧壁，且位于第一部分以上。第二结构包括第二侧壁，且位于第三部分以上。第一侧壁面对第二侧壁。另外，该方法包括形成覆盖所述多个结构的多个光致抗蚀剂层的步骤，所述多个光致抗蚀剂层包括覆盖第一结构的第一光致抗蚀剂层和覆盖第二结构的第二光致抗蚀剂层。此外，该方法包括以第一深度执行第一干法蚀刻工艺的步骤，该步骤导致形成覆盖第一侧壁的第一聚合物层和覆盖第二侧壁的第二聚合物层。此外，第一干法蚀刻工艺除去至少第二部分的第二厚度。第二厚度小于第一厚度。例如，第一干法蚀刻工艺的目的是在侧壁结构上形成保护层，并且该工艺期间蚀刻的材料是最少的。而且，该方法包括以第二深度执行第二干法蚀刻的步骤。第二深度大于第一深度。第二干法蚀刻工艺除去至少第二部分的第三厚度。另外，该方法包括除去多个光致抗蚀剂层的步骤。此外，该方法包括除去第一聚合物层和第二聚合物层的步骤。例如，在图2中图示了该方法。

根据另一实施例，本发明提供了一种用于执行自对准源蚀刻工艺的方法。该方法包括提供基片材料的步骤。该方法还包括形成覆盖至少部分基片材料的可蚀刻氧化物材料层的步骤。该可蚀刻氧化物材料层可以是特征在于第一厚度。该可蚀刻氧化物材料层包括第一部分、第二部分以及第三部分。第二部分位于第一部分和第三部分之间。此外，该方法还包括形成覆盖可蚀刻氧化物材料层的多个栅结构的步骤。所述多个栅结构包括第一栅结构和第二栅结构。第一栅结构包括第一侧壁，且位于第一部分以上。第二栅结构包括第二侧壁，且位于第三部分以上。第一侧壁面对第二侧壁。该方法还包括形成覆盖多个栅结构的多个光致抗蚀剂层的步骤。所述多个光致抗蚀剂层包括覆盖第一栅结构的第一光致抗蚀剂层和覆盖第二栅结构的第二光致抗蚀剂层。该方法包括使至少所述多个栅结构经受高速聚合物沉积的步骤，该步骤导致形成覆盖第一侧壁的第一聚合物层和覆盖第二侧壁的第二聚合物层。而且，该方法包括以第一深度执行干法蚀刻的步骤。该干法蚀刻工艺除去至少第二部分的第二厚度。此外，该方法包括除去多个光致抗蚀剂层的步骤。此外，该方法包括除去第一聚合物层和第二聚合物层的步骤。例如，在图2中图示了该方法。

根据另一实施例，本发明提供了一种部分处理的集成电路。例如，该部分处理的集成电路可用于制造闪存器件的工艺。该部分处理的集成电路包括基片材料，所述基片材料特征在于基片厚度和基片直径。该部分处理的集成电路还包括覆盖至少部分基片材料的可蚀刻氧化物材料层。该可蚀刻氧化物材料层包括第一部分、第二部分以及第三部分。第二部分位于第一部分和第三部分之间，第一部分的特征在于第一厚度，第二部分的特征在于第二厚度。第三部分的特征在于第三厚度。第二厚度略微小于第一厚度和第三厚度。该部分处理的集成电路另外包括覆盖可蚀刻氧化物材料层的多个栅结构。该多个栅结构包括第一栅结构和第二栅结构。第一栅结构包括第一侧壁，且位于第一部分以上。第二栅结构包括第二侧壁，且位于第三部分以上。第一侧壁面对第二侧壁。而且，该部分处理的集成电路包括覆盖多个栅结构的多个光致抗蚀剂层。该多个光致抗蚀剂层包括覆盖第一栅结构的第一光致抗蚀剂层和覆盖第二栅结构的第二光致抗蚀剂层。此外，该部分处理的集成电路包括多个聚合物层。该多个聚合物层包括覆盖第一侧壁的第一聚合物层和覆盖第二侧壁的第二聚合物层。例如，在图5中图示了该方法。

根据不同的实施例，本发明提供了一种用于执行蚀刻工艺的改进技术，并提供了超过常规技术的很多优点。根据一特定实施例，本发明提供一种两步骤SAS蚀刻工艺，该工艺利用非目标结构的侧壁上的保护层。结果，在蚀刻工艺之后，非目标结构保持它们的完整程度。还应当认识到，与常规技术相比较，本发明提供了用于蚀刻工艺的较长工艺窗口，并因此提供了更好的控制。还有其它益处。

还应当理解在此描述的例子和实施例仅仅用于说明性目的，且根据这些实例和实施例的各种修改或变化将会被本领域技术人员想到，并应包括在本申请的精神和范围以及所附权利要求的范围内。

Claims

1.一种用于执行自对准源蚀刻工艺的方法，包括：

提供基片材料；

形成覆盖至少部分所述基片材料的可蚀刻氧化物材料层，所述可蚀刻氧化物材料层具有第一厚度，所述可蚀刻氧化物材料层包括第一部分、第二部分和第三部分，所述第二部分位于所述第一部分和所述第三部分之间；

形成覆盖所述可蚀刻氧化物材料层的多个结构，所述多个结构包括第一结构和第二结构，所述第一结构包括第一侧壁，且位于所述第一部分以上，所述第二结构包括第二侧壁，且位于所述第三部分以上，所述第一侧壁面对所述第二侧壁；

形成覆盖所述多个结构的多个光致抗蚀剂层，所述多个光致抗蚀剂层包括覆盖所述第一结构的第一光致抗蚀剂层和覆盖所述第二结构的第二光致抗蚀剂层；

以第一深度执行第一干法蚀刻工艺，所述第一干法蚀刻工艺为各向异性等离子体干法刻蚀，在等离子体干法刻蚀工艺期间形成覆盖所述第一侧壁的第一聚合物层和覆盖所述第二侧壁的第二聚合物层，除去至少所述第二部分的第二厚度，所述第二厚度小于所述第一厚度；

以第二深度执行第二干法蚀刻工艺，所述第二深度大于所述第一深度，除去至少所述第二部分的第三厚度；

除去所述多个光致抗蚀剂层；以及

除去所述第一聚合物层和第二聚合物层。

2.权利要求1的方法，其中所述第一干法蚀刻包括高速聚合物沉积。

3.权利要求1的方法，其中所述第一聚合物层包括含C-H聚合物。

4.权利要求1的方法，其中所述第二厚度小于所述第一厚度的五分之一。

5.权利要求1的方法，其中除去所述第一聚合物层和第二聚合物层包括灰化工艺。

6.权利要求1的方法，其中所述第一厚度在1000埃和6000埃之间。

7.权利要求1的方法，其中除去所述多个光致抗蚀剂层包括湿法剥离工艺。

8.权利要求1的方法，其中所述第一结构是栅结构。

9.权利要求1的方法，其中所述第一结构包括多晶硅材料。

10.权利要求1的方法，其中所述第一结构包括氧化物-氮化物-氧化物(ONO)结构。

11.权利要求1的方法，其中所述可蚀刻氧化物材料层包括浅沟槽隔离(STI)氧化物。

12.权利要求1的方法，其中所述方法用来制造闪存器件中的栅。

13.权利要求1的方法，其中所述方法用来制造闪存器件的一部分。

14.权利要求1的方法，其中所述方法用来制造随机存取存储器的一部分。

15.一种用于执行自对准源蚀刻工艺的方法，包括：

提供基片材料；

形成覆盖所述可蚀刻氧化物材料层的多个栅结构，所述多个栅结构包括第一栅结构和第二栅结构，所述第一栅结构包括第一侧壁，且位于所述第一部分上面，所述第二栅结构包括第二侧壁，且位于所述第三部分上面，所述第一侧壁面对所述第二侧壁；

形成覆盖所述多个栅结构的多个光致抗蚀剂层，所述多个光致抗蚀剂层包括覆盖所述第一栅结构的第一光致抗蚀剂层和覆盖所述第二栅结构的第二光致抗蚀剂层；

使至少所述多个栅结构经受高速聚合物沉积，形成覆盖所述第一侧壁的第一聚合物层和覆盖所述第二侧壁的第二聚合物层；

以第一深度执行干法蚀刻工艺，除去至少所述第二部分的第二厚度，所述第一深度执行干法蚀刻工艺为各向异性等离子体干法刻蚀，所述使至少所述多个栅结构经受高速聚合物沉积过程在各向异性等离子体干法刻蚀工艺期间进行；

除去所述多个光致抗蚀剂层；以及

除去所述第一聚合物层和第二聚合物层。

16.权利要求15的方法，其中所述第一栅结构包括堆叠栅结构，所述堆叠栅结构包括浮动多晶硅栅、内多晶硅电介质层以及控制多晶硅栅。

17.权利要求16的方法，其中所述内多晶硅电介质层包括氧化铝。

18.权利要求16的方法，其中所述内多晶硅电介质层包括氧化铪。

19.权利要求16的方法，其中所述内多晶硅电介质层包括氧化钽。

20.权利要求16的方法，其中所述内多晶硅电介质层包括硅铪氧化物。