[go: up one dir, main page]

CN101179058A - 半导体芯片及半导体装置 - Google Patents

半导体芯片及半导体装置 Download PDF

Info

Publication number
CN101179058A
CN101179058A CNA200710196110XA CN200710196110A CN101179058A CN 101179058 A CN101179058 A CN 101179058A CN A200710196110X A CNA200710196110X A CN A200710196110XA CN 200710196110 A CN200710196110 A CN 200710196110A CN 101179058 A CN101179058 A CN 101179058A
Authority
CN
China
Prior art keywords
semiconductor
semiconductor chip
electrode
semiconductor substrate
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA200710196110XA
Other languages
English (en)
Other versions
CN100521176C (zh
Inventor
谷田一真
根本义彦
田中直敬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
NEC Electronics Corp
Renesas Electronics Corp
Original Assignee
Renesas Technology Corp
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp, Rohm Co Ltd filed Critical Renesas Technology Corp
Publication of CN101179058A publication Critical patent/CN101179058A/zh
Application granted granted Critical
Publication of CN100521176C publication Critical patent/CN100521176C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H10W90/00—
    • E—FIXED CONSTRUCTIONS
    • E01—CONSTRUCTION OF ROADS, RAILWAYS, OR BRIDGES
    • E01D—CONSTRUCTION OF BRIDGES, ELEVATED ROADWAYS OR VIADUCTS; ASSEMBLY OF BRIDGES
    • E01D19/00—Structural or constructional details of bridges
    • E01D19/12—Grating or flooring for bridges; Fastening railway sleepers or tracks to bridges
    • H10W20/023—
    • H10W20/0234—
    • H10W20/0242—
    • H10W20/0245—
    • H10W20/0249—
    • H10W20/20—
    • H10W72/012—
    • E—FIXED CONSTRUCTIONS
    • E01—CONSTRUCTION OF ROADS, RAILWAYS, OR BRIDGES
    • E01D—CONSTRUCTION OF BRIDGES, ELEVATED ROADWAYS OR VIADUCTS; ASSEMBLY OF BRIDGES
    • E01D2101/00—Material constitution of bridges
    • E01D2101/20—Concrete, stone or stone-like material
    • E01D2101/24—Concrete
    • E01D2101/26—Concrete reinforced
    • E01D2101/28—Concrete reinforced prestressed
    • H10W70/65—
    • H10W72/244—
    • H10W72/248—
    • H10W72/251—
    • H10W72/536—
    • H10W72/5363—
    • H10W72/552—
    • H10W72/944—
    • H10W74/00—
    • H10W74/117—
    • H10W90/291—
    • H10W90/297—
    • H10W90/722—
    • H10W90/724—
    • H10W90/754—

Landscapes

  • Engineering & Computer Science (AREA)
  • Architecture (AREA)
  • Civil Engineering (AREA)
  • Structural Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一种半导体芯片，包括：具有表面及背面的半导体基板；在该半导体基板的所述表面形成的功能元件；以及与该功能元件电连接，配置在在该功能元件的侧面沿厚度方向贯通所述半导体基板的贯通孔内，并将所述半导体基板的所述表面侧及所述背面侧电连接的贯通电极，所述贯通电极，包括：具有形成至所述贯通孔深度方向的中途、以便塞住所述贯通孔的部分的籽晶层；配置在比所述籽晶层的塞住所述贯通孔的部分更靠近所述表面侧的表面侧电极；以及配置在比所述籽晶层的塞住所述贯通孔的部分更靠近所述背面侧的背面侧电极。

Description

半导体芯片及半导体装置
本申请是申请号为200410044584.9(申请日：2004年5月13日；发明名称：半导体芯片的制造方法、半导体装置的制造方法、半导体芯片及半导体装置)的分案申请
技术领域
本发明涉及一种具有在厚度方向上贯通的贯通电极的半导体芯片及其制造方法，以及将多个具有在厚度方向上贯通的贯通电极的半导体芯片层叠而成的半导体装置及其制造方法。
背景技术
作为包含多个半导体芯片的半导体装置，有一种多芯片模块(MCM)。在现有技术的多芯片模块中，在由绝缘体构成的布线基板上，多个半导体芯片是与布线基板平行地横向(与布线基板平行的方向)排列配置的。这时，将该多芯片模块安装到其它布线基板上时，存在着安装面积变大的问题。
于是，有人试图在半导体装置内，将多个半导体芯片层叠在布线基板上，以减少半导体装置的安装面积。在这种半导体装置中，有的设置在厚度方向上贯通半导体芯片的贯通电极，利用该贯通电极实现纵向的电连接。
图17(a)～图17(f)，是为了讲述现有技术的具有贯通电极的半导体芯片的第1制造方法而绘制的图解式的剖面图。
在一个表面(以下称作“表面”)上形成有功能元件(器件)101的半导体晶片(以下简称“晶片”)W的表面上，形成由氧化硅(SiO2)构成的硬掩膜103。硬掩膜103，具有使功能元件101的所定部分和在晶片W中的功能元件101的侧面的区域露出来的开口103a。
晶片W的厚度，例如晶片W的直径为8英寸时，是725μm左右：晶片W的直径为6英寸时，是625μm左右。
然后，通过反应性离子腐蚀(RIE)，在开口部103内露出的晶片W中，在功能元件101的侧面的区域，形成表面侧凹处102。表面侧凹处102的深度，例如是70μm左右。接着，采用CVD(Chemical Vapor Deposition)法，在开口103a及表面侧凹处102内的露出表面，形成具有使功能元件101的所定部位露出来的图案、由氧化硅构成的绝缘膜104。
接着，在该绝缘膜104上及开口103a的内周面，例如，形成由铜构成的籽晶层105后，通过以籽晶层105为籽晶的电镀，用由铜构成的金属材料106埋住开口103a及表面侧凹处102内部。金属材料106，与功能元件101的所定部位电连接。
随后，对经过以上工序的晶片W的表面，即设置了金属材料106的一侧的表面，进行CMP(Chemical Mechanical Polishing)研磨(磨削)，使硬掩膜103的表面和金属材料106的表面拉平。接着，在经过以上工序的晶片W的表面，形成具有使表面侧凹处102上的金属材料106露出的开口的表面侧绝缘膜107，在金属材料106的露出部分，形成突起108。图17(a)示出这种状态。
接着，在晶片W的表面贴附图中未示出的支撑体，对于与晶片W的表面相对的一侧的面(以下称作“背面”)进行机械性磨削，使晶片W成为厚度约55μm左右的薄片。这样，金属材料106就从背面露出，表面侧凹处102内的金属材料106成为贯通电极109。金属材料106的残余部位，成为将贯通电极109和功能元件101电连接的布线材料110。图17(b)示出这种状态。
在晶片W的背面，存在着具有磨削的痕迹和磨削时受到的损伤的磨削损伤层。为了去除该磨削损伤层，将晶片W的背面进行5μm左右的干腐蚀。这时，贯通电极109、籽晶层105以及绝缘膜104几乎未被腐蚀，从晶片W的背面突出。该工序之后，晶片W的厚度大约为50μm左右。图17(c)示出这种状态。
再在晶片W的整个背面，形成由氧化硅构成的背面侧绝缘膜111(参阅图17(d))。进而，通过磨削去除背面侧绝缘膜111中的覆盖贯通电极109、籽晶层105以及绝缘膜104的部分后，使它们露出，形成突起112(参阅图17(f))。然后，将晶片W切断，做成一个个具有贯通电极109的半导体芯片。
图18(a)～图18(f)，是为了讲述现有技术的具有贯通电极的半导体芯片的第2制造方法而绘制的图解式的剖面图。该制造方法，刊登在国际公开第W098/19337号手册中。在图18(a)～图18(f)中，对与图17(a)～图17(f)所示的各部位对应的部分，赋予和图17(a)～图17(f)相同的参照符号，并不在赘述。
首先，与现有技术的第1制造方法一样，实施直到在晶片W的表面形成突起108的工序(参阅图18(a))。表面侧凹处102的深度，与现有技术的第1制造方法一样，是70μm左右。接着，机械磨削晶片W的背面，使晶片W的厚度成为80μm左右。所以，在这个阶段，表面侧凹处102不贯通晶片W，在表面侧凹处102内的金属材料106与晶片W的背面之间，存在着厚度成为10μm左右的晶片W。图18(b)示出这种状态。
接着，将晶片W的背面干腐蚀30μm左右。进行该工序时，要使腐蚀绝缘膜104的速度，慢于腐蚀晶片W的速度。这样，能够在去除磨削损伤层的同时，还使被籽晶层105及绝缘膜104覆盖的金属材料106，从晶片W的背面突出20μm左右。图18(c)示出这种状态。
接着，在晶片W的整个背面，形成由氧化硅构成的绝缘膜115(参阅图18(d))。进而，从晶片W的背面去除绝缘膜115、104及籽晶层105，使金属材料106露出晶片W的背面。这样，表面侧凹处102内的金属材料106，就成为贯通电极117；金属材料106的残余部分，就成为将贯通电极109和功能元件101电连接的布线部件118。图18(e)示出这种状态。
接着，在晶片W的背面，在贯通电极117及籽晶层105的露出部位形成突起116。然后，将晶片W切断，做成一个个具有贯通电极117的半导体芯片。
将采用以上任何一种制造方法得到的半导体芯片，按照纵向层叠，使邻接的半导体芯片的突起108和突起112或突起116接合，就能将半导体芯片彼此电连接。这样，能够缩短布线长度。这样的半导体装置，向布线基板等安装时所占面积较小。
可是，在现有技术的第1制造方法中，磨削晶片W的背面时(图17(b))，贯通电极109(金属材料106)也和晶片W一起被磨削。从而使晶片W受到构成金属材料106的铜的污染，使半导体芯片的特性受到影响。这种铜，通过扩散，达到晶片W的深层，即使去除磨削损伤层(图17(c))，也仍然会残留在晶片W中。
另外，贯通孔(表面侧凹处102)的大小(宽度)，伴随处理工艺的日益细微化，例如，要求10μm左右。但这时，表面侧凹处102的深度做不到70μm左右以上。所以，如果不将晶片W薄到70μm左右以下(在所述示例中是50μm左右)，就无法使金属材料106(贯通电极109)确实从背面露出来，其结果，获得的半导体芯片(将晶片W切断后获得的半导体基板)的厚度，就成为70μm以下(在所述示例中是50μm左右)。
然而，半导体芯片的厚度成为100μm以下后，半导体芯片的刚性就要急剧变小。其结果，将这么薄的半导体芯片层叠成半导体装置时，半导体芯片产生弯曲，使布线基板和半导体芯片之间，或半导体芯片彼此之间，不能良好地接合(连接)。
在第2种制造方法中，磨削晶片W的背面，使晶片W变薄时，由于不使(贯通电极109)露出来，所以不会使晶片W受到铜的污染。可是，由于晶片W的厚度，最终成为70μm以下(在所述示例中是50μm左右)，所以，和采用第1方法时一样，获得的半导体芯片的刚性小，用这些半导体芯片组装半导体装置时，会出问题。
发明内容
本发明的目的，就是要提供具有贯通电极、金属污染较小的半导体芯片。
本发明的另一个目的，就是要提供具有贯通电极、刚性较大的半导体芯片。
本发明的再一个目的，就是要提供具有贯通电极、金属污染较小的半导体芯片的制造方法。
本发明的再一个目的，就是要提供具有贯通电极、刚性较大的半导体芯片的制造方法。
本发明的再一个目的，就是要提供包括具有贯通电极、金属污染较小的半导体芯片的半导体装置。
本发明的再一个目的，就是要提供包括具有贯通电极、刚性较大的半导体芯片的半导体装置。
本发明的再一个目的，就是要提供包括具有贯通电极、金属污染较小的半导体芯片的半导体装置的制造方法。
本发明的再一个目的，就是要提供包括具有贯通电极、刚性较大的半导体芯片的半导体装置的制造方法。
本发明的半导体芯片的制造方法，包括：从具有表面及背面且在所述表面上形成有功能元件的半导体基板的所述表面，形成沿该半导体基板的厚度方向延伸的表面侧凹处的工序；向该表面侧凹处内供给金属材料，形成与所述功能元件电连接的表面侧电极的表面侧电极形成工序；从所述背面去除所述半导体基板，将所述半导体基板薄形化至比所述表面侧凹处的深度大的所定厚度的薄型化工序；在该薄型化工序之后，通过在所述半导体基板的所述背面形成与所述表面侧凹处连通的背面侧凹处，从而形成包括所述表面侧凹处和所述背面侧凹处在内的连续的贯通孔的背面侧凹处形成工序；向所述背面侧凹处供给金属材料，形成与所述表面侧电极电连接的、与所述表面侧电极一起构成贯通所述半导体基板的贯通电极的背面侧电极形成工序。
采用本发明后，通过薄型化工序，从背面去除半导体基板，使之薄型化。但这时，半导体基板具有比表面侧凹处的深度大所定尺寸的厚度。因此，表面侧凹处不会到达半导体基板的背面侧，不会贯通半导体基板，表面侧凹处内的金属材料不会露出半导体基板的背面侧。所以，例如，即使在薄型化工序中进行物理性的磨削(研磨)，在磨削之际，构成表面侧凹处内的金属材料的金属原子，也不会扩散到半导体基板中。因此，这种半导体芯片具有良好的特性。
另外，由于在薄型化工序中，不需要在表面侧凹处贯通半导体基板，所以，可以使薄型化工序后的厚度，成为具有足够的刚性的厚度(例如100μm以上)。
所述薄型化工序，可以包含物理性地磨削所述半导体基板的所述背面的磨削工序，和在该磨削工序之后，去除该磨削工序在所述半导体基板的所述背面附近产生的磨削损伤层的工序。
在磨削工序中，通过物理性地磨削(研磨)半导体基板的背面后，在半导体基板的背面附近，会产生具有磨削痕迹及损伤的磨削损伤层。但采用本构成后，能够去除这种磨削损伤层。这时，能够确定去除磨削损伤层前的半导体基板的厚度，以确保去除磨削损伤层后的半导体基板具有足够的刚性。
由于表面侧凹处被在半导体基板的背面的所定位置形成的背面侧凹处贯通，所以可以使所得到的半导体芯片中的半导体基板的厚度，与薄型化工序后的半导体基板的厚度基本上相等。因此，这种半导体芯片，具有足够的刚性。用这种半导体芯片组装半导体基板时，由于半导体芯片不会弯曲，所以可以使半导体芯片与其它半导体芯片及布线基板良好地连接。
采用本发明涉及的制造方法，可以得到具有在厚度方向上贯通半导体基板的贯通电极的半导体芯片。利用该贯通电极，使半导体基板的表面侧与背面侧电连接。这样就能使在半导体基板的表面形成的功能元件，用较短的布线长度，与半导体基板的背面侧电连接。
背面侧凹处形成工序，还可以包括形成与表面侧凹处不连通的别的背面侧凹处的工序。就是说，通过背面侧凹处形成工序，既可以只形成与表面侧凹处连通的背面侧凹处，还可以形成与表面侧凹处连通的背面侧凹处及与表面侧凹处不连通的别的背面侧凹处两者。
通过表面侧电极形成工序形成的表面侧电极，既可以是成为与功能元件电连接的信号用布线的一部分，也可以是成为与功能元件电连接的电源布线的一部分。就是说，与功能元件电连接的贯通电极，既可以成为信号用布线的一部分，也可以成为接地布线的一部分，还可以成为电源布线的一部分。
所述背面侧电极形成工序，还可以包括形成旨在在内部形成接地布线的接地用凹处的工序。这时，所述背面侧电极形成工序，还可以包括向接地用凹处内供给金属材料，形成所述接地布线的工序。
接地用凹处，可以在占据半导体基板的背面的大部分的广大的区域中形成。这样，可以得到具有占据半导体基板的背面的大部分的较大面积的接地布线，能够提高半导体芯片通过接地布线的散热性能。
接地用凹处形成工序，还可以包括形成与表面侧凹处连通的接地用凹处的工序。这时，接地布线成为贯通电极的一部分，可以将功能元件接地。接地用凹处形成工序，还可以包括形成与表面侧凹处不连通的接地用凹处的工序。这时，贯通电极可以成为信号用布线的一部分。信号用布线和接地布线能够绝缘。
所述背面侧凹处形成工序，可以包括在内部形成电源布线的电源用凹处的工序，这时，所述背面侧电极形成工序，可以包括向所述电源用凹处内供给金属材料，形成所述电源布线的工序
采用这种构成后，可以获得与表面侧电极电连接的电源布线。所以，在获得的半导体芯片中，可以通过电源布线，向功能元件供给电力。电源布线可以通过向电源用凹处内供给金属材料而形成。因此，可以采用加深电源用凹处的方法，形成较厚(例如，厚度为30μm左右)的电源布线。这样，即使半导体芯片是多层布线的LSI，也能通过这么厚的电源布线向功能元件供给足够大的电力。
所述背面侧凹处形成工序，可以包括形成接地用凹处的工序和形成电源用凹处的工序，这时，可以获得接地布线和电源布线在背面混在一起的半导体芯片。
该半导体芯片的制造方法，还可以包括将向所述背面侧凹处内供给的金属材料，从所述半导体芯片的端面露出的工序。
采用这种结构后，可以获得具有露出端面的背面侧电极的半导体芯片。这样，半导体芯片产生的热量，可以通过背面侧电极，从半导体芯片的端面散发，所以提高了散热性。
在上述情况下，背面侧凹处，还可以是为了形成成为信号用布线的一部分的背面侧电极而设置的，这时，可以获得信号用布线的一部分从端面露出的半导体芯片。另外，在上述情况下，背面侧凹处，还可以是接地用凹处，这时，可以获得接地布线从端面露出的半导体芯片。
进而，在上述情况下，背面侧凹处，还可以是电源用凹处，这时，可以得到电源布线从端面露出的半导体芯片。这样，可以通过从端面露出的电源布线，向功能元件供给电力。在此基础上，再通过从半导体芯片的端面露出的接地布线接地，从而即使将这些半导体芯片层迭时，也能给各半导体芯片(功能元件)供给稳定的驱动电压。
所述表面侧电极形成工序及所述背面侧电极形成工序中，至少有一个，包括在所述凹处的内面形成籽晶层的工序，和通过以籽晶层为籽晶的电镀向所述凹处内供给金属材料而形成所述电极的工序。
采用这种方法后，可以良好地、同时还可以以很高的生产效率用金属材料埋住表面侧凹处和背面侧凹处。
在表面侧电极形成工序及背面侧电极形成工序之后，还可以进而包括采用CMP等方法，去除从半导体基板的表面及背面突出的金属材料的工序。
表面侧电极形成工序及背面侧电极形成工序，不限于上述方法，例如，还可以采用CVD法、溅射法、熔融材料的浸渍等方法，向表面侧凹处背面侧凹处供给金属材料的工序。
本发明的半导体装置的制造方法，包括制造多个半导体芯片的工序，和层叠所述多个半导体芯片的工序。制造所述多个半导体芯片的工序，包括：对各半导体芯片，具有表面及背面，在所述表面上，形成从功能元件的半导体基板的所述表面，沿该半导体基板的厚度方向延伸的表面侧凹处的工序；向该表面侧凹处内供给金属材料，形成与所述功能元件电连接的表面侧电极的表面侧电极形成工序；从所述背面去除所述半导体基板，将所述半导体基板做成比所述表面侧凹处的深度大所定厚度的薄片的薄型化工序；在该薄型化工序之后，通过在所述半导体基板的所述背面形成与所述表面侧凹处连通的背面侧凹处，从而形成包括所述表面侧凹处和所述背面侧凹处在内的连续的贯通孔的背面侧凹处形成工序；向所述背面侧凹处供给金属材料，形成与所述表面侧电极电连接、同时还成为和所述表面侧电极一起贯通半导体基板的贯通电极的背面侧电极形成工序。
采用本发明后，通过制造多个半导体芯片的工序，可以获得具有很大的厚度(例如100μm以上)和具有足够的刚性的多个半导体芯片。将这些半导体芯片层叠时，由于这些半导体芯片没有弯曲，所以可以互相良好地接合。
层叠所述多个半导体芯片的工序，还可以包括在布线基板上层叠所述多个半导体芯片的工序。这样，可以获得在布线基板上层叠所述多个半导体芯片的半导体装置。这时，半导体装置安装在其它的布线基板上，该半导体装置具有的布线基板与其它布线基板基本平行。这样，由于半导体芯片朝着与其它的布线基板直交的方向排列，所以该半导体装置的安装面积减小。另外，利用朝各半导体芯片的厚度方向贯通的贯通电极，还可以用较短的距离，在半导体芯片彼此之间，或半导体芯片与半导体装置具有的布线基板之间电连接。
通过制造所述多个半导体芯片的工序，可以获得金属污染较少的半导体芯片。所以，采用该半导体装置的制造方法，可以获得具有贯通电极、金属污染较少的半导体芯片的半导体装置。
制造所述多个半导体芯片的工序，还可以包括在各半导体基板的所述表面及所述背面中至少一个上，形成与所述贯通电极电连接的突起的工序。这时，层叠所述多个半导体芯片的工序，还可以包括将一个所述半导体芯片上形成的所述突起与另一个所述半导体芯片上形成的所述突起接合起来的工序。
本发明的半导体芯片，包括：具有表面及背面的半导体基板；在该半导体基板的所述表面形成的功能元件；与该功能元件电连接，在该功能元件的侧面、配置在朝厚度方向贯通所述半导体基板的贯通孔内，将所述半导体基板的所述表面及所述背面电连接的贯通电极。所述贯通电极，包括：具有到达所述贯通孔深度方向的中途、以便塞住所述贯通孔的部分的籽晶层；配置在比所述籽晶层的塞住所述贯通孔的部分靠近所述表面侧的表面侧电极；配置在比所述籽晶层的塞住所述贯通孔的部分靠近所述背面侧的背面侧电极。
另外，本发明的另一半导体芯片，包括：具有表面及背面的半导体基板；在该半导体基板的所述表面形成的功能元件；与该功能元件电连接，在该功能元件的侧面、配置在朝厚度方向贯通所述半导体基板的贯通孔内，将所述半导体基板的所述表面及所述背面电连接的贯通电极。所述贯通电极，包括：在所述半导体基板的所述表面侧形成，成为所述贯通孔的一部分，配置在所述表面侧凹处内的表面侧电极；在所述半导体基板的所述背面侧形成，与所述表面侧凹处连通，成为所述贯通孔的一部分，配置在所述背面侧凹处内的背面侧电极。所述背面侧凹处，在所述背面侧中形成在包含相当于所述表面侧电极的形成区域的区域在内的更大的区域中。
所述背面侧电极，还可以包括在所述半导体基板的所述背面形成的接地布线。
另外，所述背面侧电极，还可以包括在所述半导体基板的所述背面形成的电源布线。
本发明的半导体装置，包括朝厚度方向层叠的多个半导体芯片。
各半导体芯片，包括：具有表面及背面的半导体基板；在该半导体基板的所述表面形成的功能元件；与该功能元件电连接，在该功能元件的侧面、配置在朝厚度方向贯通所述半导体基板的贯通孔内，将所述半导体基板的所述表面侧及所述背面侧电连接的贯通电极。所述贯通电极，包括：具有到达所述贯通孔深度方向的中途、以便塞住所述贯通孔的部分的籽晶层；配置在比所述籽晶层的塞住所述贯通孔的部分靠近所述表面侧的表面侧电极；配置在比所述籽晶层的塞住所述贯通孔的部分靠近所述背面侧的背面侧电极。
本发明的另一半导体装置，包括朝厚度方向层叠的多个半导体芯片。各半导体芯片，包括：具有表面及背面的半导体基板；在该半导体基板的所述表面形成的功能元件；与该功能元件电连接，在该功能元件的侧面、配置在朝厚度方向贯通所述半导体基板的贯通孔内，将所述半导体基板的所述表面及所述背面电连接的贯通电极。所述贯通电极，包括：在所述半导体基板的所述表面侧形成，成为所述贯通孔的一部分，配置在所述表面侧凹处内的表面侧电极；在所述半导体基板的所述背面侧形成，与所述表面侧凹处连通，成为所述贯通孔的一部分，配置在背面侧凹处内的背面侧电极。所述背面侧凹处，在所述背面侧中形成在包含相当于所述表面侧电极的形成区域的区域在内的更大的区域中。
各半导体芯片，还可以包括与所述贯通电极电连接、在所述表面及所述背面中的至少一方形成的突起。这时，在所述多个半导体芯片中的邻接的一个半导体芯片和另一半导体芯片中，可以将所述一个半导体芯片的所述突起和所述另一半导体芯片的所述突起接合。
下面，参照附图，依次讲述实施方式，从而揭示本发明中的上述目的或其它目的的特征及效果。
附图说明
图1是表示本发明的第1实施方式涉及的半导体芯片的结构的图解式的剖面图。
图2(a)～图2(d)是表示本发明的第2实施方式涉及的一组半导体芯片的结构的图解式的剖面图。
图3是表示包括多个图2(a)所示的半导体芯片的半导体装置的结构的图解式的剖面图。
图4是表示包括多个图2(b)所示的半导体芯片的半导体装置的结构的图解式的剖面图。
图5是表示包括多个图2(c)所示的半导体芯片的半导体装置的结构的图解式的剖面图。
图6(a)～图6(d)是表示本发明的第3实施方式涉及的一组半导体芯片的结构的图解式的剖面图。
图7(a)～图7(d)是表示本发明的第4实施方式涉及的一组半导体芯片的结构的图解式的剖面图。
图8是表示本发明的第5实施方式涉及的半导体芯片的结构的图解式的剖面图。
图9是表示本发明的第6实施方式涉及的半导体芯片的结构的图解式的剖面图。
图10是表示包括多个图9所示的半导体芯片的半导体装置的结构的图解式的剖面图。
图11是表示包括多个图2(a)所示的半导体芯片的另一半导体装置的结构的图解式的剖面图。
图12是表示包括多个图2(a)所示的半导体芯片的又一半导体装置的结构的图解式的剖面图。
图13(a)～图13(k)，是为了讲述图2(a)所示的半导体芯片的制造方法而绘制的图解式的剖面图。
图14(a)～图14(h)，是为了讲述图12所示的半导体装置的第1制造方法而绘制的图解式的剖面图。
图15(a)～图15(e)，是为了讲述图12所示的半导体装置的第2制造方法而绘制的图解式的剖面图。
图16(a)～图16(d)，是为了讲述具有和图12所示的半导体装置类似结构的半导体装置的制造方法而绘制的图解式的剖面图。
图17(a)～图17(f)，是为了讲述现有技术的具有贯通电极的半导体芯片的第1制造方法而绘制的图解式的剖面图。
图18(a)～图18(f)，是为了讲述现有技术的具有贯通电极的半导体芯片的第2制造方法而绘制的图解式的剖面图。
具体实施方式
图1是表示本发明的第1实施方式涉及的半导体芯片的结构的图解式的剖面图。
该半导体芯片1，包括由硅构成的半导体基板2。半导体基板2的厚度(半导体芯片1)，是100μm左右。在半导体基板2的一个表面(以下称作“表面”)上形成具有多个电极功能元件(器件)3。在功能元件3的侧面，形成朝厚度方向贯通半导体基板2贯通孔4。在贯通孔4内周面，形成由氧化硅(SiO2)构成的绝缘膜5。
在半导体基板2的表面，形成具有开口6a的硬掩膜6。硬掩膜6由氧化硅构成。在开口6a内，存在着功能元件3的一部分及贯通孔4。
在半导体基板2的表面中，在开口6a内，形成具有使功能元件3的一部分露出的图案的绝缘膜8。在开口6a及贯通孔4的内壁，存在着由铜(Cu)构成的表面侧籽晶层9。表面侧籽晶层9，在贯通孔4内，从半导体基板2的表面起，形成比70μm浅的部分。表面侧籽晶层9，进而还在半导体基板2的厚度方向，从表面起的70μm左右的位置，与贯通孔4基本垂直，就象塞住贯通孔4似地形成。表面侧籽晶层9，还在贯通孔4的内周面(绝缘膜5上)形成。
在贯通孔4内被籽晶层9包围的区域、以及在开口6a内贯通孔4的延长线上的区域，用表面侧电极10A填满。表面侧电极10A，配置在比表面侧籽晶层9塞住贯通孔4的部分靠近表面侧。
在开口6a内的表面侧电极10A以外的区域，和表面侧电极10A成为一体，用与功能元件3的一个电极电连接的布线部件11填满。表面侧电极10A及布线部件11，由铜构成。表面侧电极10A及布线部件11的表面，与硬掩膜6成为一个平面。
在布线部件11及硬掩膜6的表面，形成由氧化硅及氮化硅(Si3N4)构成的表面侧绝缘膜13。表面侧绝缘膜13，根据需要，可以设置，也可以不设置。在表面侧绝缘膜13上，形成使表面侧电极10A露出的开口。通过该开口，从表面侧绝缘膜13的表面突出的突起(突起电极)12与表面侧电极10A接合。
在与半导基板2的表面相对的一侧的面(以下称作“背面”)上，在贯通孔4的延长线上，形成具有开口7a内的硬掩膜7。
在贯通孔4内，在从半导基板2的表面起，比30μm浅的部分，设置着由铜构成的背面侧籽晶层14。背面侧籽晶层14，与表面侧籽晶层9中塞住贯通孔4的部分邻接，就象塞住贯通孔4似地形成，进而，还在贯通孔4内的内周面及硬掩膜7的开口7a内形成。
在贯通孔4内，被背面侧籽晶层14包围的区域及开口7a内，用背面侧电极10B填满。背面侧电极10B，配置在比背面侧籽晶层14塞住贯通孔4的部分靠近背面侧。背面侧电极10B由铜构成。
背面侧电极10B的表面，与硬掩膜7的表面成为一个平面。硬掩膜7的表面，形成由氧化硅及氮化硅构成的背面侧绝缘膜16。背面侧绝缘膜16，根据需要，可以设置，也可以不设置。在背面侧绝缘膜16上，形成使背面侧电极10B露出的开口。通过该开口，从背面侧绝缘膜16的背面突出的突起(突起电极)15与背面侧电极10B接合。
表面侧电极10A、表面侧籽晶层9、背面侧籽晶层14及背面侧电极10B，贯通半导体基板2，成为半导体基板2的表面侧及背面侧的导通路线的贯通电极10。贯通电极10，通过绝缘膜5及硬掩膜6、7，与半导体基板2绝缘。
这样，对功能元件3的布线部件11连接的电极，可以通过突起12，从半导体芯片1的表面侧与之电连接，同时还能通过突起15，从半导体芯片1的背面侧与之电连接。半导体基板2的表面侧及背面侧之间的布线长度，被贯通半导体基板2的贯通电极10缩短。
在半导体基板2上，几乎不含来源于贯通电极10的金属杂质，半导体芯片1具有良好的特性。
半导体基板2(半导体芯片1)的厚度约100μm左右，所以该半导体芯片1具有足够大的刚性。这样，用半导体芯片1就能良好地组装成半导体装置，使半导体芯片1不弯曲。
图2(a)～(d)是表示本发明的第2实施方式涉及的一组半导体芯片的结构的图解式的剖面图。在图2(a)～(d)中，对与图1所示的各部对应的部分，赋予和图1相同的符号，并且不再赘述。这些半导体芯片21、26、33、34，具有半导体基板2，在半导体基板2的背面侧，形成接地布线22、27。
在图2(a)所示的半导体芯片21中，在半导体基板2背面的贯通孔4的一侧，形成接地用凹处23。在接地用凹处23的侧壁上，设置着绝缘膜24。在硬掩膜7上，除了形成开口7a之外，还形成开口7b。对半导基板2的厚度方向而言，开口7b基本上在接地用凹处23的延长线上形成。
在接地用凹处23及开口7b的内壁上，形成由铜构成的背面侧籽晶层25。背面侧籽晶层25中在接地用凹处23的底面形成的部分和半导基板2之间，插入了图中未示出阻挡金属层。背面侧籽晶层25中在接地用凹处23的底面形成的部分和背面侧籽晶层14中塞住贯通孔4的部分，基本上在同一个平面上。
设置着由铜构成的接地布线22，以便埋住接地用凹处23及开口7b。接地布线22，与掩膜7及背面侧电极10B的表面，成同一个平面。在掩膜7及接地布线22的表面上，形成背面侧绝缘膜16。背面侧绝缘膜16，根据需要，可以设定，也可以不设定。
接地布线22和贯通电极10，通过硬掩膜7和绝缘膜5、24，被电气性绝缘。接地布线22，例如，可以将半导基板2的背面接地。接地布线22，例如，还可以通过图中未示出的、在背面侧绝缘膜16上形成的开口，使突起15和同样的突起接合，通过该突起，能够将半导体芯片21和层叠的另一半导体芯片及布线基板连接。
在该实施方式中，贯通电极10及突起12、15，成为信号用布线的一部分。接地布线22，可以在半导体基板2的背面，在避开贯通电极10的大部分区域形成。由铜构成的接地布线22，热传导率高，所以还能起到散热片的作用。增大接地布线22的面积，可以提高半导体芯片21的散热性能。
半导体基板2的最大厚度是100μm左右。在接地用凹处23形成的部分，半导体基板2变的比较薄(例如成为70μm)。但用接地布线22将接地用凹处23填满后，半导体基板2和接地布线22的合计厚度就成为100μm左右。就是说，半导体芯片21的任何部分的厚度都大致为100μm左右，具有足够大的刚性。
在图2(b)所示的半导体芯片26的背面，形成由铜构成的接地布线27。在半导体基板2的背面侧，在比包括相当于表面侧电极10A形成区域的区域还要大的区域，形成接地用凹处29。接地用凹处29，在半导体基板2的端面(在图2(a)中是左侧的端面)具有开口。
接地用凹处29的深度是30μm左右，在接地用凹处29的一部分底面，露出表面侧籽晶层9。成为与配置接地用凹处29和表面侧电极1 0A的孔连通的贯通孔30。在包括表面侧籽晶层9的露出部分在内的接地用凹处29的内壁，形成由铜构成的背面侧籽晶层28。接地用凹处29内，用接地布线27填满。接地布线27，在半导体芯片26的端面(在图2(a)中是左侧的端面)露出。
接地布线27的表面，被平坦化，在该表面上，形成背面侧绝缘膜16。在接地布线27的端面，未形成背面侧绝缘膜16。背面侧绝缘膜16，根据需要，可以设置，也可以不设置。
在背面侧绝缘膜16上，形成使接地线27中处于表面侧电极10A的延长线上的部分露出的开口。在接地布线27的该露出部分，设置着突起31。在接地布线27中，露出半导体芯片26的端面的面，与半导体基板2成为同一个平面。
在该实施方式中，表面侧电极10A、表面侧籽晶层9、背面侧籽晶层28及接地布线27，形成成为半导体基板2的表面侧及背面侧的导通途径的贯通电极32。采用上述结构后，功能元件3的布线部件11连接的电极，与接地布线27电连接，通过突起12，从半导体芯片26的表面侧接地，或者通过突起31，从半导体芯片26的背面侧接地。
接地用凹处29，用接地布线27填满，从而使半导体基板2的任何部位的厚度都大致为100μm，具有足够大的刚性。
接地布线27从半导体芯片26的端面露出，从而使该半导体芯片26能够有效地从端面散热，与半导体芯片21相比，进一步提高了散热性。接地布线27，也可以如图2(c)所示，不从半导体芯片33的端面露出。即使这时，通过突起12、13，也能将布线部件11连接的功能元件3的电极接地。
在图2(d)所示的半导体芯片34中，设置着成为信号用布线的一部分的背面例电极10B，和与背面例电极10B绝缘的布线部件22。背面例电极10B，露出半导体芯片34的端面，从而提高半导体芯片34的散热性能。
图3是表示包括多个图2(a)所示的半导体芯片21的半导体装置的结构的图解式的剖面图。该半导体装置71，具有布线基板72及在布线基板72上层叠的多个(在本实施方式中是3个)半导体芯片21。
布线基板72，由绝缘体构成。在布线基板72上，形成朝厚度方向贯通布线基板72的贯通电极74。在布线基板72的一个表面侧，贯通电极74与金属极点75接合。在与布线基板72的金属极点75的这一侧相对的面上，形成所定的图案的布线73。布线73与贯通电极74接合，在布线73的所定部位形成突起77。
多个半导体芯片21，都配置成为使半导体基板2与布线基板72大致平行的状态，其表面(形成功能元件3的一侧的面)朝着离布线基板72较远的一侧。半导体芯片21，也可以将其表面朝着离布线基板72较近的一侧。
布线基板72的突起77，与一个半导体芯片21的背面形成的突起15接合。在相邻的2个半导体芯片21中，在一个半导体芯片21的表面形成的突起12与另一个半导体芯片21的背面形成的突起15接合。这样，3个一个半导体芯片21，朝厚度方向层叠。多个半导体芯片21及布线基板72的形成布线73的面，被用密封树脂76密封。
采用上述结构后，各半导体芯片21具有的功能元件3的电极中的一个，通过布线部件11、贯通电极10、突起15、12、77、布线73及贯通电极74，与所定的金属极点75连接。各半导体芯片21具有的贯通电极10，大致排列在一条直线上，所以，与布线基板72不邻接的半导体芯片21的功能元件3，也以较短的距离，与布线基板72上的布线74连接。
各半导体芯片21具有的接地布线22，可以通过例如图中未示出的贯通电极、突起、布线等，与其它的金属极点75连接。
该半导体装置71，可以通过金属极点75，安装到其它布线基板上。这样，可以将功能元件3的电极(包括接地用电极)，与其它布线基板电连接。通过层叠多个半导体芯片21，减小该半导体装置71的安装面积。
在最上级的(离布线基板72最远的)半导体芯片21的表面，可以不设置突起12，这时，也可以用表面侧绝缘膜13将最上级的半导体芯片21的表面全部覆盖。
图4是表示包括多个图2(b)所示的半导体芯片26的半导体装置的结构的图解式的剖面图。在图4中，对与图3所示的各部对应的部分，赋予和图3相同的符号，并且不再赘述。该半导体装置81，具有布线基板72及在布线基板72上层叠的多个(在本实施方式中是3个)半导体芯片26。
各半导体芯片26具有的功能元件3的电极中的一个，通过布线部件11、贯通电极32(包括接地布线27)、突起31、12、77、布线73及贯通电极74，与所定的金属极点75连接。
各半导体芯片26具有的接地布线27，从半导体芯片26的端面露出，所以提高了从半导体装置81的端面散热的性能。取代半导体芯片26，具有图2(d)所示的半导体芯片34时，也能够通过使成为信号用布线的一部分的背面侧电极10B露出半导体芯片34的端面，从而提高从半导体装置的端面散热的性能。
接地布线27及背面侧电极10B，露出半导体芯片26、34的端面时，还可以利用这些露出部分，通过金属线等，进行半导体装置内的电连接。
图5是表示包括多个图2(c)所示的半导体芯片33的半导体装置的结构的图解式的剖面图。在图5中，对与图3所示的各部对应的部分，赋予和图3相同的符号，并且不再赘述。该半导体装置82，具有布线基板72及在布线基板72上层叠的多个(在本实施方式中是3个)半导体芯片33。
各半导体芯片33具有的功能元件3的电极中的一个，通过布线部件11、贯通电极32(包括接地布线27)、突起31、12、77、布线73及贯通电极74，与所定的金属极点75连接。就象该半导体装置82那样，即使接地布线27不从半导体芯片33的端面露出时，也可通过充分扩大接地布线27的面积，提高从半导体装置82的散热性能。
以上的半导体装置71、81、82，是分别将结构基本相同的半导体芯片21、26、33层叠而成的例子。但是，在一个半导体装置中，也可以将结构不同的多个半导体芯片层叠而成。
图6(a)～图6(d)是表示本发明的第3实施方式涉及的一组半导体芯片的结构的图解式的剖面图。在图6中，对与图1及图2(a)～图(d)所示的各部对应的部分，赋予和图1及图2(a)～图(d)相同的符号，并且不再赘述。
这些半导体芯片41、44、45、46，具有半导体基板2，在半导体基板2的背面侧，形成接地布线22、27。在半导体芯片41、44、45、46的表面侧及背面侧，除了形成突起12、15之外，还形成不被电连接使用的1个或多个(在本实施方式中是各2个)虚突起42、43。
虚突起42及虚突起43，是形状及大小分别与突起12及突起15或突起31基本相同的金属突起。突起12与虚突起42，高度基本相同；突起15或突起31与虚突起43，高度基本相同。
图6(a)所示的半导体芯片41，与图2(a)所示的半导体芯片21具有类似的构造，在背面，配置着与表面侧电极10A电连接的半导体芯片44的端面露出的接地布线27。接地布线27，除了与突起31的接合部外，也从背面侧绝缘膜16的所定位置形成的开口露出，在该露出部，与虚突起43接合。
在半导体芯片41的表面，与半导体芯片41相对而言，在与虚突起43相反侧的位置上，形成虚突起42。虚突起42在表面侧绝缘膜13上形成，不与任何功能元件3电连接。
将具有相同结构的2个半导体芯片41中，一个半导体芯片41的突起12及虚突起42，与另一个半导体芯片41的突起15及虚突起43分别接合，可以纵向层叠。这时，虚突起43、42虽然不参与电连接，但却发挥着将功能元件3产生的热量，有效地散发出去的作用。在一个半导体芯片41的功能元件3中产生的热量，从该半导体芯片41的表面侧，通过功能元件3及虚突起42之间的薄布线层(包括表面侧绝缘膜13)及虚突起42、43，向另一半导体芯片41的接地布线22散发。接地布线22，可以通过图中未示出的突起电气性地接地。
图6(b)所示的半导体芯片44，与图2(b)所示的半导体芯片21具有类似的构造，在背面，配置着从与贯通电极绝缘的接地布线22。接地布线22，从背面侧绝缘膜16的所定位置形成的开口露出，虚突起43，与该露出部分接合。
在半导体芯片44的表面，与半导体芯片44相对而言，在与虚突起43相反侧的位置上，形成虚突起42。虚突起42在表面侧绝缘膜13上形成，不与任何功能元件3电连接。
将具有相同结构的2个半导体芯片44中，一个半导体芯片44的突起12及虚突起42，与另一个半导体芯片44的突起31及虚突起43分别接合，可以纵向层叠。这时，半导体芯片44产生的热量，通过半导体芯片44的端面的接地布线27的露出部及虚突起42、43，有效地向外部散发。
另外，通过将一个半导体芯片44的突起12，与另一个半导体芯片44的突起31接合，可以使两个半导体芯片44电连接(接地)。
接地布线22，也可以如图6(c)所示的半导体芯片45那样，不从半导体芯片45的端面露出。这时，从半导体芯片45的端面散发的热量，与半导体芯片42相比是减少了。但却能够通过虚突起42、43，有效地散热。
图6(d)所示的半导体芯片46，与图2(a)所示的半导体芯片41具有类似的构造，在背面，配置着与表面侧电极10A电连接的背面侧电极10B，以及与背面侧电极10B电连接的接地布线22。半导体芯片46，具有与接地布线22接合的虚突起43，以及设置在表面侧绝缘膜13上的虚突起42。背面侧电极10B，露出半导体芯片46的端面，从而使半导体芯片46的散热性，比半导体芯片41的散热性高。
图6(a)～图(d)是表示本发明的第3实施方式涉及的一组半导体芯片的结构的图解式的剖面图。在图6中，对与图1及图2(a)～图(d)所示的各部对应的部分，赋予和图1及图2(a)～图(d)相同的符号，并且不再赘述。
这些半导体芯片41、44、45、46，具有半导体基板2，在半导体基板2的背面侧，形成接地布线22、27。在半导体芯片41、44、45、46的表面侧及背面侧，除了形成突起12、15之外，还形成不被电连接使用的1个或多个(在本实施方式中是各2个)虚突起42、43。
虚突起42及虚突起43，是形状及大小分别与突起12及突起15或突起31基本相同的金属突起。突起12与虚突起42，高度基本相同；突起15或突起31与虚突起43，高度基本相同。
图6(a)所示的半导体芯片41，与图2(a)所示的半导体芯片21具有类似的构造，在背面，配置着与表面侧电极10A电连接的半导体芯片44的端面露出的接地布线27。接地布线27，除了与突起31的接合部外，也从背面侧绝缘膜16的所定位置形成的开口露出，在该露出部，与虚突起43接合。
在半导体芯片41的表面，与半导体芯片41相对而言，在与虚突起43相反侧的位置上，形成虚突起42。虚突起42在表面侧绝缘膜13上形成，不与任何功能元件3电连接。
将具有相同结构的2个半导体芯片41中，一个半导体芯片41的突起12及虚突起42，与另一个半导体芯片41的突起15及虚突起43分别接合，可以纵向层叠。这时，虚突起43、42虽然不参与电连接，但却发挥着将功能元件3产生的热量，有效地散发出去的作用。在一个半导体芯片41的功能元件3中产生的热量，从该半导体芯片41的表面侧，通过功能元件3及虚突起42之间的薄布线层(包括表面侧绝缘膜13)及虚突起42、43，向另一半导体芯片41的接地布线22散发。接地布线22，可以通过图中未示出的突起电气性地接地。
图6(b)所示的半导体芯片44，与图2(b)所示的半导体芯片21具有类似的构造，在背面，配置着从与贯通电极绝缘的接地布线22。接地布线22，从背面侧绝缘膜16的所定位置形成的开口露出，虚突起43，与该露出部分接合。
在半导体芯片44的表面，与半导体芯片44相对而言，在与虚突起43相反侧的位置上，形成虚突起42。虚突起42在表面侧绝缘膜13上形成，不与任何功能元件3电连接。
将具有相同结构的2个半导体芯片44中，一个半导体芯片44的突起12及虚突起42，与另一个半导体芯片44的突起31及虚突起43分别接合，可以纵向层叠。这时，半导体芯片44产生的热量，通过半导体芯片44的端面的接地布线27的露出部及虚突起42、43，有效地向外部散发。
另外，通过将一个半导体芯片44的突起12，与另一个半导体芯片44的突起31接合，可以使两个半导体芯片44电连接(接地)。
接地布线22，也可以如图6(c)所示的半导体芯片45那样，不从半导体芯片45的端面露出。这时，从半导体芯片45的端面散发的热量，与半导体芯片42相比是减少了。但却能够通过虚突起42、43，有效地散热。
图6(d)所示的半导体芯片46，与图2(a)所示的半导体芯片41具有类似的构造，在背面，配置着与表面侧电极10A电连接的背面侧电极10B，以及与背面侧电极10B电连接的接地布线22。半导体芯片46，具有与接地布线22接合的虚突起43，以及设置在表面侧绝缘膜13上的虚突起42。背面侧电极10B，露出半导体芯片46的端面，从而使半导体芯片46的散热性，比半导体芯片41的散热性高。
图7(a)～图7(d)是表示本发明的第4实施方式涉及的一组半导体芯片的结构的图解式的剖面图。在图7(a)～图7(d)中，对与图1及图2(a)～图2(d)所示的各部对应的部分，赋予和图1及图2(a)～图2(d)相同的符号，并且不再赘述。
这些半导体芯片51、54、55、56，具有和图6(a)～图6(d)所示的半导体芯片41、44、45、46类似的结构。取代虚突起42、43的，是分别形成虚突起52、53。虚突起52，在与虚突起53对应的位置上形成。
虚突起52、53，也和虚突起42、43一样，不被电连接使用突起12与虚突起52，高度基本相同；突起15或突起31与虚突起53，高度基本相同。
虚突起52、53，是比在半导体基板2上的虚突起42、43具有更大的平面面积的金属突起。  将具有相同结构的2个半导体芯片51、54、55、56中，一个半导体芯片51、54、55、56的突起12及虚突起52，与另一个半导体芯片51、54、55、56的突起15或突起31及虚突起53分别接合，可以纵向层叠。
通过虚突起52、53，比利用虚突起43、42时，可以更加有效地将在一个半导体芯片51、54、55、56的功能元件3中产生的热量，从该半导体芯片51、54、55、56的表面侧，传递给其它的半导体芯片51、54、55、56的接地布线22、27。被传递给接地布线22、27的热量，向其它的半导体芯片51、54、55、56的外部散发。
可以如图7(a)所示的半导体芯片51那样，背面侧电极10B不从半导体芯片51的端面露出，接地布线22，与成为信号用布线的一部分的贯通电极10绝缘。
可以如图7(b)所示的半导体芯片54那样，表面侧电极10A与接地布线27连接，接地布线27从半导体芯片54的端面露出。
可以如图7(c)所示的半导体芯片55那样，表面侧电极10A与接地布线27连接，接地布线27不从半导体芯片54的端面露出。
可以如图7(d)所示的半导体芯片56那样，背面侧电极10B从半导体芯片51的端面露出，接地布线22，与成为信号用布线的一部分的贯通电极10绝缘。
图8是表示本发明的第5实施方式涉及的半导体芯片的结构的图解式的剖面图。
该半导体芯片51，具有与图6(b)所示的半导体芯片44或图7(b)所示的半导体芯片54类似的构造，在背面，配置着与表面侧电极10A电连接、从半导体芯片61的端面露出的接地布线27。
接地布线27与虚突起53连接，在表面侧绝缘膜13上，在与虚突起53的形成区域对应的区域，设置着1个或多个(在难实施方式中是2个)虚突起42。
将具有相同结构的2个半导体芯片61中，一个半导体芯片61的突起12及虚突起42，与另一个半导体芯片61的突起31及虚突起53分别接合，可以纵向层叠。这时，在一个半导体芯片61的功能元件3中产生的热量，可以从该半导体芯片61的表面侧，传递给其它的半导体芯片61的接地布线27。被传递给接地布线27的热量，向其它的半导体芯片61的外部散发。
图9是表示本发明的第6实施方式涉及的半导体芯片的结构的图解式的剖面图。在图9中，对与图1及图2(a)～图2(d)所示的各部对应的部分，赋予和图1及图2(a)～图2(d)相同的符号，并且不再赘述。
该半导体芯片63，具有和图2(c)及图6(c)所示的半导体芯片45类似的结构。取代填满接地用凹处29内的接地布线27，设置着填满电源用凹处64内的电源布线65。电源布线65，例如和接地布线22、27一样，具有30μm左右的厚度。
在电源用凹处64的内壁，形成由铜构成的背面侧籽晶层28。在半导体基板2及背面侧籽晶层28之间，插入绝缘膜66。这样，半导体基板2和背面侧籽晶层28及电源布线65之间，就被电气性绝缘。表面侧电极10A、表面侧籽晶层9、背面侧籽晶层28及电源布线65，形成成为半导体基板2的表面侧和背面侧的导通线路的贯通电极67。
该半导体芯片63，通过将电源布线65与电源电连接，从而通过贯通电极67，从半导体基板2的背面侧，向在表面侧形成的功能元件3供给电力。
在半导体芯片63的表面侧和背面侧，除了突起12、31之外，还分别形成突起68、69。突起68，在功能元件3上形成，通过贯通硬掩膜6及表面侧绝缘膜13的布线部件70，与在功能元件3上形成的电极电连接。
突起69，在半导体芯片63的背面中，对半导体芯片63而言，在位于和突起68相反的一侧的位置上形成。突起69，贯通背面侧绝缘膜16后，与电源布线65电连接。
图10是表示包括具有和图9所示的半导体芯片63相同的结构的半导体芯片63a～63c的半导体装置的结构的图解式的剖面图。在图10中，对与图3所示的各部对应的部分，赋予和图3相同的符号，并且不再赘述。该半导体装置83，具有布线基板72，半导体芯片63a～63c，层叠在布线基板72上。
半导体芯片63a，配置在离布线基板72最远的一侧；半导体芯片63c，配置在离布线基板72最近的一侧。半导体芯片63a、63b的突起11、69，分别与半导体芯片63b、63c的突起12、68接合。半导体芯片63c的突起31、69，与布线基板72的突起77接合。
各半导体芯片63a～63c具有的功能元件3的2个电极，通过布线部件11、70、贯通电极67(包括电源布线65)、突起31、69、12、68、77、布线73及贯通电极74，与所定的金属极点75电连接。就是说，通过所定的金属极点75，向功能元件3供电。半导体装置83，在其底面，以适当的间隔，二维性地排列着许多金属极点75，具有所谓区域阵列型结构。
电源布线65的厚度，可达30μm左右，所以通过电源布线65，可以将足够的电力供给配置在布线基板72的上方的许多功能元件3(给与驱动电压)。
例如，除了通过半导体芯片63b的贯通电极67及布线部件11，向功能元件3供给电力之外，还通过半导体芯片63a的电源布线65、突起69、68及布线部件70，供给电力。因此，即使半导体芯片63a～63c是多层布线LSI时，也能向各半导体芯片63a～63c的功能元件3供给电力。
电源布线65，还可以从半导体芯片63a～63c的端面露出。这时，就可以通过从层叠的各半导体芯片63a～63c的端面露出的电源布线65供电。
图11是表示包括多个图2(a)所示的半导体芯片21的另一半导体装置的结构的图解式的剖面图。该半导体装置91，具有所谓BGA(Ball GridArray)式的插件形态，BGA基板72A，包括半导体基板92及在BGA基板72A上层叠的多个(在本实施方式中是3个)半导体芯片21。
在沿着BGA基板72A、半导体基板92及半导体芯片21的厚度方向的俯视图上看，BGA基板72A最大，半导体芯片21最小。在相邻的2个半导体芯片21中，在1个半导体芯片21的表面上形成的突起12，和另1个半导体芯片21的背面上形成的突起15接合。这样，3个半导体芯片21，在厚度方向上层叠，构成模块93。
BGA基板72A，由绝缘体构成。在BGA基板72A上，形成朝厚度方向贯通BGA基板72A的大致为圆形的贯通孔94。贯通孔94的直径，是BGA基板72A的厚度的数倍。在BGA基板72A的一个表面侧，具有直径比贯通孔94略大一点的软钎料极点75A，以插入贯通孔94的状态的接合。在与BGA基板72A的软钎料极点75A一侧的相对一侧的面上，形成所定的图案的布线73A。布线73A，与软钎料极点75A接合。
在BGA基板72A的形成布线73A的一侧的面上，半导体基板92被小片接合，以便与BGA基板72A大致平行。在与半导体基板92的BGA基板72A侧相反一侧的面上，形成功能元件95。在功能元件95上，设置着多个电极。在这些电极上，形成突起96a、96b。
在半导体基板92的形成功能元件95的面上，以半导体基板92与半导体芯片21大致平行的状态，连接模块93。
在半导体基板92中，突起96a在与模块93不相对的区域形成，突起96b则在与模块93相对的区域设置。突起96a通过接合线97，与布线73A连接。突起96b则与构成模块93的一个半导体芯片21的突起12接合。就是说，模块93朝着半导体芯片21的表面(形成功能元件3的一侧的面)靠近半导体基板92的一侧。
形成模块93、半导体基板92、接合线97及BGA基板72A的布线73A的面，用密封树脂76A密封。
该半导体基板91，通过软钎料极点75A，可以安装在其它布线基板上。半导体芯片21的功能元件3及半导体基板92的功能元件95，通过接合线97、布线73A及软钎料极点75A，与该布线基板电连接。
象该半导体基板91那样，即使包括比半导体芯片21大的半导体基板92，也能通过半导体基板92和半导体芯片21的层叠，使半导体基板91的安装面积与半导体基板92的面积大致相等。
以上，是模块93被BGA型插件容纳的例子。但模块93也可以被SOP(Small Outline Package)、QFP(Quad Flat Package)、QFN(Quad Flat Non-leaded Package)等型的插件容纳。这时，模块93，可以取代BGA基板72A，与引线框架接合。
取代模块93，还可以使用包括半导体芯片1、26、33、34、41、44、45、46、51、54、55、56、61、63中的1种或2种以上的模块。
图12是表示包括多个图2(a)所示的半导体芯片21的又一半导体装置的结构的图解式的剖面图。在图12中，对与图11所示的各部对应的部分，赋予和图11相同的符号，并且不再赘述。
该半导体装置98，是所谓晶片级CSP(Chip Sizc Package)，就象半导体装置91那样，不含BGA基板72A。半导体装置98，包含由多个半导体芯片21构成的模块93及半导体基板92。
模块93，与半导体基板92接合，使半导体芯片21与半导体基板92基本上平行。各半导体芯片21的表面(形成功能元件3的1侧的面)，朝着靠近半导体基板92的1侧。形成模块93及半导体基板92的功能元件95的面，用密封树脂76B覆盖。朝半导体基板92的厚度方向看，密封树脂76B几乎与半导体基板92重叠。在密封树脂76B的作用下，半导体基板98的外形，大致成为长方体。
在半导体基板98中，在与半导体基板92的一侧相对的一侧的面98a上，形成再布线73B，在再布线73B的所定位置，与软钎料极点75B接合。再布线73B，设置在密封树脂76B上，与构成模块93的半导体芯片21，不直接电连接。
在半导体基板92形成的功能元件95中，在与模块93不相对的区域形成电极。该电极和再布线73B，通过朝厚度方向贯通密封树脂76B的主电极99电连接。
该半导体基板98，可以通过软钎料极点75B，安装到其它布线基板上。半导体芯片21的功能元件3及半导体基板92的功能元件95，通过主电极99、再布线73B及软钎料极点75B，与该布线基板电连接。该半导体基板98的安装面积，和半导体基板92的面积大致相等，与半导体基板91相比，可以进一步减少安装面积，实现薄型化。
图13(a)～图13(k)，是为了讲述图2(a)所示的半导体芯片21的制造方法而绘制的图解式的剖面图。多个半导体芯片21，由一枚半导体晶片(以下简称“晶片”)W作成。在图13(a)～图13(k)中，表示的只是相当于晶片W中1个半导体芯片21的一部分。图13(a)～图13(k)所示的晶片W，是与图2(a)所示的最终形态的半导体芯片21对应的区域，朝着晶片W的面内方向，多个紧密地作成。
在一个表面(以下称作“表面”)上形成功能元件3的的晶片W的表面，采用CVD(Chemical Vapor Deposition)法，形成由氧化硅构成的、所定部分具有开口6a的硬掩膜6。晶片W的厚度，例如晶片W的直径为8英寸时，是725μm左右；晶片W的直径为6英寸时，是625μm左右。在开口6a内，功能元件3的所定部分和在晶片W中的功能元件3的侧面的区域露出来。
然后，通过反应性离子腐蚀(RIE)，在开口部6a内露出的晶片W中，在功能元件3的侧面的区域，形成表面侧凹处85。表面侧凹处85的深度，例如是70μm左右；表面侧凹处85的宽度及长度，例如分别是10μm左右。接着，采用CVD法，在开口6a及表面侧凹处85内的露出表面，形成由氧化硅构成的绝缘膜5、8。功能元件3的所定部位，从绝缘膜8露出来。
接着，通过大马士革法(damascene)工序，向经过以上工序的晶片W的开口6a及表面侧凹处102内部，填埋由铜构成的金属材料86。首先，在绝缘膜5、8上，形成由铜构成的表面侧籽晶层9后，通过以籽晶层9为籽晶的电镀，用由铜构成的金属材料86，填埋开口6a及表面侧凹处85内部。这样，金属材料86，与功能元件3的所定部位电连接。
金属材料86，也向开口6a及表面侧凹处85的外部的硬掩膜6上供给。
然后，对经过以上工序的晶片W的表面，即设置了金属材料86的一侧的表面，进行CMP(Chemical Mechanical Polising)研磨(磨削)，使硬掩膜6的表面和金属材料86的表面拉平。金属材料86中，表面侧凹处85及其延长线上的金属材料86，成为表面侧电极10A；金属材料86的残余部位，成为将表面侧电极10A和功能元件3电连接的布线材料11。
接着，在经过以上工序的晶片W的表面，形成具有使表面侧电极10A露出的图案(开口)的由氧化硅或氮化硅构成的的表面侧绝缘膜13，在表面侧电极10A的露出部分，形成突起112。图13(a)示出这种状态。
接着，使用粘胶带，将晶片W的表面贴附在玻璃板等支撑体上，在晶片W被该支撑体支撑的状态下，对其背面进行机械性磨削(磨光)，使晶片W成为厚度约105μm左右的薄片。所以，在这个阶段，表面侧凹处85不贯通晶片W，在表面侧电极10A与晶片W的背面之间，存在着厚度成为35μm左右的晶片W。磨削后的晶片W，具有足够大的刚性时，也可以不使用支撑体。图13(b)示出这种状态。
在晶片W的背面，存在着具有磨削的痕迹和磨削时受到的损伤的磨削损伤层。为了去除该磨削损伤层，将晶片W的背面进行5μm左右的干腐蚀(参阅图13(c))。这样，晶片W的厚度大约为100μm左右。这时，表面侧凹处85也不贯通晶片W的背面突出。
再采用CVD法，在晶片W的整个背面，形成由氧化硅构成的硬掩膜7。接着通过使用光致抗蚀剂的湿腐蚀或干腐蚀，在硬掩膜7上形成开口7a、7b。开口7b，在与表面侧凹处85对应的位置上形成。图13(d)示出这种状态。该工序，例如，可在晶片W贴附着背面磨削用的支撑体的状态下实施。这时，为了在硬掩膜7的所定位置形成开口7a、7b而做的定位标记，也可以在支撑体上做出。
接着，通过以硬掩膜7为掩膜的干腐蚀，在晶片W的背面形成与开口7a对应的背面侧凹处87及与开口7b对应的接地用凹处23。这些工序，一直进行到在背面侧凹处87内露出表面侧籽晶层9为止。所以，背面侧凹处87及接地用凹处23的深度成为30μm左右。表面侧凹处85和背面侧凹处87，成为1个基本上在一条直线上延伸的贯通孔4。图13(e)示出这种状态。
接着，在经过上述工序的晶片W背面的露出表面，通过CVD法，形成由氧化硅构成的绝缘膜。然后采用干腐蚀，形成去除与晶片W平行的面，即在背面侧凹处87及接地用凹处23的底面等处形成的绝缘膜。这样，绝缘膜在背面侧凹处87的内周面的残留部分，就和在表面侧凹处85的内周面形成的绝缘膜5连成一体，成为覆盖贯通孔4的内周面的绝缘膜5。绝缘膜在接地用凹处23的侧壁上的残留部分，成为绝缘膜24。
接着，通过大马士革法(damascene)工序，往经过上述工序的晶片W的开口7a、7b、背面侧凹处87及接地用凹处23的内部填埋由铜构成的金属材料89。首先，在接地用凹处23的底面即晶片W的露出面，形成由钛(Ti)及铬(Cr)等构成的阻挡金属层88。这样，晶片W便被硬掩膜7、绝缘膜5、24及阻挡金属层88中的某一个覆盖，成为不存在露出面的状态。图13(f)示出这种状态。
再接着，在经过上述工序的晶片W的背面的整个表面，形成由铜构成的背面侧籽晶层14。图13(g)示出这种状态。不过，在图13(g)中，未示出阻挡金属层88(在以下的图中也一样)。
再通过以背面侧籽晶层14为籽晶的电镀，用由铜构成的金属材料89填埋开口7a、7b、背面侧凹处87及接地用凹处23的内部(参阅图13(h))。然后，采用CMP，磨光(磨削)经过上述工序的晶片W的背面，使硬掩膜7的表面和金属材料89的表面成为一个平面。背面侧凹处87及开口7a的内部的金属材料89，成为背面侧电极10B；接地用凹处23及开口7b内的金属材料89，成为接地布线22。图13(i)示出这种状态。
接着，在晶片W的背面，用使背面侧电极10B露出的图案，形成由氧化硅及氮化硅构成的背面侧绝缘膜16(参阅图13(j))，形成在背面侧电极10B的露出部，形成突起15。然后，沿着划线S，利用切割刀90将晶片W切断，使之成为具有图2(a)所示的贯通电极的半导体芯片21的个片(参阅图13(k))。
在上述半导体芯片21的制造方法中，磨削晶片W的背面的工序(参阅图13(b))及除去磨削损伤层的工序(参阅图13(c))，不会使表面侧凹处85内的表面侧籽晶层9及表面侧电极10A露出。所以，构成表面侧籽晶层9及表面侧电极10A的金属(Cu)原子，不会向晶片W中扩散。从而可以得到具有金属污染较小的半导体基板2的半导体芯片21。
另外，由晶片W的表面侧形成的表面侧凹处85，在对晶片W的背面进行全面磨削后，并不贯通，通过在晶片W背面的所定部位形成的背面侧凹处87贯通。因此，可以确保半导体基板2的100μm左右的最大厚度。
在晶片W的背面，可以不形成接地用凹处23，只形成背面侧凹处87。这时，可以得到图1所示的半导体芯片1。还可以取代背面侧凹处87，形成与表面侧凹处85连通的接地用凹处23。这时，可以得到图2(c)所示的半导体芯片33。
另外，还可以取代形成背面侧凹处87，在横跨划线S的区域形成背面侧凹处及接地用凹处29。这时，在对晶片W沿着划线S切断后，可以得到背面侧电极10B及接地布线27不露出端面的半导体芯片26、34(参阅图2(b)及图2(d))。
还可以取代背面侧凹处87，形成与表面侧凹处85连通的电源用凹处64，并且取代背面侧籽晶层14，形成背面侧籽晶层28。这时，可以得到图9所示的半导体芯片63。这时，在形成背面侧籽晶层28之前，也可以在半导体基板2的背面侧形成绝缘膜66。半导体芯片63，也可以是使绝缘膜介于半导体基板2和功能元件3之间的所谓SOI(Silicon On Insulator)。这时，不需要形成绝缘膜66的工序。
形成表面侧绝缘膜13后，除了突起13外，还可以形成虚突起42及虚突起52。另外，形成具有使接地布线22、27在所定位置露出的图案的背面侧绝缘膜16后，除了突起15、31外，还可以形成虚突起43及虚突起53。采用这些方法，可以获得图6(a)～图6(d)、图7(a)～图7(d)以及图8分别所示的半导体芯片41、44、45、46、51、54、55、56、61。
下面，以制造半导体装置71为例，讲述使用以上的半导体芯片1、21、26、33、34、41、44、45、46、51、54、55、56、61、63的半导体装置的制造方法。首先，将半导体芯片21与布线基板72(参阅图3)的形成布线73的面接合，使其背面相对。这时，突起77和突起15接合，
半导体芯片21的表面，被倒装片接合器的吸附夹头吸附，推压到布线基板72上接合。另外，在半导体芯片21接合之前，在布线基板72和半导体芯片21之间，插入识别照相机，使布线基板72和半导体芯片21对位。对位可利用预先在布线基板72及半导体芯片21上形成的对位标记进行。
半导体芯片21也可以以表面与布线基板72相对的形式与布线基板72接合。这时，可以用吸附夹头吸附、推压半导体芯片21中未形成功能元件3的背面。另外，这时，对位标记可在旨在形成功能元件3的精度更高的布线工艺中形成。在上述情况下，可以获得具有表面朝向离布线基板72近的一侧的半导体装置。
接着，将半导体芯片21的突起12与另一半导体芯片21的突起15接合，依次层叠半导体芯片21。这时，由于半导体芯片21具有100μm的厚度和足够大的刚性，所以半导体芯片21不会弯曲，能够良好地与布线基板72及另一半导体芯片21连接。
进而，通过喷射成形等方法，用密封树脂76密封这些多个半导体芯片21及布线基板72的形成布线73的面后，得到图3所示的半导体装置71。
取代布线基板72，在半导体基板92(参阅图11)上依次接合(Chip onChip)半导体芯片21，将该半导体基板92与BGA基板72A小片接合，将形成模块93、半导体基板92、接合线97及BGA基板72A的面，用密封树脂76密封，从而得到图11所示的半导体装置91。
这时，还可以取代将半导体芯片21接合到半导体基板92上，将半导体芯片21依次接合到稠密地形成与半导体基板92对应的多个区域的晶片的相当于各半导体基板92的区域上(Chip on Wafer)，然后，将该晶片切成半导体基板92的个别。无论哪种情况，都能够得到半导体基板92和各半导体芯片21的平行度良好的半导体装置91。
进而，还可以在将半导体芯片21接合到半导体基板92上之前，将半导体基板92与BGA基板72A(制造QFP等具有插件形态的半导体装置时是引线框架)小片接合，再将半导体芯片21依次与这种状态的半导体基板92接合。这时，可以使用接合了多个的半导体基板92的BGA基板72A或引线框架，利用输送轨道，将BGA基板72A或引线框架上的半导体基板92，依次移动到旨在接合半导体芯片21的接合点后，接合半导体芯片21。
下面，讲述图12所示的半导体装置98的制造方法。图14(a)～图14(h)是为了讲述半导体装置98的第1制造方法而绘制的图解式的剖面图。
首先，在晶片W上稠密地形成与许多半导体基板92对应的区域。在晶片W还可以形成功能元件95及突起96b。接着，采用溅射法等，在晶片W形成功能元件95的整个面上，形成籽晶层78(参阅图14(a))，接着，在籽晶层78上，形成光致抗蚀剂膜79，通过暴光及显影，在光致抗蚀剂膜79中与主电极99(参阅图12)对应的位置上，形成开口79a。使光致抗蚀剂膜79的表面基本平坦，在开口79a的底面，使籽晶层78露出。图14(b)示出该状态。
接着，在电解电镀槽中，通过以籽晶层78为籽晶的电解电镀，在开口79a内形成主电极99。这时，主电极99可以从籽晶层78的一侧成长下去。电镀，可以在用主电极99完全填埋开口79a内之前结束。图14(c)示出该状态。
然后，去除光致抗蚀剂膜79。主电极99成为设置在晶片W表面的状态(参阅图14(d))。
进而，在除掉籽晶层78的露出部后，在晶片W上层叠半导体芯片21，形成模块93。这时，晶片W的突起96b，与最初层叠的半导体芯片21的突起12接合。图14(e)示出该状态。接着，用密封树脂76B密封形成模块93、主电极99及晶片W的功能元件95的面。密封树脂76B，应具有一定的厚度，以便能够覆盖主电极99的前端，并且要使密封树脂76B的表面大致平坦。图14(f)示出该状态。
接着，磨削密封树脂76B的表面，使主电极99的前端露出(参阅图14(g))。该工序。例如，既可以通过机械性的磨削实施，还可以通过CMP实施。然后，在密封树脂76B的表面，形成再布线73B，以便与露出的主电极99连接。图14(h)示出该状态。再然后，在再布线73B的所定位置，与软钎料极点75B接合。将晶片W和密封树脂76B一起切断后，就成为半导体基板92的个片，得到图12所示的半导体装置98。
综上所述，采用该半导体装置98的制造方法后，可以将层叠半导体芯片21、形成主电极99、再布线73B及密封树脂76B等，都在晶片级实施。
图15(a)～图15(e)是为了讲述半导体装置98的第2制造方法而绘制的图解式的剖面图。
首先，在稠密地形成与半导体基板92对应的许多区域的晶片W的功能元件95面上，层叠半导体芯片21、形成模块93。这时，晶片W的突起96b，与最初层叠的半导体芯片21的突起12接合。图15(a)示出该状态。
接着，在形成模块93及晶片W的功能元件95的面上，形成光致抗蚀剂膜79B。光致抗蚀剂膜79B应有足够的厚度，以便完全覆盖模块93，并且要使光致抗蚀剂膜79B的表面基本平坦。然后，通过暴光及显影，在光致抗蚀剂膜79B中与主电极99(参阅图12)对应的所定位置上，形成开口79c(参阅图15(b))。在开口79c的底面，使功能元件95形成的电极露出。
接着，例如采用溅射法等，在光致抗蚀剂膜79B的表面及成开口79c的内面形成籽晶层78A(参阅图15(c))。进而，通过以籽晶层78A为籽晶的电解电镀，向光致抗蚀剂膜79B的表面及成开口79c的内供给金属材料80。金属材料80，完全埋住开口79c内。图15(d)示出该状态。在图15(d)中，籽晶层78A没有示出(以下也一样)。
接着，通过磨削，去除光致抗蚀剂膜79B表面的金属材料80，使开口79c内的金属材料80和光致抗蚀剂膜79B表面成为一个平面。金属材料80的剩余部位，形成主电极99。图15(e)示出该状态。
而且，去除光致抗蚀剂膜79B后，和半导体装置98的第1制造方法一样，实施形成密封树脂76B以后的工序(参阅图14(f)～图(h))，可获得半导体装置98。
以上的制造方法中，能够形成足够厚的籽晶层78A时，还可以利用籽晶层78A，完全埋住开口79c后，形成主电极99。
图16(a)～图16(d)是为了讲述具有和半导体装置98类似的结构的半导体装置的制造方法而绘制的图解式的剖面图。
在半导体装置98的第2制造方法中，取代形成具有开口79c的光致抗蚀剂膜79B，是形成密封树脂76B，在密封树脂76B中，在与主电极99(参阅图12)对应的所定位置形成开口76d。开口76d，在密封树脂76B是感光性树脂时，例如可以通过暴光及显影形成；在密封树脂76B是非感光性树脂时，例如可以通过腐蚀形成。
然后，例如，采用溅射法等，在密封树脂76B的整个表面及开口76d的内面，形成布线层78B。布线层78B，薄薄地形成，以免完全填埋开口76d内。图16(a)示出该状态。
接着，用树脂76C填埋开口76d内(参阅图16(b))。该工序，可以根据需要实施，也可以使开口76d内保持其空隙状态。
然后，采用图刻蚀术，在密封树脂76B上(开口76d外)的布线层78B中布图，形成再布线73B。开口76d内的布线层78B，成为将功能元件95形成的电极与再布线73B电连接的穿通孔布线99T。图16(c)示出该状态。
在这之后，和半导体装置98的第1制造方法一样，实施软钎料极点75B的接合(参阅图16(d))以后的工序，得到类似半导体装置98的半导体装置。
以上讲述了本发明的实施方式，但本发明还可以在其它方式中实施。例如，磨削晶片W的背面的工序(参阅图13(b))及去除磨削损伤层的工序(参阅图13(c))，还可以使晶片W比较厚地保留下来，例如，可以使晶片W保留140μm左右的厚度。这时，例如，从晶片W的背面侧，形成宽度及长度分别是10μm左右、深度为70μm左右的背面侧凹处87后，再形成贯通孔4。
金属材料86及金属材料89，除铜之外，例如，还可以是由铝(Al)、钨(W)、铭、钛、金(Au)、铟(In)、锡(Sn)系的软钎料等构成的材料。就是说，表面侧电极10A、布线部件11、背面侧电极10B及接地布线22、27，可以是由铝、钨、铭、钛、金、铟、锡系的软钎料等构成的材料。
向开口6a及表面侧凹处85内部填埋金属材料85的工序(参阅图13(a))，及向开口7a、7b、背面侧凹处87及接地用凹处23、29的内部填埋金属材料89的工序(参阅图13(h))，还可以采用CVD法、溅射法、熔触材料的浸渍等方法实施。这时，还可以实施形成表面侧籽晶层9的工序及形成背面侧籽晶层14、25、28的工序。
形成背面侧凹处的工序，还可以包括在半导体芯片的背面形成接地用凹处23、29和电源用凹处64的工序。这时，可以得到接地布线22、27和电源布线65在背面混在一起的半导体芯片。
至此，详细讲述了本发明的实施方式。但这些只不过是为了阐明本发明的技术内容而使用的具体例子而已。本发明不应该被解释成限定于这些具体示例。本发明的精神及范围，只能由附加的权利要求书限定。
本专利与2003年5月13日向日本国特许厅提出的特愿2003-134810对应，本专利公开的所有内容，都通过引用将其编入。

Claims (5)

1.一种半导体芯片，其特征在于，包括：
具有表面及背面的半导体基板；
在该半导体基板的所述表面形成的功能元件；以及
与该功能元件电连接，配置在在该功能元件的侧面沿厚度方向贯通所述半导体基板的贯通孔内，并将所述半导体基板的所述表面侧及所述背面侧电连接的贯通电极，
所述贯通电极，包括：
具有形成至所述贯通孔深度方向的中途、以便塞住所述贯通孔的部分的籽晶层；
配置在比所述籽晶层的塞住所述贯通孔的部分更靠近所述表面侧的表面侧电极；以及
配置在比所述籽晶层的塞住所述贯通孔的部分更靠近所述背面侧的背面侧电极。
2.如权利要求1所述的半导体芯片，其特征在于：
所述背面侧电极，包括在所述半导体基板的所述背面形成的接地布线。
3.如权利要求1所述的半导体芯片，其特征在于：
所述背面侧电极，包括在所述半导体基板的所述背面形成的电源布线。
4.一种半导体装置，其特征在于：
包括沿厚度方向层叠的多个半导体芯片，
各半导体芯片，包括：
具有表面及背面的半导体基板；
在该半导体基板的所述表面形成的功能元件；以及
与该功能元件电连接，配置在在该功能元件的侧面沿厚度方向贯通所述半导体基板的贯通孔内，并将所述半导体基板的所述表面侧及所述背面侧电连接的贯通电极，
所述贯通电极，包括：
具有形成至所述贯通孔深度方向的中途、以便塞住所述贯通孔的部分的籽晶层；
配置在比所述籽晶层的塞住所述贯通孔的部分更靠近所述表面侧的表面侧电极；以及
配置在比所述籽晶层的塞住所述贯通孔的部分更靠近所述背面侧的背面侧电极。
5.如权利要求4所述的半导体装置，其特征在于：
各半导体芯片，包括与所述贯通电极电连接、在所述表面及所述背面中的至少一方形成的突起，
在所述多个半导体芯片中的邻接的一个半导体芯片和另一半导体芯片中，将所述一个半导体芯片的所述突起与所述另一半导体芯片的所述突起接合。
CNB200710196110XA 2003-05-13 2004-05-13 半导体芯片及半导体装置 Expired - Lifetime CN100521176C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003134810A JP4248928B2 (ja) 2003-05-13 2003-05-13 半導体チップの製造方法、半導体装置の製造方法、半導体チップ、および半導体装置
JP2003134810 2003-05-13

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CNB2004100445849A Division CN100383937C (zh) 2003-05-13 2004-05-13 半导体芯片的制造方法、半导体装置的制造方法、半导体芯片及半导体装置

Publications (2)

Publication Number Publication Date
CN101179058A true CN101179058A (zh) 2008-05-14
CN100521176C CN100521176C (zh) 2009-07-29

Family

ID=33525263

Family Applications (2)

Application Number Title Priority Date Filing Date
CNB200710196110XA Expired - Lifetime CN100521176C (zh) 2003-05-13 2004-05-13 半导体芯片及半导体装置
CNB2004100445849A Expired - Lifetime CN100383937C (zh) 2003-05-13 2004-05-13 半导体芯片的制造方法、半导体装置的制造方法、半导体芯片及半导体装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
CNB2004100445849A Expired - Lifetime CN100383937C (zh) 2003-05-13 2004-05-13 半导体芯片的制造方法、半导体装置的制造方法、半导体芯片及半导体装置

Country Status (5)

Country Link
US (2) US7122457B2 (zh)
JP (1) JP4248928B2 (zh)
KR (1) KR20040098539A (zh)
CN (2) CN100521176C (zh)
TW (1) TWI323033B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018113171A1 (zh) * 2016-12-23 2018-06-28 苏州能讯高能半导体有限公司 半导体芯片、半导体晶圆及半导体晶圆的制造方法
CN110211931A (zh) * 2019-06-14 2019-09-06 上海先方半导体有限公司 一种三维封装结构及其制造方法

Families Citing this family (88)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4248928B2 (ja) * 2003-05-13 2009-04-02 ローム株式会社 半導体チップの製造方法、半導体装置の製造方法、半導体チップ、および半導体装置
JP4340517B2 (ja) * 2003-10-30 2009-10-07 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
JP3945483B2 (ja) * 2004-01-27 2007-07-18 カシオ計算機株式会社 半導体装置の製造方法
WO2005119776A1 (ja) * 2004-06-04 2005-12-15 Zycube Co., Ltd. 三次元積層構造を持つ半導体装置及びその製造方法
JP4373866B2 (ja) * 2004-07-16 2009-11-25 三洋電機株式会社 半導体装置の製造方法
JP2006080333A (ja) * 2004-09-10 2006-03-23 Toshiba Corp 半導体装置
JP4966487B2 (ja) * 2004-09-29 2012-07-04 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
US8278738B2 (en) 2005-02-17 2012-10-02 Sharp Kabushiki Kaisha Method of producing semiconductor device and semiconductor device
KR100599088B1 (ko) 2005-06-20 2006-07-12 삼성전자주식회사 반도체 소자 패키지용 캡 및 그 제조방법
JP4581864B2 (ja) * 2005-06-21 2010-11-17 パナソニック電工株式会社 半導体基板への貫通配線の形成方法
US7402462B2 (en) * 2005-07-12 2008-07-22 Fairchild Semiconductor Corporation Folded frame carrier for MOSFET BGA
JP2007115922A (ja) * 2005-10-20 2007-05-10 Nec Electronics Corp 半導体装置
US7307348B2 (en) * 2005-12-07 2007-12-11 Micron Technology, Inc. Semiconductor components having through wire interconnects (TWI)
JP4934053B2 (ja) * 2005-12-09 2012-05-16 スパンション エルエルシー 半導体装置およびその製造方法
US8067267B2 (en) * 2005-12-23 2011-11-29 Tessera, Inc. Microelectronic assemblies having very fine pitch stacking
TW200737506A (en) * 2006-03-07 2007-10-01 Sanyo Electric Co Semiconductor device and manufacturing method of the same
KR100753415B1 (ko) * 2006-03-17 2007-08-30 주식회사 하이닉스반도체 스택 패키지
US7659612B2 (en) 2006-04-24 2010-02-09 Micron Technology, Inc. Semiconductor components having encapsulated through wire interconnects (TWI)
KR100884238B1 (ko) * 2006-05-22 2009-02-17 삼성전자주식회사 앵커형 결합 구조를 갖는 반도체 패키지 및 그 제조 방법
WO2008002670A2 (en) * 2006-06-29 2008-01-03 Icemos Technology Corporation Varying pitch adapter and a method of forming a varying pitch adapter
KR100809696B1 (ko) * 2006-08-08 2008-03-06 삼성전자주식회사 사이즈가 상이한 복수의 반도체 칩이 적층된 멀티 칩패키지 및 그 제조방법
JP5258567B2 (ja) * 2006-08-11 2013-08-07 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置及びその製造方法
US7855438B2 (en) * 2006-09-19 2010-12-21 Infineon Technologies Ag Deep via construction for a semiconductor device
JP5010247B2 (ja) * 2006-11-20 2012-08-29 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
KR100833194B1 (ko) * 2006-12-19 2008-05-28 삼성전자주식회사 반도체 칩의 배선층이 기판에 직접 연결된 반도체 패키지및 그 제조방법
KR101030769B1 (ko) * 2007-01-23 2011-04-27 삼성전자주식회사 스택 패키지 및 스택 패키징 방법
US7791173B2 (en) * 2007-01-23 2010-09-07 Samsung Electronics Co., Ltd. Chip having side pad, method of fabricating the same and package using the same
JP4700642B2 (ja) * 2007-03-16 2011-06-15 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
US7585750B2 (en) * 2007-05-04 2009-09-08 Stats Chippac, Ltd. Semiconductor package having through-hole via on saw streets formed with partial saw
KR100842921B1 (ko) * 2007-06-18 2008-07-02 주식회사 하이닉스반도체 반도체 패키지의 제조 방법
KR100920039B1 (ko) * 2007-06-21 2009-10-07 주식회사 하이닉스반도체 적층형 반도체 패키지 및 이의 제조 방법
US7763983B2 (en) * 2007-07-02 2010-07-27 Tessera, Inc. Stackable microelectronic device carriers, stacked device carriers and methods of making the same
US7932179B2 (en) * 2007-07-27 2011-04-26 Micron Technology, Inc. Method for fabricating semiconductor device having backside redistribution layers
TW200910536A (en) * 2007-08-22 2009-03-01 Azurewave Technologies Inc Wafer-level packaging method and structure
KR101341586B1 (ko) 2007-08-30 2013-12-16 삼성전자주식회사 반도체 집적 회로 장치 및 이의 제조 방법
CN101388367B (zh) * 2007-09-13 2011-04-20 海华科技股份有限公司 晶圆级封装方法及其封装结构
KR100959606B1 (ko) * 2008-03-12 2010-05-27 주식회사 하이닉스반도체 스택 패키지 및 그의 제조 방법
KR101195786B1 (ko) * 2008-05-09 2012-11-05 고쿠리츠 다이가쿠 호진 큐슈 코교 다이가쿠 칩 사이즈 양면 접속 패키지의 제조 방법
FR2932004B1 (fr) * 2008-06-03 2011-08-05 Commissariat Energie Atomique Dispositif electronique empile et procede de realisation d'un tel dispositif electronique
US7859114B2 (en) * 2008-07-29 2010-12-28 International Business Machines Corporation IC chip and design structure with through wafer vias dishing correction
US8166651B2 (en) 2008-07-29 2012-05-01 International Business Machines Corporation Through wafer vias with dishing correction methods
WO2010035379A1 (ja) * 2008-09-26 2010-04-01 パナソニック株式会社 半導体装置及びその製造方法
TW201114003A (en) * 2008-12-11 2011-04-16 Xintec Inc Chip package structure and method for fabricating the same
WO2010104610A2 (en) * 2009-03-13 2010-09-16 Tessera Technologies Hungary Kft. Stacked microelectronic assemblies having vias extending through bond pads
JP5412506B2 (ja) * 2009-03-27 2014-02-12 パナソニック株式会社 半導体装置
JP2010245383A (ja) * 2009-04-08 2010-10-28 Elpida Memory Inc 半導体装置および半導体装置の製造方法
US8330489B2 (en) 2009-04-28 2012-12-11 International Business Machines Corporation Universal inter-layer interconnect for multi-layer semiconductor stacks
JP5574639B2 (ja) * 2009-08-21 2014-08-20 三菱電機株式会社 半導体装置およびその製造方法
US9799562B2 (en) * 2009-08-21 2017-10-24 Micron Technology, Inc. Vias and conductive routing layers in semiconductor substrates
US8791549B2 (en) 2009-09-22 2014-07-29 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer backside interconnect structure connected to TSVs
JP5347886B2 (ja) * 2009-10-05 2013-11-20 日本電気株式会社 ３次元半導体装置および３次元半導体装置の冷却方法
US9378831B2 (en) 2010-02-09 2016-06-28 Samsung Electronics Co., Ltd. Nonvolatile memory devices, operating methods thereof and memory systems including the same
KR101691088B1 (ko) 2010-02-17 2016-12-29 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
KR101658479B1 (ko) * 2010-02-09 2016-09-21 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
KR101691092B1 (ko) 2010-08-26 2016-12-30 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US8923060B2 (en) 2010-02-17 2014-12-30 Samsung Electronics Co., Ltd. Nonvolatile memory devices and operating methods thereof
JP2011170956A (ja) 2010-02-18 2011-09-01 Samsung Electronics Co Ltd 不揮発性メモリ装置およびそのプログラム方法と、それを含むメモリシステム
JP2011171567A (ja) * 2010-02-19 2011-09-01 Elpida Memory Inc 基板構造物の製造方法及び半導体装置の製造方法
US8792282B2 (en) 2010-03-04 2014-07-29 Samsung Electronics Co., Ltd. Nonvolatile memory devices, memory systems and computing systems
JP5397278B2 (ja) * 2010-03-10 2014-01-22 株式会社デンソー 半導体装置
JP5657929B2 (ja) * 2010-06-25 2015-01-21 パナソニックＩｐマネジメント株式会社 加速度センサ
US8426947B2 (en) * 2010-08-02 2013-04-23 Headway Technologies, Inc. Laminated semiconductor wafer, laminated chip package and method of manufacturing the same
US8426948B2 (en) * 2010-08-02 2013-04-23 Headway Technologies, Inc. Laminated semiconductor wafer, laminated chip package and method of manufacturing the same
KR101677507B1 (ko) * 2010-09-07 2016-11-21 삼성전자주식회사 반도체 장치의 제조 방법
US9190325B2 (en) 2010-09-30 2015-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. TSV formation
US8580682B2 (en) 2010-09-30 2013-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cost-effective TSV formation
US9135998B2 (en) * 2010-11-09 2015-09-15 Micron Technology, Inc. Sense operation flags in a memory device
JP5562438B2 (ja) * 2010-12-01 2014-07-30 パナソニック株式会社 電子部品実装体、電子部品、基板
US8742564B2 (en) * 2011-01-17 2014-06-03 Bai-Yao Lou Chip package and method for forming the same
JP2012209545A (ja) * 2011-03-17 2012-10-25 Sekisui Chem Co Ltd 半導体積層体の製造方法
US8853072B2 (en) 2011-06-06 2014-10-07 Micron Technology, Inc. Methods of forming through-substrate interconnects
JP2012256679A (ja) 2011-06-08 2012-12-27 Elpida Memory Inc 半導体装置及びその製造方法
KR20130027628A (ko) * 2011-06-27 2013-03-18 삼성전자주식회사 적층형 반도체 장치
FR2985088B1 (fr) * 2011-12-23 2015-04-17 Commissariat Energie Atomique Via tsv dote d'une structure de liberation de contraintes et son procede de fabrication
KR101867961B1 (ko) 2012-02-13 2018-06-15 삼성전자주식회사 관통전극을 갖는 반도체 소자 및 그 제조방법
US9012324B2 (en) * 2012-08-24 2015-04-21 United Microelectronics Corp. Through silicon via process
KR102021884B1 (ko) 2012-09-25 2019-09-18 삼성전자주식회사 후면 본딩 구조체를 갖는 반도체 소자
US8859425B2 (en) 2012-10-15 2014-10-14 Micron Technology, Inc. Devices, systems, and methods related to forming through-substrate vias with sacrificial plugs
US9076785B2 (en) 2012-12-11 2015-07-07 Invensas Corporation Method and structures for via substrate repair and assembly
KR102242022B1 (ko) 2013-09-16 2021-04-21 삼성전자주식회사 불휘발성 메모리 및 그것의 프로그램 방법
TWI571983B (zh) * 2014-11-25 2017-02-21 矽品精密工業股份有限公司 電子封裝件及其製法
JP6421083B2 (ja) * 2015-06-15 2018-11-07 株式会社東芝 半導体装置の製造方法
KR102522322B1 (ko) * 2016-03-24 2023-04-19 삼성전자주식회사 반도체 패키지
US10354910B2 (en) * 2016-05-27 2019-07-16 Raytheon Company Foundry-agnostic post-processing method for a wafer
JP6851773B2 (ja) 2016-10-31 2021-03-31 キヤノン株式会社 半導体装置
US10504873B1 (en) * 2018-06-25 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. 3DIC structure with protective structure and method of fabricating the same and package
TWI719866B (zh) * 2020-03-25 2021-02-21 矽品精密工業股份有限公司 電子封裝件及其支撐結構與製法
KR102821727B1 (ko) 2020-08-03 2025-06-19 삼성전자주식회사 반도체 소자 및 반도체 패키지

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5229647A (en) * 1991-03-27 1993-07-20 Micron Technology, Inc. High density data storage using stacked wafers
US5627106A (en) * 1994-05-06 1997-05-06 United Microelectronics Corporation Trench method for three dimensional chip connecting during IC fabrication
US5962923A (en) * 1995-08-07 1999-10-05 Applied Materials, Inc. Semiconductor device having a low thermal budget metal filling and planarization of contacts, vias and trenches
JP3537447B2 (ja) 1996-10-29 2004-06-14 トル‐シ・テクノロジーズ・インコーポレイテッド 集積回路及びその製造方法
US6300250B1 (en) * 1999-08-09 2001-10-09 Taiwan Semiconductor Manufacturing Company Method of forming bumps for flip chip applications
JP2002190477A (ja) * 2000-12-22 2002-07-05 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US6841883B1 (en) * 2003-03-31 2005-01-11 Micron Technology, Inc. Multi-dice chip scale semiconductor components and wafer level methods of fabrication
JP4248928B2 (ja) * 2003-05-13 2009-04-02 ローム株式会社 半導体チップの製造方法、半導体装置の製造方法、半導体チップ、および半導体装置
JP4098673B2 (ja) * 2003-06-19 2008-06-11 新光電気工業株式会社 半導体パッケージの製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018113171A1 (zh) * 2016-12-23 2018-06-28 苏州能讯高能半导体有限公司 半导体芯片、半导体晶圆及半导体晶圆的制造方法
CN110211931A (zh) * 2019-06-14 2019-09-06 上海先方半导体有限公司 一种三维封装结构及其制造方法

Also Published As

Publication number Publication date
US7122457B2 (en) 2006-10-17
US20070018320A1 (en) 2007-01-25
JP4248928B2 (ja) 2009-04-02
US7253527B2 (en) 2007-08-07
CN100521176C (zh) 2009-07-29
CN1551312A (zh) 2004-12-01
KR20040098539A (ko) 2004-11-20
CN100383937C (zh) 2008-04-23
TWI323033B (en) 2010-04-01
TW200507233A (en) 2005-02-16
JP2004342690A (ja) 2004-12-02
US20050009329A1 (en) 2005-01-13

Similar Documents

Publication Publication Date Title
CN100521176C (zh) 半导体芯片及半导体装置
JP4307284B2 (ja) 半導体装置の製造方法
JP4365750B2 (ja) 半導体チップの製造方法、および半導体装置の製造方法
CN100334723C (zh) 半导体装置及其制造方法
CN100541788C (zh) 半导体器件及叠置封装的制造方法
TW202038420A (zh) 晶片封裝結構及其製造方法
US20030148552A1 (en) Semiconductor structures with cavities, and methods of fabrication
US8178977B2 (en) Semiconductor device and method of manufacturing the same
TW200425444A (en) Semiconductor package with build-up layers formed on chip and fabrication method of the semiconductor package
TWI397972B (zh) Semiconductor device manufacturing method
JP3673094B2 (ja) マルチチップ半導体装置
JP7044653B2 (ja) 半導体装置および半導体装置の製造方法
CN118824867A (zh) 中介板结构的形成方法以及中介板结构
US7189962B2 (en) Semiconductor relay apparatus and wiring board fabrication method
JP3970211B2 (ja) 半導体装置及びその製造方法
JP4678720B2 (ja) 回路基板およびその製造方法、半導体装置およびその製造方法
JP4334397B2 (ja) 半導体装置及びその製造方法
KR20080062577A (ko) 적층 패키지 및 그의 제조 방법
JP2005311117A (ja) 半導体装置及びその製造方法
CN108257921A (zh) 一种芯片的封装结构以及封装方法
KR20230039214A (ko) 방열 패드, 이를 포함하는 반도체 칩 및 반도체 칩의 제조 방법
CN100470781C (zh) 半导体装置及其制造方法
TWI884862B (zh) 封裝結構
US20240274566A1 (en) Package structure and manufacturing method thereof
JP4845986B2 (ja) 半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: NEC CORP.

Free format text: FORMER OWNER: RENESAS TECHNOLOGY CORP.

Effective date: 20140930

Owner name: RENESAS ELECTRONICS CORPORATION

Free format text: FORMER OWNER: NEC CORP.

Effective date: 20140930

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20140930

Address after: Kyoto Japan

Patentee after: Rohm Co.,Ltd.

Patentee after: Renesas Electronics Corp.

Address before: Kyoto Japan

Patentee before: Rohm Co.,Ltd.

Patentee before: NEC ELECTRONICS Corp.

Effective date of registration: 20140930

Address after: Kyoto Japan

Patentee after: Rohm Co.,Ltd.

Patentee after: NEC ELECTRONICS Corp.

Address before: Kyoto Japan

Patentee before: Rohm Co.,Ltd.

Patentee before: Renesas Technology Corp.

CP02 Change in the address of a patent holder
CP02 Change in the address of a patent holder

Address after: Tokyo, Japan

Co-patentee after: Renesas Electronics Corp.

Patentee after: Rohm Co.,Ltd.

Address before: Kyoto Japan

Co-patentee before: Renesas Electronics Corp.

Patentee before: Rohm Co.,Ltd.

CP02 Change in the address of a patent holder
CP02 Change in the address of a patent holder

Address after: Kyoto Japan

Co-patentee after: Renesas Electronics Corp.

Patentee after: Rohm Co.,Ltd.

Address before: Tokyo, Japan

Co-patentee before: Renesas Electronics Corp.

Patentee before: Rohm Co.,Ltd.

CX01 Expiry of patent term
CX01 Expiry of patent term

Granted publication date: 20090729