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CN101136436A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

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CN101136436A
CN101136436A CNA2007101471789A CN200710147178A CN101136436A CN 101136436 A CN101136436 A CN 101136436A CN A2007101471789 A CNA2007101471789 A CN A2007101471789A CN 200710147178 A CN200710147178 A CN 200710147178A CN 101136436 A CN101136436 A CN 101136436A
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China
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vertical
drain
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高光永
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DB HiTek Co Ltd
Original Assignee
Dongbu Electronics Co Ltd
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Abstract

一种半导体器件包括具有阱区域的半导体基板；在阱区域中的导电基体；在基体中的源极；在阱区域的基体外的垂直部分中的漂移区域和漏极；以及在源极和漏极之间的栅电极。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法。
背景技术
MOS场效应晶体管(下文称为“MOSFET”)具有比双极性晶体管高的阻抗。从而，MOSFET具有相对大的功率增益和相对简单的栅极驱动电路。另外，由于MOSFET是单极性器件，因此在其被关断时具有由于少数载流子的聚积或复合而基本上没有时间延迟的优点。因此，逐渐形成将其应用于开关模式电源、灯镇流器以及电机驱动电路的趋势。
对于MOSFET，用于平面扩散技术的横向双扩散MOSFET(LDMOSFET)已经被广泛使用。
由双扩散工艺形成的LDMOS晶体管存在一定的问题。例如，由于其通道和漏极在横向方向，由于低通道密度而使得导通电阻相对较大，以及器件的尺寸与漏极的长度相比相对较大。
发明内容
本发明的实施例提供一种半导体器件及其制造方法。
该半导体器件包括：具有第一导电型阱区域的半导体基板；在阱区域中的导电基体(conductive body)；在该基体(body)中的第一导电型源区；在阱区域的基体以外的垂直(vertical)区域中的第一导电型漂移部分和漏区；以及在源区和漏区之间的栅电极。
可选择的是，该半导体器件可包括：在半导体基板上的第一导电型阱区域；在阱区域中的导电基体；在基体中的第一导电型源区；在阱区域的基体以外，比源区高的第一导电型漂移区域和漏区；以及在源区和漏区之间的栅电极。
该制造半导体器件的方法可包括以下步骤：通过将第一导电型杂质离子注入半导体基板中的第一导电型阱区域中而形成漂移区域；通过蚀刻漂移区域和阱区域的一部分形成垂直漂移区域；通过将第二导电型杂质离子注入蚀刻的阱区域形成基体；在漂移区域的侧壁上形成垂直间隔物；在导电基体和竖直间隔物之间形成栅极氧化膜、栅电极、和栅极侧壁间隔物；以及通过将高浓度的第一导电型杂质离子注入漂移区域和基体来形成源区和漏区。
附图说明
图1至7为根据本发明实施例的半导体器件及其制造方法的示图。
具体实施方式
下文中，将参照附图描述半导体器件及其制造方法。
图7为根据本发明实施例的DMOS晶体管的结构示图。
图7的DMOS晶体管可形成在半导体基板的上侧上的N-型阱区域114中。DMSO晶体管包括N型掺杂源区116和漏区118，其中N型掺杂源区116形成于P型掺杂阱中。阱区域在这里称作P型基体120。另外，高浓度掺杂体区130形成于P型基体120中。包括体区130使得其便于接触P型基体120。体区130被以比P型基体120高的浓度掺杂。在N型掺杂区域或结构中的杂质或掺杂剂可以包括硼(B)，以及在P型掺杂区域或结构中的杂质或掺杂剂可以包括磷(P)、砷(As)和/或锑(Sb)。
漏区118形成于P型基体120的两侧上，并被设置在源区116上方。换句话说，漏区118形成在N-漂移区域115的垂直方向或垂直区域，以及电子或其它载流子从源区116流向漏区118的路径的至少一部分是在垂直方向上的。如图7中所示，漏极118的最低边界在源极116、P+基体130、和/或P型基体120的最上表面之上。
电子或其它载流子从源区116流向漏区118的N-型漂移区域115的至少一部分是垂直结构(例如，沿图7所示平面的横截面的垂直轴比对应的水平轴长)，以致于电流沿垂直方向流动。间隔物123在N-型漂移区域115(在一个实施例中，为漏区118)的垂直侧上。在一个例子中，间隔物123包括氧化物(如，二氧化硅)。在另一例子中，间隔物123包括氧化物-氮化物双分子层(如，氮化硅在二氧化硅上)。另外，栅电极126在漏区118和源区116之间。可选择的是，栅电极126可在源区116中的每一个和最接近的垂直漏极118之间。
栅电极126通常包括掺杂有杂质的多晶硅(在一个实施例中，源极116和漏极118有相同类型的杂质)，并通过栅极氧化膜128与N-型阱区域114绝缘。栅极氧化物膜128可以包括氧化物、氮化物、或它们的组合物(即，二氧化硅上层叠氮化硅[NO]或二氧化硅上层叠氮化硅再层叠二氧化硅[ONO]层)。间隔物124可以形成在栅电极126的侧壁上。间隔物124可以包括氧化物，例如氧化硅和/或氮化物，例如氮化硅。
这样的DMOS晶体管通过设置N-型漂移区域115和漏区118形成在垂直结构中(如，将漏极118设置在完全在源极116、基体120和/或栅极126的最上表面之上的结构区域中)能够减小器件的尺寸。换句话说，漏区相对于源区来说不是被设置在水平方向的，而是在源极116、基体120和/或栅极126之上的垂直方向上设置(N-型)漂移区域115和漏极118，以使减小器件尺寸成为可能。
图1至7为根据本发明实施例制造DMOS晶体管的方法的示意图。
参见图1，光阻蚀图像形成在设置有N-型阱区域114的硅基板上以通过将N型杂质注入到其而形成N-型漂移区域115。基板可以是已经以低剂量或浓度注入N型杂质以形成深N-型阱114的单晶硅，或在其中完全包括(如，通过共沉积)有低剂量或浓度的N型杂质的硅的外延层。然后，将光阻蚀图像移除。
参见图2，第二光阻蚀图像被形成在N-型阱区域1 14和N-型漂移区域115的上侧，以及N-型漂移区域115的一部分和N-型阱区域114的上部部分被以干蚀刻方法移除(例如，反应离子蚀刻(RIE)方法)。换句话说，N-型漂移区域115的被蚀刻的部分和N-型阱区域114被蚀刻到预定深度，类似于沟槽形成方法。结果，未蚀刻的N-型漂移区域115通常比其余的N-型阱区域114高，以及N-型漂移区域具有垂直结构。
参见图3，第三(预定)光阻蚀图案被形成在垂直N-型漂移区域115之间(优选为之上)，且然后将P型杂质离子注入暴露的基板(如，深N-型阱114)以形成P型基体120。然后，如图4所示，氧化物间隔物123形成在N-型漂移区域115的垂直侧壁上。氧化物间隔物123隔离随后形成的栅电极126。
参见图5，栅极氧化物膜128和栅电极126形成在P型基体120(其中随后形成源区)和N-型漂移区域115(其中随后形成漏极)之间的基板的区域上。通常，通过湿或干热氧化，或从现有的二氧化硅源材料(例如硅烷或TEOS)沉积二氧化硅(例如，化学汽相沉积(CVD)，其可以辅以等离子体)来形成栅极氧化物膜128。可以通过化学汽相沉积法将掺杂有杂质的已掺杂多晶硅沉积在栅极氧化膜128上形成栅电极，或者通过化学汽相沉积法沉积未掺杂的多晶硅层然后掺杂杂质来形成栅电极。这样的多晶硅层和氧化膜然后通过光刻法形成图案以形成栅电极126和栅氧化膜128。
参见图6，通过化学汽相沉积法在基板(如，P势井114、垂直漂移区域115、和垂直间隔物123)上沉积预定厚度的氧化物和/或氮化物层，包括栅电极126，然后该氧化物和/或氮化物层被蚀刻以在栅电极126的侧壁上形成间隔物124。间隔物124可以包括氧化物例如氧化硅和/或氮化物例如氮化硅。
然后，参见图7，利用形成图案的光阻材料(未示出)作为掩膜将高浓度N型杂质注入N-型漂移区域115和P型基体120中以形成源区116和漏区118，然后利用不同的形成图案的光阻材料(未示出)作为掩膜将高浓度P型杂质注入P型基体120中以形成P+型基体130。在各种情况中，掩膜被设置在其中不需要注入掺杂剂的基板114，栅极126和/或垂直漂移区域115的区域上。由于掺入间隔物(或其它绝缘材料)中的杂质不会影响绝缘材料的电性能，它们能作为掩膜，因此用于形成图案的光阻材料完全覆盖间隔物123和126是没有必要的。其中，对于高浓度N型杂质离子，可使用砷(As)或磷(P)，对于高浓度P型杂质离子，可使用硼(B)。
然后，附加进行形成触点和/或电线的工序。在一个实施例中，以相同的电压或电势施加到每个栅极126，以基本相同的功率(例如，作为时间的函数增大或减小的电压或电势)施加到每个源极116和漏极118的两端。
根据上述方法的DMOS晶体管在垂直结构中形成N-型漂移区域115和漏区118，使得其中与其它漂移区域和漏区与源区和基体区域(如存在时)共面(例如，水平)的其它相同器件相比最小化或减小了器件的尺寸。本发明的DMOS晶体管具有器件尺寸相对较小的优点，以及由于其增大了通道密度从而导通电阻相对较小。
本说明书中所提及的“一个实施例”、“实施例”等都意味着联系该实施例所描述的特征、结构、或特性包括在本发明的至少一个实施例中。在本说明书中各部分出现的这样的术语不必提及为相同的实施例。而且，对于任意一个实施例描述的特征、结构、或特性，其对本领域技术人员而言也落入其它实施例中相关的特征、结构、或特性的限定范围内。
尽管已经参照多个实施例进行了描述，但应当理解本领域技术人员能在不脱离本发明原理的精神下作各种变化。尤其是，能在本说明书、附图以及附加权利要求的范围内对元件部件和/或主题合并排列上进行各种变化。除了元件部分和/或排列的变化之外，可供选择的应用对于本领域技术人员也是显而易见的。

Claims (15)

1.一种半导体器件，包括：
具有第一导电型阱区域的半导体基板；
在所述第一导电型阱区域中的导电基体；
在所述导电基体中的第一导电型源区；
在阱区域的基体外的垂直区域中的第一导电型漂移区域和漏区；以及
在所述源区和所述漏区之间的栅电极。
2.根据权利要求1所述的半导体器件，其中，所述漂移区域包括浓度比所述阱区域的浓度高的杂质离子。
3.根据权利要求1所述的半导体器件，其中，所述漏区包括浓度比所述漂移区域的浓度高的杂质离子。
4.根据权利要求1所述的半导体器件，进一步包括在所述漂移区域和所述漏区的侧壁上的间隔物。
5.根据权利要求4所述的半导体器件，其中，所述间隔物包括氧化物。
6.根据权利要求1所述的半导体器件，进一步包括在所述栅电极的相对侧上的侧壁间隔物。
7.一种半导体器件，包括：
具有第一导电型阱区域的半导体基板；
在所述第一导电型阱区域中的导电基体；
在所述导电基体中的第一导电型源区；
在基体外的所述第一导电型阱区域中，并比所述源区高的第一导电型漂移区域和漏区；以及
在所述第一导电型源区和所述漏区之间的栅电极。
8.根据权利要求7所述的半导体器件，其中，电子以垂直方向从所述源区的至少一部分流向所述漏区。
9.根据权利要求7所述的半导体器件，其中，所述漏区比所述栅电极高。
10.根据权利要求7所述的半导体器件，进一步包括在所述漂移区域的侧壁上的间隔物。
11.根据权利要求10所述的半导体器件，其中，所述间隔物包括氧化物。
12.根据权利要求11所述的半导体器件，其中，所述漂移区域和所述栅电极由所述氧化物间隔物绝缘。
13.一种制造半导体器件的方法，包括如下步骤：
通过将第一导电型杂质离子注入到半导体基板中的第一导电型阱区域中而形成漂移区域；
通过蚀刻所述漂移区域和所述第一导电型阱区域的一部分而形成垂直漂移区域；
通过将第二导电型杂质离子注入到蚀刻的所述第一导电型阱区域而形成基体；
在所述垂直漂移区域的侧壁上形成垂直间隔物；
在所述基体和所述垂直间隔物之间形成栅极氧化膜、栅电极、和栅极侧壁间隔物；以及
将高浓度的第一导电型杂质离子注入所述垂直漂移区域和所述基体而形成源区和漏区。
14.根据权利要求13所述的方法，其中所述漏区高于所述源区。
15.根据权利要求13所述的方法，其中所述垂直间隔包括氧化物。
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