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CN100508167C - 半导体存储器件及其制造方法 - Google Patents

半导体存储器件及其制造方法 Download PDF

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CN100508167C
CN100508167C CNB2004800444454A CN200480044445A CN100508167C CN 100508167 C CN100508167 C CN 100508167C CN B2004800444454 A CNB2004800444454 A CN B2004800444454A CN 200480044445 A CN200480044445 A CN 200480044445A CN 100508167 C CN100508167 C CN 100508167C
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Abstract

一种半导体存储器件，具有：电荷聚集层26，其形成在半导体基板10上，而且在绝缘膜12、24中具有作为电荷聚集体的多个微粒16而形成；栅电极30，其形成在电荷聚集层26上，其中，微粒16由金属氧化物或者金属氮化物构成。

Description

半导体存储器件及其制造方法
技术领域
本发明涉及一种半导体存储器件及其制造方法，特别是，涉及一种通过在纳米点(nano-dot)或纳米粒子等上聚集电荷而存储信息的半导体存储器件及制造方法。
背景技术
近年来，所谓纳米技术的技术领域被世人所关注。该技术领域是涉及一种利用纳米级的物质或微粒，且利用宏观状态下未曾观察到的现象、或者不可能发生的现象的技术领域。在这样的背景下，提出了通过在纳米点或纳米粒子上聚集电荷来存储信息的装置。
作为采用纳米点或纳米粒子的主流的存储器件，使用了硅纳米晶体的存储器件被人们所关注。使用了硅纳米晶体的存储器件，在硅基板上的绝缘膜中形成硅微粒，并通过在该微粒中聚集电荷的方法实现存储工作。
例如，在专利文献1～3中记载有使用纳米点或纳米粒子的存储器件。
专利文献1：JP特开平11—040809号公报
专利文献2：JP特开2000—022005号公报
专利文献3：JP特开2004—111734号公报
发明内容
发明要解决的课题
可是，硅纳米晶体的微粒尺寸最小也有6～10nm左右，而且面密度也是1×1012cm-2左右为极限。若利用这种程度的大小及面密度，则每一个单元(1位)所对应的点(dot)数会减少，从而无法满足今后对器件的微细化要求。例如在45nm代产品的器件中，若根据上述面密度来换算，则每一个单元所对应的点数为20个。此时，假如由于工艺上的偏差而点数例如变化了2个，那么聚集电荷量就会变化10％，从而就很快达到微细化的极限。
本发明的目的，涉及一种通过在纳米点或纳米粒子等电荷聚集体上聚集电荷而存储信息的半导体存储器件及其制造方法，而且提供一种作为电荷聚集体而具有微粒的半导体存储器件以及制造这种半导体存储器件的制造方法，其中，上述微粒以高的面密度形成得极其微细。
解决课题的方法
根据本发明的一个观点，则能够提供一种半导体存储器件，具有：电荷聚集层，其形成在半导体基板上，而且在绝缘膜中具有作为电荷聚集体的多个微粒；栅电极，其形成在上述电荷聚集层上，其特征在于，上述微粒由金属氧化物或者金属氮化物构成。
另外，根据本发明的其他观点，则能够提供一种半导体存储器件的制造方法，其特征在于，包括：在半导体基板上，形成第一绝缘膜的工序；在上述第一绝缘膜上，形成金属化合物膜的工序，其中，该金属化合物膜由金属氧化物或者金属氮化物构成；通过热处理使上述金属化合物膜自身内聚，从而形成多个微粒的工序，其中，该多个微粒由上述金属氧化物或者上述金属氮化物构成；在形成有上述微粒的上述第一绝缘膜上，形成第二绝缘膜的工序；在上述第二绝缘膜上，形成栅电极的工序。
另外，根据本发明的另外的其它观点，则提供一种半导体存储器件的制造方法，其特征在于，包括：在半导体基板上，形成第一绝缘膜的工序；在上述第一绝缘膜上，形成金属化合物膜的工序，其中，该金属化合物膜由金属氧化物或者金属氮化物构成；在上述金属化合物膜上，形成第二绝缘膜的工序；通过热处理使上述金属氧化物膜自身内聚，从而形成多个微粒的工序，其中，该多个微粒由上述金属氧化物或者上述金属氮化物构成；在上述第二绝缘膜上，形成栅电极的工序。
本发明提供一种半导体存储器件，其特征在于，具有电荷聚集层和形成在上述电荷聚集层上的栅电极，上述电荷聚集层具有：第一绝缘膜，形成在半导体基板上，第一微粒层，形成在上述第一绝缘膜上，而且包括由金属氧化物或金属氮化物构成的作为电荷聚集体的多个微粒，第二绝缘膜，形成在形成有上述第一微粒层的上述第一绝缘膜上，第二微粒层，形成在上述第二绝缘膜上，而且包括由金属氧化物或金属氮化物构成的作为电荷聚集体的多个微粒，第三绝缘膜，形成在形成有上述第二微粒层的上述第二绝缘膜上。
本发明一种半导体存储器件的制造方法，其特征在于，包括：在半导体基板上，形成第一绝缘膜的工序；在上述第一绝缘膜上，形成金属化合物膜的工序，其中，该金属化合物膜包括氧化铪、氮化铪、氧化锆、氮化锆、氧化钽、氮化钽、氧化钛或氮化钛；通过热处理使上述金属化合物膜自身内聚，从而形成多个微粒的工序，其中，该多个微粒由氧化铪、氮化铪、氧化锆、氮化锆、氧化钽、氮化钽、氧化钛或氮化钛构成；在形成有上述微粒的上述第一绝缘膜上，形成第二绝缘膜的工序；在上述第二绝缘膜上，形成栅电极的工序。
本发明一种半导体存储器件的制造方法，其特征在于，包括：在半导体基板上，形成第一绝缘膜的工序；在上述第一绝缘膜上，形成金属化合物膜的工序，其中，该金属化合物膜包括氧化铪、氮化铪、氧化锆、氮化锆、氧化钽、氮化钽、氧化钛或氮化钛；在上述金属化合物膜上，形成第二绝缘膜的工序；通过热处理使上述金属化合物膜自身内聚，从而形成多个微粒的工序，其中，该多个微粒由氧化铪、氮化铪、氧化锆、氮化锆、氧化钽、氮化钽、氧化钛或氮化钛构成；在上述第二绝缘膜上，形成栅电极的工序。
发明效果
根据本发明，则因为利用金属氧化物的自身内聚性形成金属氧化物的微粒，所以能够将微粒以高的面密度形成为极其微细。由此，能够构成具有电荷聚集层的半导体存储器件，其中，该电荷聚集层以高密度包含有作为电荷聚集体的微粒，从而在更加微细的器件中，也能够将电荷保持量的偏差抑制得很小。
附图说明
图1是表示本发明的第一实施方式的半导体存储器件的结构的概略剖视图。
图2是表示在本发明的第一实施方式的半导体存储器件中的阈值电压变化量对写入时间的依赖性的曲线图。
图3是表示本发明的第一实施方式的半导体存储器件的Id—Vg特性的曲线图。
图4是表示具有包含膜状氧化铪的电荷聚集层的半导体存储器件的电荷保持特性的曲线图。
图5是表示具有包含点状的氧化铪的电荷聚集层的半导体存储器件的电荷保持特性的曲线图。
图6是表示本发明的第一实施方式的半导体存储器件的制造方法的工序剖视图(其一)。
图7是表示本发明的第一实施方式的半导体存储器件的制造方法的工序剖视图(其二)。
图8是表示氧化铪膜的膜厚与氧化铪点的微粒直径之间关系的曲线图。
图9是表示本发明的第一实施方式的半导体存储器件的其他制造方法的工序剖视图。
图10是表示本发明的第二实施方式的半导体存储器件的结构的概略剖视图。
图11是表示本发明的第二实施方式的半导体存储器件的Id—Vg特性的曲线图。
图12是表示本发明的第二实施方式的半导体存储器件的制造方法的工序剖视图。
附图标记的说明：
10　硅基板
12　隧道绝缘膜
14，20　氧化铪膜
16，22　氧化铪点
18　中间绝缘膜
24　顶部绝缘膜
26　电荷聚集层
28　多晶硅膜
30　栅电极
32　源极/漏极区域
具体实施方式
[第一实施方式]
利用图1～图9，对本发明的第一实施方式的半导体存储器件及其制造方法进行说明。
图1是表示本实施方式的半导体存储器件的结构的概略剖视图，图2是表示在本实施方式的半导体存储器件中的阈值电压变化量对写入时间的依赖性的曲线图，图3是表示本实施方式的半导体存储器件的Id—Vg特性的曲线图，图4是表示具有包含膜状氧化铪的电荷聚集层的半导体存储器件的电荷保持特性的曲线图，图5是表示具有包含点状的氧化铪的电荷聚集层的半导体存储器件的电荷保持特性的曲线图，图6以及图7是表示本实施方式的半导体存储器件的制造方法的工序剖视图，图8是表示氧化铪膜的膜厚与氧化铪点的微粒直径之间关系的曲线图，图9是表示本实施方式的半导体存储器件的其他制造方法的工序剖视图。
首先，利用图1来说明本实施方式的半导体存储器件的结构。
在硅基板10上形成有用于聚集作为存储信息的电荷的电荷聚集层26。电荷聚集层26具有：隧道绝缘膜12；顶部绝缘膜24，其形成在隧道绝缘膜12上；氧化铪点16，其分散在隧道绝缘膜12与顶部绝缘膜24之间的界面而形成。在电荷聚集层26上形成有栅电极30。在位于栅电极30两侧的硅基板10内，形成有源极/漏极区域32。
这样，本实施方式的半导体存储器件的主要特征在于，电荷聚集层26具有氧化铪点16。虽然氧化铪为绝缘材料，但也是一种作为电子陷阱发而挥功能的物质。因此，通过形成包含氧化铪点的电荷聚集层，能够在电荷聚集层聚集作为存储信息的电荷，从而能够将其作为存储器件来使用。
对电荷聚集层26中的氧化铪点16所聚集的电荷，如果不施加写入所需的高电场，该电荷就不会在膜内移动。因此，本实施方式的半导体存储器件既能够构成在电荷聚集层26中均匀地写入电荷而作为1位/1晶体管的单元来使用的NAND型存储单元，又能够构成在源极/漏极区域端分别局部地写入电荷而作为2位/1晶体管的单元来使用的MirrorBit型存储单元。
图2是表示在本实施方式的半导体存储器件中的阈值电压变化量△Vth对写入时间的依赖性的曲线图。向用于测定的试样的写入是这样进行的，即，设想利用NAND型存储单元的情况，通过FN隧道效应将电子从基板注入到电荷聚集层。这时，栅电压Vg为Vg＝20V，基板电压Vb为Vb＝0。
如图所示，阈值电压变化量△Vth与写入时间同时增加。由此可以确定，在电荷聚集层26中的氧化铪点16上聚集有电荷。
图3是表示本实施方式的半导体存储器件的Id—Vg特性的曲线图。用于测定的试样是一种这样的试样，即，设想利用MirrorBit型存储单元的情况，将电荷局部地写入到电荷聚集层的源极附近或者漏极附近的其中之一的试样。向试样的写入是这样进行的，即，将栅极电压Vg设定为Vg＝9V、将漏极电压Vd设定为Vd＝5V、将写入时间t设定为t＝10μs，并通过沟道热电子(Channel Hot Electron)工艺注入了电子。对于该试样，测定了相对写入以正向读取时和以反向读取时的Id—Vg特性。还有，以正向读取是指，将写入有电荷一侧的扩散层视为漏极而测定Id—Vg特性的情况，而以反向读取是指，将没有写入电荷一侧的扩散层视为漏极而进行Id—Vg特性测定的情况。
如图所示，在以正向读取和以反向读取时，可观察到Id—Vg特性的改变，从而能够判断阈值电压在变化。由此可以确定，在电荷聚集层26中的氧化铪点16上局部地聚集有电荷。
由上所述，能够将具有电荷聚集层26的本实施方式的半导体存储器件，应用到NAND型存储单元以及Mirror Bit(ミラ—ビツト)型存储单元中，其中，该电荷聚集层26包含氧化铪点16。
还有，由于氧化铪为绝缘体，所以与将ONO膜作为电荷聚集层而使用的半导体存储器件的情况同样，也可以将氧化铪形成为膜状而作为电荷聚集层来利用。可是，即使将氧化铪形成为膜状，也不能发挥良好特性的电荷聚集层的功能。
图4是表示具有在隧道绝缘膜12与顶部绝缘膜24之间形成有膜状的氧化铪的电荷聚集层26的半导体存储器件的电荷保持特性的曲线图。而且，图5是表示具有在隧道绝缘膜12与顶部绝缘膜24之间形成有粒子状的氧化铪的电荷聚集层26的本实施方式的半导体存储器件的电荷保持特性的曲线图。
如图4所示，在利用具有膜状的氧化铪的半导体存储器件的情况下，在聚集有电荷的单元(图中，写入位)，随着时间的增加阈值电压Vth降低，从而可以判断聚集电荷在消失。另一方面，在未聚集有电荷的单元(图中，清除位)，随着时间的增加阈值电压Vth也随之升高，从而可以判断电荷在流入。这意味着，在膜状的氧化铪中发生电荷向膜面内方向的移动。
这样，关于膜状的氧化铪，由于发生电荷易于在膜中移动的现象，因此阈值电压Vth大幅度地变化，从而不适合作为存储信息的器件。
而另一方面，在利用具有粒子状的氧化铪的本实施方式的半导体存储器件的情况下，如图5所示，在聚集有电荷的单元(图中，写入位)及未聚集有电荷的清除状态的单元(图中，清除位)的其中之一，随着时间的增大阈值电压Vth均都几乎没有变化。即，可知，具有极其良好的电荷保持特性。
通过采用本申请的发明人所发现的下述制造方法，可以将氧化铪形成为4nm以下的微粒。并且，还能够形成为高于面密度1×1012cm-2的高密度。该微粒直径及密度与6～10nm左右的微粒直径以及1×1012cm-2左右的面密度为极限的硅纳米晶体的情况相比更加微细且密度高，因此极有希望应用到今后对设备进一步进行微细化的技术中。
还有，氧化铪点16在从硅基板10相同的距离处以二维分布。即，氧化铪点16以大致均匀的高度形成在电荷聚集层26中。因此，通过隧道绝缘膜12及顶部绝缘膜24的膜厚，能够控制氧化铪点16在厚度方向上的位置。因为晶体管的阈值变化在很大程度上依赖于聚集电荷量、以及从电极的距离，所以控制氧化铪点16在厚度方向上的位置，对控制阈值电压的变化量、或者抑制阈值电压的偏差极其有效。
接着，利用图6～图9来说明本实施方式的半导体存储器件的制造方法。
首先，例如通过热氧化法，在硅基板10上例如形成由膜厚为3nm的硅氧化膜而成的隧道绝缘膜12。隧道绝缘膜12是例如在800℃的干燥氧气环境中进行热氧化而形成的。此外，氧化法以及其环境不仅仅只局限于如上的情况，而且其膜厚的范围可以为1～10nm。
接着，例如采用MOCVD(Metal Organic Chemical Vapor Deposition：金属有机化学气相沉积)法，在隧道绝缘膜12上堆积例如膜厚为1nm的氧化铪膜14(图6(a))。这时，适当地控制成膜条件，使得氧化铪膜14成为非结晶化状态。氧化铪膜14是例如在成膜温度为500℃、成膜室压力为50Pa的状态下进行堆积。将氧化铪膜14的膜厚形成为0.5～2nm左右。
还有，在形成氧化铪14的膜时，除了MOCVD法之外，还可以采用原子层CVD(ALCVD：Atomic Layer Chemical Vapor Deposition：原子层化学气相沉积)法、激光烧蚀沉积(LAD：Laser Ablated Deposition)法、MBE(MolecularBeam Epitaxy：分子束外延)法、PVD(Physical Vapor Deposition：物理气相沉积)法等。
另外，也可以用成分中含有氧化铪的其他膜来代替氧化铪膜14。例如，可以应用HfON膜、HfSiO膜、HfSiON膜、HfAlO膜、HfAlON膜。
接下来，例如利用快速热退火装置(RTA装置)，进行了例如在1000℃下60秒钟的热处理。通过该热处理，氧化铪膜14自身内聚而形成球状，从而变成分散形成在隧道绝缘膜12上的氧化铪点16(图6(b))。
这时，所形成的氧化铪点16的微粒直径大体上取决于氧化铪膜14的膜厚。即，如图8所示，氧化铪膜14的所形成膜厚越厚，氧化铪点16的平均微粒直径也就越大，例如在膜厚为0.5nm时平均微粒直径为2nm左右，在膜厚为1nm时平均微粒直径为3nm。
将热处理温度设定为使氧化铪膜14充分自身内聚所需的温度。热处理温度也随着氧化铪膜14的膜厚而变化，例如，当膜厚为0.5nm以下时，需要1000℃以上的温度，当膜厚为0.5nm以上且2nm以下时，需要1050℃以上的温度。在此温度以下的温度下，可能会发生膜厚及微粒直径变得不均匀、或者形成不了完整的点状等情况。
此外，本申请的发明人进行了研究后，在将氧化铪膜堆积了0.5nm后，进行了在1000℃下60秒钟的热处理，由此以6×1012个/cm2的面密度形成了平均微粒直径为2nm的氧化铪点。而且，在将氧化铪膜堆积了1nm后，进行了在1050℃下60秒钟的热处理，由此以3×1012个/cm2的面密度形成了平均微粒直径为3nm的氧化铪点。若面密度为6×1012个/cm2，则在45nm代产品相当于每1单元所对应的点数为120个，在32nm代产品相当于每1单元所对应的点数为60个，所以能够获得充分可应用的点数。
通常，对于以非结晶化状态堆积的膜通过热处理进行多结晶化，但针对氧化铪来说，由于氧化铪具有自身内聚性，所以随着结晶的成长，各个晶粒在晶界分离而分别内聚，从而形成为球状。另一方面，硅纳米晶体是将在膜成长的初始过程中所形成的岛状的核作为基础而形成微粒，因此与氧化铪的自身内聚是不同的机理。该机理的不同可能就是氧化铪可以以高密度形成极小的微粒的主要原因。
接下来，例如通过LPCVD(Low Physical Chemical Vapor Deposition：低压化学气相淀积系统)法，在形成有氧化铪点16的隧道绝缘膜12上堆积例如膜厚为10nm的HTO膜，从而形成由HTO膜而成的顶部绝缘膜24。HTO膜是例如在成膜温度为800℃、成膜室压力为133Pa的状态下进行堆积的。HTO膜的膜厚形成为3～20nm左右。此外，作为顶部绝缘膜24，也可以应用通过MOCVD法或等离子CVD法堆积而成的硅氧化膜。
此外，也可以将用于使氧化铪自身内聚的热处理在形成顶部绝缘膜24之后进行。即，如图9(a)所示，在依次形成隧道绝缘膜12、氧化铪膜14及顶部绝缘膜24之后，进行上述热处理，从而能够在隧道绝缘膜12与顶部绝缘膜24之间的界面上形成氧化铪点16(图9(b))。
另外，也可以在形成隧道绝缘膜12、氧化铪膜14及顶部绝缘膜24之后，分别进行600～1000℃左右的热处理。通过该热处理，可使膜变得致密，从而能够得到良好的电气特性。
就这样，可形成具有隧道绝缘膜12、氧化铪点16以及顶部绝缘膜24的电荷聚集层26(图6(c))。
接着，例如采用LPCVD法，在电荷聚集层26上堆积例如膜厚为100nm的多晶硅膜28(图7(a))。多晶硅膜28是例如在成膜温度为600℃、成膜室压力为26Pa的状态下堆积的。多晶硅膜28的膜厚形成为50～200nm左右。还有，取代多晶硅膜的膜，而可以堆积非结晶硅膜，或者也可以是非掺杂膜或掺杂有磷或硼的膜。
接着，通过光刻法及干刻法在多晶硅膜28上刻画图案，从而形成由多晶硅膜而成的栅电极30(图7(b))。
接着，把栅电极30作为掩模而进行离子注入，从而在位于栅电极30两侧的硅基板10内形成源极/漏极区域32(图7(c))。
这样，根据本实施方式，则利用氧化铪的自身内聚性形成氧化铪点，所以能够以高于面密度1×1012cm-2的高密度形成微粒直径为4nm以下的微粒。由此，能够构成具有以高密度包含作为电荷聚集体的氧化铪点的电荷聚集层的半导体存储器件，因此，即使在更加微细的器件中，也能够将电荷保持量的偏差抑制为很小。
<第二实施方式>
利用图10～图12来说明本发明的第二实施方式的半导体存储器件及其制造方法。此外，对与图1～图9中所示的第一实施方式的半导体存储器件及其制造方法相同的构成元件，标注相同的符号，并省略或者简化其说明。
图10是表示本实施方式的半导体存储器件的结构的概略剖视图，图11是表示本实施方式的半导体存储器件的Id—Vg特性的曲线图，图12是表示本实施方式的半导体存储器件的制造方法的工序剖视图。
首先，利用图10来说明本实施方式的半导体存储器件的结构。
如图10所示，本实施方式的半导体存储器件的特征在于，在电荷聚集层26中层叠有氧化铪点的层。即，电荷聚集层26具有：隧道绝缘膜12；中间绝缘层18，其形成在隧道绝缘膜12上；顶部绝缘膜24，其形成在中间绝缘层18上；氧化铪点16，其分散形成在隧道绝缘膜12与中间绝缘层18之间的界面；氧化铪点22，其分散形成在中间绝缘层18与顶部绝缘膜24之间的界面。
通过如此增加在电荷聚集层26中的氧化铪点的层数，能够增加每单位面积所对应的电荷聚集量。由此，能够扩大半导体存储器件的工作范围。
图11是表示阈值电压变化量对于写入时间的依赖性的曲线图。图中，○标记表示形成单层氧化铪点的第一实施方式的半导体存储器件的情况，□标记表示形成两层氧化铪点的情况。用于测定的试样是，在堆积了氧化铪1nm之后，进行过在1050℃下60秒钟的热处理而形成了氧化铪点的试料。而且，向试样的写入是，设想利用NAND型的单元的情况，在将栅极电压Vg设定为Vg＝20V、将基板电压Vb设定为Vb＝0的状态下，通过FN隧道效应将电子从基板侧注入而进行的。
如图所示，当氧化铪点为单层时，由于电荷聚集层26较薄，因此通过较短的写入时间能够得到大的阈值电压变化量。另一方面，在氧化铪点为两层时，写入所需时间比单层时更长，该更长的时间与电荷聚集层26变厚的量相对应。可是，由于收集电荷的容量大，因此最终还是能够得到比单层时更大的阈值电压变化量。
还有，氧化铪点16、22分别在从硅基板10相同距离处二维地分布。即，氧化铪点16、22分别在电荷聚集层26中形成在大体均匀的高度处。因此，根据隧道绝缘膜12、中间绝缘膜18及顶部绝缘膜24的膜厚，能够控制氧化铪点16、22在厚度方向上的位置。因为晶体管的阈值变化在很大程度上依赖于聚集电荷量、和其从电极的距离，因此，控制氧化铪点16、22在厚度方向上的位置，对于控制阈值电压的变化量、或抑制阈值电压的偏差极其有效。
下面，利用图12来说明本实施方式的半导体存储器件的制造方法。
首先，以与图6(a)所示的第一实施方式的半导体存储器件的制造方法同样的方法，在硅基板10上形成隧道绝缘膜12及氧化铪膜14。
接着，例如采用LPCVD法，在氧化铪膜14上堆积例如膜厚为3nm(优选为1～5nm)的HTO膜，从而形成由HTO膜而成的中间绝缘层18。
接着，例如采用MOCVD法，在中间绝缘膜18上堆积例如膜厚为1nm的氧化铪膜20。这时，适当控制成膜的条件，使得氧化铪膜20变成非结晶状态。在例如成膜温度为500℃、成膜室压力为50Pa的状态下堆积氧化铪膜20。氧化铪膜20的膜厚形成为0.5～2nm左右。
接下来，例如采用LPCVD法，在氧化铪膜20上堆积例如膜厚为10nm的HTO膜，从而形成由HTO膜而成的顶部绝缘膜24(图12(a))。在例如成膜温度为800℃、成膜室压力为133Pa的状态下堆积HTO膜。HTO膜的膜厚形成为3～20nm左右。还有，作为顶部绝缘膜24，也可以应用通过MOCVD法或等离子CVD法堆积而成的硅氧化膜。
接着，例如利用快速热退火装置(RTA装置)，例如进行在1000℃下60秒钟的热处理。通过该热处理，氧化铪膜14自身内聚而形成球状，从而形成氧化铪点16，而且，氧化铪膜20自身内聚而形成球状，从而形成氧化铪点22(图12(b))。
这时，氧化铪点16大体上维持与隧道绝缘膜12以及中间绝缘膜18的位置关系。还有，氧化铪点22大体上维持与中间绝缘膜18以及顶部绝缘膜24的位置关系。即，氧化铪点16、22分别在电荷聚集层26中形成在大致均匀的高度处。
因此，通过控制隧道绝缘膜12、中间绝缘膜18以及顶部绝缘膜24的膜厚，能够控制氧化铪点16、22在厚度方向上的位置。因为晶体管的阈值变化在很大程度上依赖于聚集电荷量和其从电极的距离，因此，控制氧化铪点16、22在厚度方向上的位置，对控制阈值电压的变化量或者抑制阈值电压的偏差极其有效。
此外，可以分别进行用于形成氧化铪点16、22的热处理。例如，形成隧道绝缘膜12及氧化铪膜14之后，进行热处理而形成氧化铪点16，并在形成有氧化铪点16的隧道绝缘膜12上形成中间绝缘层18及氧化铪膜20之后，进行热处理而形成氧化铪点22，并在形成有氧化铪点22的中间绝缘膜18上形成顶部绝缘膜24也可。
而且，形成隧道绝缘膜12、氧化铪膜14、中间绝缘膜18、氧化铪膜20及顶部绝缘膜24之后，分别进行600～1000℃左右的热处理也可。通过该热处理，膜变得致密，从而能够得到良好的电气特性。
就这样，形成具有隧道绝缘膜12、氧化铪点16、中间绝缘膜18、氧化铪点22以及顶部绝缘膜24的电荷聚集层26。
之后，例如以与图7(a)～图7(c)所示的第一实施方式的半导体存储器件的制造方法同样的方法，形成栅电极30、源极/漏极区域32等。
这样，根据本实施方式，则由于利用氧化铪的自身内聚性来形成氧化铪点，所以能够以高于1面密度×1012cm-2的高密度形成微粒直径为4nm以下的微粒。由此，能够构成具有电荷聚集层的半导体存储器件，其中，该电荷聚集层以高密度包含作为电荷聚集体的氧化铪点，所以即使在更加微细的器件中，也能够将电荷保持量的偏差抑制得很小。
还有，因为在电荷聚集层中形成两层氧化铪点，所以能够增加每单位面积所对应的电荷聚集量。由此能够扩大半导体存储器件的工作范围。
变型实施方式
本发明并不局限于上述实施方式，而可以进行各种变型。
例如，在上述第一及第二实施方式中，在形成了氧化铪膜之后、或者形成了顶部绝缘膜24之后进行了用于形成氧化铪点的热处理，但是只要是在形成氧化铪膜之后，那么任何时候进行均可，并且也不管进行几次。例如，通过在形成栅电极30后所进行的热处理来形成氧化铪点也可。
另外，虽然在上述第一实施方式中举例了具有单层氧化铪点的半导体存储器件，而且在上述第二实施方式中举例了具有两层氧化铪点的半导体存储器件，但是氧化铪点的层数并不仅限于此。也可以构成具有3层以上氧化铪点的半导体存储器件。通过增加层数，能够增大每单位面积所对应的电荷聚集量。
另外，在上述实施方式中，虽然举例了将本发明应用于具有包含氧化铪点的电荷聚集层的半导体存储器件的情况，但是由于除氧化铪之外的金属氧化物或者金属氮化物、例如氮化铪(HfN)、氧化锆(ZrOx)、氮化锆(ZrN)、氧化钽(TaOx)、氮化钽(TaN)、氧化钛(TiOx)、氮化钛(TiN)等也具有自身内聚性，因此也能够通过自身内聚性来形成点。因此，通过采用这些材料，也能够微细、且高密度地形成具有与氧化铪相同的电荷聚集功能点。还有，只要是成分中包含这些材料的膜即可，所以也可以采用氮氧化膜、硅酸盐膜、铝酸盐(aluminate)膜等。
产业上的可利用性
本发明的半导体存储器件及其制造方法能够极其微细、且高面密度地形成可作为电荷聚集体来利用的微粒，因此有利于实现对于以在纳米点或纳米粒子等上聚集电荷的方式存储信息的半导体存储器件的微细化和高集成化。

Claims (15)

1.一种半导体存储器件，其特征在于，
具有电荷聚集层和形成在上述电荷聚集层上的栅电极，
上述电荷聚集层具有：
第一绝缘膜，形成在半导体基板上，
第一微粒层，形成在上述第一绝缘膜上，而且包括由金属氧化物或金属氮化物构成的作为电荷聚集体的多个微粒，
第二绝缘膜，形成在形成有上述第一微粒层的上述第一绝缘膜上，
第二微粒层，形成在上述第二绝缘膜上，而且包括由金属氧化物或金属氮化物构成的作为电荷聚集体的多个微粒，
第三绝缘膜，形成在形成有上述第二微粒层的上述第二绝缘膜上。
2.如权利要求1所述的半导体存储器件，其特征在于，在上述第一微粒层以及第二微粒层的各自的层中，上述多个微粒在从上述半导体基板起相同距离处以二维分布。
3.如权利要求1或2所述的半导体存储器件，其特征在于，上述微粒的平均直径在4nm以下。
4.如权利要求1或2所述的半导体存储器件，其特征在于，上述微粒的面密度高于1×1012个/cm2。
5.如权利要求1或2所述的半导体存储器件，其特征在于，上述微粒具有绝缘性。
6.如权利要求1或2所述的半导体存储器件，其特征在于，上述金属氧化物或上述金属氮化物均具有自身内聚性。
7.如权利要求1或2所述的半导体存储器件，其特征在于，上述微粒的成分包含氧化铪。
8.一种半导体存储器件的制造方法，其特征在于，包括：
在半导体基板上，形成第一绝缘膜的工序；
在上述第一绝缘膜上，形成金属化合物膜的工序，其中，该金属化合物膜包括氧化铪、氮化铪、氧化锆、氮化锆、氧化钽、氮化钽、氧化钛或氮化钛；
通过热处理使上述金属化合物膜自身内聚，从而形成多个微粒的工序，其中，该多个微粒由氧化铪、氮化铪、氧化锆、氮化锆、氧化钽、氮化钽、氧化钛或氮化钛构成；
在形成有上述微粒的上述第一绝缘膜上，形成第二绝缘膜的工序；
在上述第二绝缘膜上，形成栅电极的工序。
9.如权利要求8所述的半导体存储器件的制造方法，其特征在于，在形成上述第一绝缘膜的工序之后，反复进行从形成上述金属化合物膜的工序到形成上述第二绝缘膜的工序为止的各工序。
10.如权利要求8或9所述的半导体存储器件的制造方法，其特征在于，根据上述金属化合物膜的膜厚，控制上述微粒的直径。
11.如权利要求8或9所述的半导体存储器件的制造方法，其特征在于，在形成上述金属化合物膜的工序中，形成非结晶状态的上述金属化合物膜。
12.一种半导体存储器件的制造方法，其特征在于，包括：
在半导体基板上，形成第一绝缘膜的工序；
在上述第一绝缘膜上，形成金属化合物膜的工序，其中，该金属化合物膜包括氧化铪、氮化铪、氧化锆、氮化锆、氧化钽、氮化钽、氧化钛或氮化钛；
在上述金属化合物膜上，形成第二绝缘膜的工序；
通过热处理使上述金属化合物膜自身内聚，从而形成多个微粒的工序，其中，该多个微粒由氧化铪、氮化铪、氧化锆、氮化锆、氧化钽、氮化钽、氧化钛或氮化钛构成；
在上述第二绝缘膜上，形成栅电极的工序。
13.如权利要求12所述的半导体存储器件的制造方法，其特征在于，在形成上述第二绝缘膜的工序之后，反复进行形成上述金属化合物膜的工序及形成上述第二绝缘膜的工序。
14.如权利要求12或13所述的半导体存储器件的制造方法，其特征在于，根据上述金属化合物膜的膜厚，控制上述微粒的直径。
15.如权利要求13或14所述的半导体存储器件的制造方法，其特征在于，在形成上述金属化合物膜的工序中，形成非结晶状态的上述金属化合物膜。
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